KR20100130407A - 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 1T DRAM 메모리 셀 및 그 제조방법에 관한 것으로, 돌출된 바디를 형성하고 바디 일측에 적절한 하이 도핑을 함으로써, excess hole을 소스와 드레인으로부터 고립시켜 SRH recombination을 막을 수 있도록 하여, 1T DRAM이라도 종래보다 retention time을 2배 이상 향상시킬 수 있고, 높은 sensing margin의 확보는 물론 read 속도도 개선할 수 있게 된 효과가 있다.
돌출, 바디, 저장노드, 1T DRAM, 메모리 셀

Description

돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법{MEMORY CELL HAVING RAISED BODY FOR STORAGE NODE AND FABRICATION METHOD OF THE SAME}
본 발명은 메모리 셀 및 그 제조방법에 관한 것으로, 더욱 상세하게는 돌출된 바디를 저장노드로 하는 1T DRAM 메모리 셀 및 그 제조방법에 관한 것이다.
1T DRAM은 기존의 1T-1C DRAM과 달리, 도 1과 같이, Impact ionization에 의해 생성된 excess hole들을 SOI 소자의 body에 저장하여 data를 기록하게 된다. 따라서 capacitor를 별도로 만들 필요가 없기 때문에 공정이 단순해지고 집적도의 향상이 용이하다는 장점이 있다.
그러나, 상기와 같은 이점이 있음에도 1T DRAM이 기존의 1T-1C DRAM을 대체하지 못하는 것은 retention 특성에 문제점이 있기 때문이다.
1T DRAM은 hold 상태에서 body의 hole을 유지하기 위해 gate에 negative bias를 걸게 된다. 이때 상기 negative bias를 크게 하면 GIDL(Gate Induced Drain Leakage) current에 의해 body로 excess hole들이 유입되고 그 결과, 도 2와 같이, data '0'의 retention time이 나빠지게 된다.
반대로 GIDL current가 발생되는 것을 막기 위해 hold시 gate에 걸어주는 negative bias의 크기를 줄이게 되면 gate가 hole을 잡아주는 능력이 감소하여 SRH recombination에 의해, 도 3과 같이, data '1'의 retention time이 악화된다.
따라서, 상기와 같은 retention 특성의 문제점을 극복하여 기존 1T-1C DRAM을 대체할 수 있는 새로운 구조의 1T DRAM이 절실히 요구되어 왔다.
상기와 같은 종래 1T DRAM의 retention 특성의 문제점을 극복하기 위하여, 본 발명은 excess hole을 소스와 드레인으로부터 고립시켜 SRH recombination을 막을 수 있도록 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 메모리 셀은 SOI 기판의 매몰산화막 상에 일정거리 이격되어 형성된 소스 및 드레인과; 상기 소스 및 드레인 사이에서 상기 소스 및 드레인보다 높게 돌출되어 형성된 바디영역과; 상기 바디영역의 적어도 일 측면 상에 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 메모리 셀의 제조방법은 SOI 기판으로 액티브 패터닝 후 제 1 불순물로 바디 도핑하는 제 1 단계와; 상기 기판 상에 게이트 물질 및 하드 마스크 물질을 순차 증착하는 제 2 단계와; 상기 하드 마스크 물질을 소정의 게이트 길이로 패터닝하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 게이트 물질 및 상기 SOI 기판의 실리콘을 순차 식각하여 게이트를 형성하면서 상기 게이트가 감싸는 바디를 돌출시키는 제 3 단계와; 상기 기판에 제 2 불순물로 도핑하여 소스/드레인을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명의 소자 구조에 의하여, 1T DRAM이라도 종래보다 retention time을 2배 이상 향상시킬 수 있고, 높은 sensing margin의 확보는 물론 read 속도도 개선할 수 있는 장점이 있다.
본 발명에 의한 소자의 제조방법은 기존 CMOS 공정을 그대로 이용하여 제조할 수 있으므로, 별도의 공정 개발이 요구되지 않은 장점이 있다.
이하, 첨부된 도면을 참조하며 바람직한 실시예에 대하여 설명한다.
도 4는 본 발명에 의한 메모리 셀의 일 소자 구조를 보여주는 사시도이고, 도 5는 도 4에 의한 구조에서 도핑 농도를 보여주는 시뮬레이션 결과도이고, 도 6은 도 5와 같이 바디 하부는 1017/cm3으로, 바디 상부는 1020/cm3으로 도핑한 뒤 data '1'일때와 data '0'일때의 홀(hole) 농도 차이를 알아보기 위해 AA'선을 따라가며 홀(hole) 증가를 계산한 그래프이고, 도 7은 도 6에서 AA'선을 따라가며 data '1'일때와 data '0'일때의 전도 밴드(conduction band)를 나타낸 에너지 밴드도이고, 도 8은 hold 상태에서 게이트 바이어스가 -1.1 V 일때 일반적인 더블게이트(double gate) 소자와 본 발명에 의한 소자의 data '1' 일때 retention time을 비교한 그래프이고, 도 9는 게이트 길이가 200nm일때 일반적인 planar 소자와 본 발명에 의한 소자(DG)의 센싱마진(sensing margin)을 비교한 그래프이고, 도 10은 게이트 길이가 50nm일때 일반적인 planar 소자와 본 발명에 의한 소자(DG)의 센싱마진(sensing margin)을 비교한 그래프이다.
먼저, 본 발명에 의한 메모리 셀의 구조는 기본적으로, 도 4와 같이, SOI 기판의 매몰산화막(10) 상에 일정거리 이격되어 형성된 소스(24) 및 드레인(28)과; 상기 소스 및 드레인 사이에서 상기 소스 및 드레인보다 높게 돌출되어 형성된 바디영역(26)과; 상기 바디영역의 적어도 일 측면 상에 절연막(30)을 사이에 두고 형성된 게이트(42)를 포함하여 구성된다.
상기와 같이 바디영역(26)을 소스(24) 및 드레인(28)보다 돌출되도록 형성하여 이를 저장노드로 함으로써, 예컨대 excess hole(과잉 홀)을 소스(24)와 드레인(28)으로부터 고립시켜 SRH recombination을 막아 종래 1T DRAM의 retention 특성의 문제점을 극복할 수 있게 된다.
여기서, 상기 바디영역(26)은 상기 소스(24) 및 드레인(28)보다 1.5 ~ 2배 높게 돌출되도록 함이 바람직한데, 이는 1.5배보다 작을 경우엔 충분한 전하 저장공간(이를 '저장노드'라 함) 확보가 어려워 excess hole의 고립을 극대화시키는데 문제가 있고, 그렇다고 2배보다 클 경우에는 홀을 배출시키며 이레이즈 하는데 문제가 있다.
또한, 상기 게이트(42)는, 도 4와 같이, 상기 바디영역(26)의 양 측면에 각각 절연막(30)을 사이에 두고 더블게이트(Double Gate; DG) 구조로 형성함이, 도 9 및 도 10에서 확인되는 바와 같이, 평면형(Planar) 소자보다 센싱 마진(sensing margin) 측면에서 보다 바람직하다.
그러나, 상기 실시예와 달리, 집적도 측면에서는 불리하나 바디영역을 소스 및 드레인의 폭 방향으로 돌출되게 형성하고, 소스 및 드레인 사이와 돌출된 바디 영역의 상부에 절연막을 사이에 두고 게이트를 형성하여 돌출된 바디영역을 저장노드로 하는 평면형 구조의 소자(미도시)로 형성할 수 있음은 물론이다.
한편, 상기 바디영역(26) 상부에는 P형 불순물로 5.0x1019 ~ 1.5x1020/㎤의 농도로 도핑하여, 포텐셜(potential)은 낮추고 전도 밴드(conduction band)는 높게 형성되도록 하여 이 부분에 excess hole이 보다 잘 들어올 수 있도록 유도함이 바람직하다. 상기 P형 불순물이 5.0x1019/㎤ 보다 낮을 경우에는 쓰기(Write)시 드레인 근처에서 Impact ionization에 의해 생성된 excess hole들이 매몰산화막(10) 쪽으로 이동될 수도 있는 문제점이 있고, 그렇다고 1.5x1020/㎤ 보다 높을 경우에는 이레즈 속도에 문제가 있다.
상기 실시예에 대한 확인을 위하여, 바디 하부는 1017/cm3으로, 바디 상부는 1020/cm3로 각각 P형 불순물을 도핑한 다음, 쓰기(Write) 동작을 위해, 아래 표 1과 같이, 게이트(42)에 -0.1 V, 소스(24)에 0, 드레인(28)에 2 V를 걸어주었는데, 이때 드레인 근처에서 Impact ionization에 의해 생성된 excess hole들은, 도 6에서와 같이, 매몰산화막(10) 쪽(A쪽 방향)으로 이동되기보다 돌출된 바디(26) 쪽(A'쪽 방향)으로 이동되어, A'쪽으로 가면서 홀(hole)은 1020/cm3 정도로 증가함을 확인할 수 있었다.
상기 실시예에 의한 동일한 소자 구조에서, 지우기(이레이즈, erase) 및 읽 기(리드, read)는 아래 표 1과 같은 바이어스 조건에서 동작됨을 확인하였다.
[표 1]
Write Erase Read
Gate[V] -0.1 5 -0.7
Drain[V] 2 -0.5 0.5
Source[V] 0 0 0
또한, hold 상태에서 게이트 바이어스가 -1.1 V 일때, 상기 실시예에 의한 소자와 일반적인 더블게이트 소자에서 data '1'(홀이 저장노드에 들어간 상태)의 retention time을 비교한 결과, 도 8과 같이, 상기 실시예에 의한 소자가 2배 가량 개선되었음을 알 수 있었다.
그리고, 상기 실시예에 의한 소자는 센싱 마진(sensing margin)이 크다는 점인데, 특히, 도 4와 같이, 더블게이트 구조로 할 경우 on/off current ratio가 크고 excess hole을 붙잡아 놓기 쉬운 장점이 있어, 높은 sensing margin의 확보는 물론 read 속도 개선도 가능하다.
도 9 및 도 10은 각각 게이트 길이가 200 nm와 50 nm 일때 일반적인 planar 소자와 상기 실시예에 의한 소자의 sensing margin을 비교한 것인데, 두 경우 모두 20 % 이상 sensing margin이 향상된 것을 확인 할 수 있다.
상기 실시예에 의한 바디 도핑농도 차이로 excess hole을 고립시키는 방법은 더블게이트(double gate) 구조에 한정되지 아니하고 평면형(planar) 구조 및 리세스(recess) 구조 등에도 적용될 수 있다.
다음, 도 11 내지 도 15에 도시된 공정 사시도를 참조하며 본 발명의 다른 실시 태양인 메모리 셀의 제조방법에 대하여 설명한다.
우선, 도 11과 같이, SOI 기판의 매몰산화막(10) 상에 액티브(20) 패터닝 후 제 1 불순물로 바디 도핑한다(제 1 단계).
이때, 상기 액티브(20) 영역은 당연히 SOI 기판의 실리콘층에 형성되고, 상기 제 1 불순물은 소스/드레인이 N형인 소자를 만들 경우엔 P형 불순물로 하고, 소스/드레인이 P형인 소자를 만들 경우엔 N형 불순물로 하여, 도핑이후 바디의 불순물 농도가 5.0x1019 ~ 1.5x1020/㎤로 함이 바람직하다.
그리고, 패터닝된 액티브(20) 상에는 게이트 절연막(30)이 형성되도록 열공정을 진행한다.
이어, 도 12와 같이, 상기 기판 상에 게이트 물질(40) 및 하드 마스크 물질(50)을 순차 증착한다(제 2 단계).
여기서, 상기 게이트 물질(40)은 폴리실리콘 등 실리콘계 물질은 물론 금속도 가능하고, 하드 마스크 물질(50)은 실리콘과 식각률이 높은 물질이면 족하나 TEOS를 일예로 사용할 수 있다.
다음, 도 13과 같이, 상기 하드 마스크 물질(50)을 소정의 게이트 길이로 패터닝하여 하드 마스크(52)를 형성하고, 상기 하드 마스크로 상기 게이트 물질(40)을 식각하고, 이어 도 14와 같이, 드러난 SOI 기판의 실리콘(액티브 패터닝된 부분; 20)을 식각하여 게이트(42)를 형성하면서 상기 게이트가 감싸는 바디(26)를 돌 출시킨다(제 3 단계).
상기 하드 마스크 물질(50)로 하드 마스크(52)를 형성할때 먼저 상기 하드 마스크 물질(50)을 CMP 공정 등으로 평탄화시키는 것이 바람직하다.
그리고, 상기 SOI 기판의 실리콘(액티브 패터닝된 부분; 20)이 식각되기 전에는 드러난 액티브 영역 상에 있는 게이트 절연막이 먼저 식각된다.
한편, 상기 SOI 기판의 실리콘(액티브 패터닝된 부분; 20) 식각은 상기 제 1 단계에서의 상기 제 1 불순물 도핑 에너지를 고려하여, 상기 제 1 불순물이 제거되는 위치까지 식각되도록 하는 것이 바람직하다.
이어, 도 15와 같이, 상기 기판에 제 2 불순물로 도핑하여 소스(24)/드레인(28)을 형성한다(제 4 단계).
여기서, 상기 게이트 물질(40)이 상기 폴리실리콘 등 실리콘계 물질일 경우에는 상기 제 2 불순물 도핑은, 도 15와 같이, 상기 하드 마스크(52)를 제거하고 상기 게이트(42)에도 함께 하는 것이 바람직하다.
그리고, 상기 제 2 불순물은 상기 제 1 불순물이 P형일 경우에는 N형으로 하고, N형일 경우에는 P형으로 한다.
기타, 공정은 일반적인 더블게이트(double gate)나 핀팻(finFET)을 제조하는 것과 동일하므로, 이에 대한 설명은 생략한다.
도 1은 종래 1T DRAM의 data 기록방법을 보여주는 개념도이다.
도 2은 gate에 negative bias를 크게 하면 data '0'의 retention time이 나빠지게 되는 것을 보여주는 도면이다.
도 3은 hold시 gate에 걸어주는 negative bias의 크기를 줄이게 되면 data '1'의 retention time이 악화되는 것을 보여주는 도면이다.
도 4는 본 발명에 의한 메모리 셀의 일 소자 구조를 보여주는 사시도이다.
도 5는 도 4에 의한 구조에서 도핑 농도를 보여주는 시뮬레이션 결과도이다.
도 6은 도 5와 같이 바디 하부는 1017/cm3으로, 바디 상부는 1020/cm3으로 도핑한 뒤 data '1'일때와 data '0'일때의 홀(hole) 농도 차이를 알아보기 위해 AA'선을 따라가며 홀(hole) 증가를 계산한 그래프이다.
도 7은 도 6에서 AA'선을 따라가며 data '1'일때와 data '0'일때의 전도 밴드(conduction band)를 나타낸 에너지 밴드도이다.
도 8은 hold 상태에서 게이트 바이어스가 -1.1 V 일때 일반적인 더블게이트(double gate) 소자와 본 발명에 의한 소자의 data '1' 일때 retention time을 비교한 그래프이다.
도 9는 게이트 길이가 200nm일때 일반적인 planar 소자와 본 발명에 의한 소자(DG)의 센싱마진(sensing margin)을 비교한 그래프이다.
도 10은 게이트 길이가 50nm일때 일반적인 planar 소자와 본 발명에 의한 소 자(DG)의 센싱마진(sensing margin)을 비교한 그래프이다.
도 11 내지 도 15는 본 발명에 의한 공정 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 매몰산화막 24: 소스
26: 돌출된 바디 28: 드레인
30: 게이트 절연막 42: 게이트

Claims (8)

  1. SOI 기판의 매몰산화막 상에 일정거리 이격되어 형성된 소스 및 드레인과;
    상기 소스 및 드레인 사이에서 상기 소스 및 드레인보다 높게 돌출되어 형성된 바디영역과;
    상기 바디영역의 적어도 일 측면 상에 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 바디영역은 상기 소스 및 드레인보다 1.5 ~ 2배 높게 돌출되어 형성된 것을 특징으로 하는 메모리 셀.
  3. 제 2 항에 있어서,
    상기 게이트는 상기 바디영역의 양 측면에 각각 절연막을 사이에 두고 더블게이트로 형성된 것을 특징으로 하는 메모리 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 바디영역 상부에는 P형 불순물로 5.0x1019 ~ 1.5x1020/㎤의 농도로 도핑된 것을 특징으로 하는 메모리 셀.
  5. SOI 기판으로 액티브 패터닝 후 제 1 불순물로 바디 도핑하는 제 1 단계와;
    상기 기판 상에 게이트 물질 및 하드 마스크 물질을 순차 증착하는 제 2 단계와;
    상기 하드 마스크 물질을 소정의 게이트 길이로 패터닝하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 게이트 물질 및 상기 SOI 기판의 실리콘을 순차 식각하여 게이트를 형성하면서 상기 게이트가 감싸는 바디를 돌출시키는 제 3 단계와;
    상기 기판에 제 2 불순물로 도핑하여 소스/드레인을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 메모리 셀의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 3 단계의 상기 SOI 기판 실리콘 식각은 상기 제 1 단계에서의 상기 제 1 불순물 도핑 에너지를 고려하여, 상기 제 1 불순물이 제거되는 위치까지 식각하는 것을 특징으로 하는 메모리 셀의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 4 단계의 제 2 불순물 도핑은 상기 하드 마스크를 제거하고 상기 게이트에도 함께 하는 것을 특징으로 하는 메모리 셀의 제조방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 불순물은 P형 불순물이고,
    상기 제 1 단계의 바디 도핑은 P형 불순물로 5.0x1019 ~ 1.5x1020/㎤의 농도가 되도록 하고,
    상기 제 2 불순물은 N형 불순물인 것을 특징으로 하는 메모리 셀의 제조방법.
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