CN102376711B - 半导体存储器器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体存储器器件，它包括至少一个半导体衬底、一个源极、一个漏极、一个浮栅区、两个控制栅极以及一个用于连接所述浮栅区与衬底的栅控p-n结二极管。所述的半导体存储器器件，用浮栅区存储信息，并通过所述栅控p-n结二极管对浮栅区进行充电或放电。进一步地，本发明还公开了上述半导体存储器器件的制造方法，采用自对准工艺制造，工序简单且稳定，而且，本发明采用平面的沟道结构，可以兼容逻辑器件和闪存器件的制造。

Description

半导体存储器器件及其制造方法

技术领域

本发明涉及一种半导体存储器器件及其制造方法，特别涉及一种采用两个控制栅极的平面沟道型半导体存储器器件及其制造方法，属于半导体存储器技术领域。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。

现有的半导体随机存储器单元主要有单晶体管单电容器(1T-1C)动态随机存储器单元、6晶体管(6-T)静态随机存储器单元和单晶体管浮体(floatingbody cell，FBC)存储器单元。

对于1T-1C存储器单元，其读取是破坏性的，需要在读取操作后对单元进行回写操作以恢复其读取前的内容。因此，1T-1C存储器单元的存取速度通常比无需回写操作的6-T静态随机存储器要慢。另外，1T-1C存储器单元的电容器需要足够大的电容量才能保证足以存储足够的电荷。因此其占用的面积很难被缩小，这也提高了制造这类存储器的难度和复杂度。

对于6-T存储器单元，其对数据的读操作是非破坏性的，所以不需要类似1T-1C存储器单元的回写操作。但是，由于一个6-T存储器单元需要6个晶体管，6-T存储器单元所占用的面积通常在80F(F为集成电路的特征尺寸)左右，比面积通常为8F左右的1T-1C存储器单元要大的多。随着特征尺寸的减小，6-T存储器单元的漏电流变大，信号稳定性下降。为了得到更大的信号噪声比从而改进其稳定性，L.Chang等在美国专利US7,106,620，B2中提出由8个晶体管构成的SRAM单元。虽然性能得到了改进，但是由于比普通6-T存储器单元多使用2个晶体管，8晶体管存储器单元占用更大的芯片面积从而使芯片制造成本上升。

为了结合静态随机存储器和动态随机存储器的优点，FBC存储器单元被提了出来。与传统的1T-1C存储器单元和6-T存储器单元比较，FBC存储器单元具有更小的单元面积。在读取时，FBC存储器单元的单元信息只被部分破坏而无需对其进行频繁的回写操作，因此，其随机存取的速度要高于DRAM并与SRAM接近。FBC存储器单元有可能成为下一代DRAM和SRAM存储器单元的替代品。但是，制造FBC存储器单元通常需要昂贵的绝缘体上硅(SOI)衬底(也有的称为“绝缘膜上形成有硅层的SOI衬底”)。另外，FBC存储器单元对温度变化非常敏感，工作稳定性很差。

在以上说明的三种半导体存储器之中，SRAM具有最高的存取速度和最大的单元面积；1T-1C存储器具有中等的存取速度和较小的单元面积；FBC存储器具有最小的单元面积和最简单的单元结构但其数据保持力很弱。为解决这些问题中国专利200810043070.X中提出了一种凹陷沟道型半导体存储器件结构，如图1a，它是沿该器件沟道长度方向的剖面图，该半导体存储器器件被称为FJG(floating junction gate)器件。FJG器件10通常在一个半导体衬底或掺杂的阱101内形成，所述半导体衬底或掺杂的阱一般被低浓度n型或p型杂质掺杂过。源区103和漏区102通常与衬底或阱101的掺杂类型相反。沟道区域106通常凹陷在衬底或阱101内，其目的是延长沟道区域106的长度，且沟道区域106介于源区103和漏区102之间。源区103作为一个MOSFET的源极可以与外部电极109直接或通过一个接触体104连接。漏区102作为一个MOSFET的漏极可以与外部电极110直接或通过一个接触体105连接。当所述FJG器件10开启时，电流会通过凹陷沟道区域106在漏区102和源区103之间流动。在所述凹陷沟道区域106之上形成有覆盖整个凹陷沟道区域106的绝缘膜112。在该绝缘膜112之上形成的一个作为电荷存储节点的具有导电性的浮栅区107。浮栅区107可以作为一个MOSFET的浮动栅极，通过对它施加不同大小的电压，可以控制流过凹陷沟道区域106的电流密度。浮栅区107通常与漏区102的掺杂类型相反。浮栅区107中的杂质会扩散并形成扩散区域116，而漏区102中的杂质也会扩散，最后由两者扩散的杂质形成了一个p-n结二极管。区域115介于漏区102和扩散区域116之间，具有相对较低的杂质浓度。由此，低杂质浓度的区域115和绝缘膜112、扩散区域116共同形成了一个p-i-n二极管。绝缘膜113通过淀积形成于p-n二极管或p-i-n二极管与漏区接触体105之间。所述p-n结二极管(或p-i-n二极管)、绝缘膜113和漏区接触体105构成了一个以所述漏区接触体105作为栅极的栅控二极管。在对所述FJG器件10加上适当的电压后，可以形成一个电流通路108，电荷会通过此电流通路108进入或导出浮栅区107。简而言之，该MOSFET的浮栅区107可以通过电流通路108被充电或放电。控制栅极117由导电材料形成，可以直接与外部电极111连接。加在控制栅极117上的电压可以通过电容耦合效应作用于浮栅区107上。

图1b为图1a所示存储器单元的等效电路图。其中，栅控二极管121的阳极121a与浮栅区124相连接，栅控二极管121的阴极121b与MOS管120的漏极(或源极)122相连接。栅控二极管121对浮栅区进行充电或放电以此改变储存在浮栅区124内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。所示123为MOS管120的控制栅极，所示125为MOS管120的源极(或漏极)。

采用凹陷沟道的半导体存储器器件，可以直接在硅衬底制造，而不需要昂贵的SOI硅片，降低了生产成本；其次，采用凹陷沟道的半导体存储器器件的制造工艺与现有的工艺相比，掩膜和工序数量都相应减少。

虽然采用凹陷沟道的半导体存储器器件达到了较长时间的数据保持时间，但是它和逻辑器件的兼容性较差。同时，由于控制栅在读操作和写操作时会导致栅控二极管的弱开启，该器件的抗干扰能力较差。

发明内容

本发明的目的在于提出一种半导体存储器器件，它能够实现高速存取，并且单元面积小、数据保持力强，同时，还与逻辑器件和闪存器件具有很好的兼容性，并且具有很强的抗干扰性。

为达到本发明的上述目的，本发明提出了一种使用平面的沟道的FJG器件，使之与逻辑电路和闪存器件有很好的兼容性。同时，本发明提出的器件使用了两个分离的栅极，将FJG器件中的MOSFET与栅控二极管的栅极分成两个独立的栅极，从而提高了器件的电学抗干扰性。

所发明的器件包括：一个具有第一种掺杂类型的半导体衬底；在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；在所述半导体衬底内形成的介于所述源区与漏区之间的平面沟道区域；在所述平面沟道区域之上形成的第一层绝缘薄膜；在所述第一层绝缘薄膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；在所述漏区与所述浮栅区之间形成的一个p-n结二极管；在所述浮栅区之上形成的第二层绝缘薄膜；在所述第二层绝缘薄膜之上形成的控制栅极，它与上述的浮栅区和第二层绝缘薄膜共同构成所发明器件的字线；在所述字线的左右两侧都设有第三绝缘层和导体侧墙，其中一个靠近漏区的导体侧墙可以控制所述的漏区与浮栅区之间的二极管的电流，并组成栅控二极管，亦即，该侧墙是所述栅控二极管的栅极；以及以导电材料形成的用于将所述源区与所述漏区与外部电极相连接的源区的接触体和漏区的接触体。

如果由源区、漏区和控制栅构成的MOSFET是NMOS时，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型。或者，如果由源区、漏区和控制栅构成的MOSFET是PMOS时，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。

进一步地，所述的栅控二极管的阳极与所述浮栅区相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅区相连接，所述栅控二极管的阳极与所述漏区相连接。通过所述的栅控二极管对所述浮栅区进行充电或放电以此改变储存在所述浮栅区内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。

同时，本发明还提出了上述半导体存储器器件的制造方法，包括下列步骤：

提供一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成浅槽隔离结构；

在所述半导体衬底上形成第一层绝缘薄膜；

淀积形成第一层导电薄膜；

淀积第一层光刻胶；

掩膜、曝光、刻蚀形成需掺杂的图形；

在所述半导体衬底内形成具有第二种掺杂类型的掺杂区；

剥除第一层光刻胶；

淀积形成第二层导电薄膜，并进行回刻形成边墙；

依次形成第二层绝缘薄膜、第三层导电薄膜；

淀积第二层光刻胶；

掩膜、曝光、刻蚀第三层导电薄膜形成控制栅极；

继续刻蚀第二层绝缘薄膜，并刻蚀第一层导电薄膜形成器件的浮栅区；

剥除第二层光刻胶；

形成具有第一种掺杂类型的掺杂区；

依次形成第三层绝缘薄膜、第四层导电薄膜；

淀积第三层光刻胶；

掩膜、曝光、刻蚀第四层导电薄膜形成侧墙；

剥除第三层光刻胶；

淀积形成第四层绝缘薄膜，并刻蚀所述第四层绝缘薄膜形成侧墙；

沿着所述第四层绝缘薄膜侧墙继续刻蚀第三层、第一层绝缘薄膜形成源区与漏区需掺杂的图形；

形成具有第二种掺杂类型的源区与漏区；

淀积第五层导电薄膜，并刻蚀所述第五层导电薄膜形成源区的接触体与漏区的接触体。

进一步地，所述的半导体衬底为单晶硅或者为绝缘体上的硅(SOI)。所述的第一层、第二层和第三层绝缘膜是二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料。所述的第四层绝缘薄膜为二氧化硅或者为氮化硅。所述的第一层、第二层导电薄膜为掺杂的多晶硅、钨、氮化钛或者为合金材料。所述的第三层、第四层导电薄膜为金属、合金或者为掺杂的多晶硅。

更进一步地，所述的掩膜、曝光、刻蚀形成需掺杂的图形，是指第二层导电薄膜边墙将所述第一层导电薄膜与衬底相连接，并且所述剩余的第一层导电薄膜与第二层导电薄膜边墙可以一起作为器件的浮栅区。

本发明的半导体存储器器件采用两个控制栅极，第一个控制栅极控制浮栅MOSFET，第二个控制栅极控制隧穿二极管，这样可以改善在对被选中器件进行读写时对其它器件的干扰。

本发明的半导体存储器器件的制造工艺与现有的工艺相比，掩膜和工序数量都相应减少，而且采用了自对准工艺，工艺过程更加稳定。

进一步地，本发明的半导体存储器器件采用平面的沟道结构，可以兼容逻辑器件和闪存器件的制造。

本发明的半导体存储器器件在分立式存储器电路、CPU中的缓存、嵌入式存储器和混合存储器的制造中都有很广泛的应用。

附图说明

为方便本专利的描述，在附图中，在不同结构的半导体存储器器件中使用了相同的标号，相同的标号表示相同的材料或者相同的结构名称。

图1a为现有技术的一种凹陷沟道型半导体存储器器件的截面图。

图1b为图1a所示半导体存储器器件的等效电路图。

图2a、2b、图2c和图2d为本发明提供的半导体存储器器件的几种实施例的截面图。

图2e为图2a与图2b所示半导体存储器器件的等效电路图。

图3至图8为本发明提供的半导体存储器器件的制造方法的一个实施例工艺流程图。

图9为本发明所提供的半导体存储器器件同时兼容逻辑器件和闪存器件时的一个实施例的截面图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。

图2a和图2b是本发明提供的半导体存储器器件的两个单器件结构的实施例，它们是沿器件沟道长度方向的截面图。图2b所示的半导体存储器器件和图2a所示的半导体存储器器件的区别在于：图2a所示的半导体存储器器件的栅控二极管的控制栅极位于衬底表面之上，而图2b所示的半导体存储器的栅控二极管的控制栅极位于衬底表面之下。

同时，由图2a和图2b所示的单器件结构的半导体存储器器件可以分别构成如图2c和图2d所示的双器件结构的半导体存储器器件。

在图2a、图2b、图2c和图2d中，所示301为衬底部分，可以为单晶硅或者为绝缘体上的硅，且被低浓度的n型或p型杂质掺杂过。所示302为器件的源区，所示303为器件的漏区，源区302与漏区303的掺杂类型相同，且与衬底301的掺杂类型相反。所示307、311、312、315、316为导体层，可以为金属、合金或者为掺杂的多晶硅。

所示304为具有与衬底相反掺杂类型的掺杂区，且其掺杂浓度明显低于漏区303的掺杂浓度。所示306为作为电荷存储节点的具有导电性的浮栅区，浮栅区306通常与源区302、漏区303的掺杂类型相反，且与衬底的掺杂类型相同。所示305为由浮栅区306中的杂质扩散形成的掺杂区。

所示308、309、310为绝缘薄膜，可以为二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料，其厚度范围为3-10纳米。所示313、314为二氧化硅或者氮化硅材料的绝缘薄膜。所示317为器件的钝化层，它将器件与其它器件隔离开，并保护该器件不受外界的影响。

在图2a、图2b、图2c、图2d所示的半导体存储器器件中，掺杂区305与掺杂区304构成p-n结二极管，该p-n结二极管与绝缘薄膜310、导体层311可以构成以导体层311为栅极的栅控二极管，该栅控二极管的阳极与浮栅区306相连接，阴极与漏区303相连接；或者，该栅控二极管的阴极与浮栅区306相连接，阳极与漏区303相连接。同时，通过栅控二极管对浮栅区306进行充电或放电以此改变储存在浮栅区306内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。

图2a与图2b所示单器件结构的半导体存储器器件的等效电路图如图2e所示，栅控二极管21的阳极21a与浮栅区24相连接，栅控二极管21的阴极21b与漏区(或源区)22相连接。栅控二极管21对浮栅区24进行充电或放电以此改变储存在浮栅区24内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。其中，所示23为MOS管20的控制栅极，所示26为栅控二极管21的控制栅极，所示25为MOS管20的源极(或漏区)。

在图2c和图2d所示的双器件结构的半导体存储器器件中，器件中的两个存储器单元共用一个源极。由图2a和图2b所示的单器件结构的半导体存储器器件还可以分别构成如图8a和图8b所示的共用漏极的双器件结构的半导体存储器器件。

本发明所公开的半导体存储器器件可以通过很多方法制造，以下所述的是制造如图8a与图8b所示的双器件结构的半导体存储器器件的一个实施例工艺流程。

首先，在提供的轻掺杂p型的半导体衬底201上制造出浅槽隔离(STI)结构，这种STI结构是业界所熟知的。

STI结构形成后，用稀释的氢氟酸清洗衬底表面，以清除氧化物杂质。然后淀积氧化硅层202，并淀积多晶硅层203和光阻层204。然后通过掩膜、曝光、刻蚀工艺形成开口205，如图3所示。图3-1是该刻蚀工序后的俯视图，其中多个有源区32与绝缘区31相间，线状图形33表示衬底上方的多晶硅203的形状。

接下来，进行n型杂质离子注入形成掺杂的区域206，然后剥除光阻层204，并淀积一层新的多晶硅，然后利用各向异性的刻蚀技术对多晶硅进行刻蚀形成窗口207，如图4所示。多晶硅窗口207是自对准形成的，且多晶硅窗口207将多晶硅层203与衬底相连接。

接下来，依次淀积二氧化硅层210和多晶硅层211，然后通过光刻工序按照图形刻蚀多晶硅层211形成器件的控制栅极，接着继续刻蚀二氧化硅层210与多晶硅层203。

剩余的多晶硅层203与多晶硅窗口207一起作为器件的浮栅区，在后续的叙述中，我们将该浮栅区用区域208来表示。

接下来，通过扩散技术形成具有p型掺杂类型的掺杂区209，掺杂区209与掺杂区206形成p-n结二极管，如图5a所示。

形成掺杂区209后，还可以沿着浮栅区208的边缘继续刻蚀硅衬底，形成如图5b所示的结构。

接下来，淀积形成二氧化硅层212，并淀积多晶硅层。然后利用各向同性的刻蚀技术刻蚀新的多晶硅层形成侧墙213a和213b，其中侧墙213a、掺杂区209、掺杂区206与二氧化硅层212可以形成以侧墙213a作为栅极的栅控二极管。通过该工艺，继图5a后形成如图6a所示的结构，继图5b后形成如图6b所示的结构。

再接下来，淀积氮化硅层214，接着刻蚀氮化硅层214形成侧墙结构，并沿着氮化硅侧墙214继续刻蚀二氧化硅层212和氧化硅层202形成源区与漏区需掺杂的图形，然后进行n型杂质离子注入形成器件的源区215和漏区216。图7a为继图6a后所形成的结构，图7b为继图6b后所形成的结构。

最后，淀积绝缘薄膜217，绝缘薄膜217可以为二氧化硅或者为氮化硅，然后掩膜、曝光、刻蚀绝缘薄膜217形成接触孔。然后进行金属布线，将器件进行互连，形成漏区216的接触体218和源区215的接触体219。

图8a为继图7a后形成的双器件结构的半导体存储器器件。图8b为继图7b后形成的双器件结构的半导体存储器器件。

进一步地，多个本发明所述的半导体存储器器件还可以构成存储器阵列，以实现大规模的数据存储。

更进一步地，本发明所提供的半导体存储器器件可以兼容逻辑器件与闪存器件的制造。图9为本发明所提供的半导体存储器器件同时兼容逻辑器件和闪存器件时的一个实施例的截面图。其中所示431为在衬底400上形成的本发明所提供的存储器器件部分，所示432、433分别为在衬底上兼容形成的逻辑器件部分和闪存器件部分。所示430为在衬底400中形成的浅槽隔离结构。所示401、402、403为绝缘薄膜，可以为二氧化硅、氮化硅、氮氧化硅或者为高介电常数的绝缘材料。所示404、405为二氧化硅或者氮化硅材料的绝缘薄膜，其中，绝缘薄膜405为器件的钝化层，它将该器件与其它器件隔离。

所示406、407分别为存储器器件431与闪存器件433的浮栅区。浮栅区406、407可以为掺杂的多晶硅、钨、氮化钛或者为合金材料，且具有与衬底相同的掺杂类型。存储器器件431的浮栅区406中的杂质经扩散形成掺杂区420，掺杂区420形成在掺杂区421之中，且与掺杂区421形成p-n结二极管。

所示408a、408b与408c为金属、合金或者为掺杂的多晶硅，分别作为存储器器件431、逻辑器件432与闪存器件433的控制栅极。所示410为存储器器件431的第二个控制栅极。所示409与控制栅极410的材料相同。

所示422、423、424、425、426、427为具有与衬底相反掺杂类型的掺杂区，其中，所示422、423分别为存储器器件431的源区与漏区，所示424、425分别为逻辑器件432的源区与漏区，所示426、427分别为闪存器件433的源区与漏区。所示411、412、413、414、415、416、417、418为导体层，可以为TiN、Ti、Ta、或者TaN，他们作为存储器器件431、逻辑器件432与闪存器件433与外部电极相连接的接触体。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims (9)

1.一种半导体存储器器件，至少包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；其特征在于，还包括：

在所述半导体衬底内形成的介于所述源区与漏区之间的平面沟道区域；

在所述平面沟道区域之上形成的第一层绝缘薄膜；

在所述第一层绝缘薄膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；

在所述漏区与所述浮栅区之间形成的一个p-n结二极管；

在所述浮栅区之上形成的第二层绝缘薄膜；

在所述第二层绝缘薄膜之上形成的控制栅极，该控制栅极与所述浮栅区和第二层绝缘薄膜共同构成所述半导体存储器器件的字线；

在所述字线的左右两侧都设有第三绝缘层和导体侧墙，其中一个靠近漏区的导体侧墙可以控制所述的漏区与浮栅区之间的p-n结二极管的电流，并组成栅控二极管，所述导体侧墙成为所述栅控二极管的栅极；

以及以导电材料形成的用于将所述源区与所述漏区与外部电极相连接的源区的接触体和漏区的接触体。

2.根据权利要求1所述的半导体存储器器件，其特征在于，所述的半导体衬底为单晶硅或者为绝缘体上的硅。

3.根据权利要求1所述的半导体存储器器件，其特征在于，所述的第一层、第二层绝缘薄膜以及第三绝缘层是由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料而形成。

4.根据权利要求1所述的半导体存储器器件，其特征在于，所述的浮栅区由掺杂的多晶硅、钨、氮化钛或者合金材料所形成。

5.根据权利要求1所述的半导体存储器器件，其特征在于，所述的第一种掺杂类型为n型时，则所述的第二种掺杂类型为p型，当所述的第一种掺杂类型为p型时，则所述的第二种掺杂类型为n型。

6.根据权利要求1所述的半导体存储器器件，其特征在于，通过所述的栅控二极管对所述浮栅区进行充电或放电以此改变储存在所述浮栅区内的电荷数量，此电荷数量决定了所述半导体存储器器件的逻辑状态。

7.一种如权利要求1所述的半导体存储器器件的制造方法，包括：

提供一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成浅槽隔离结构；

在所述半导体衬底上形成第一层绝缘薄膜；

淀积形成第一层导电薄膜；

掩膜、曝光、刻蚀形成需掺杂的图形；

在所述半导体衬底内形成具有第二种掺杂类型的掺杂区；

淀积形成第二层导电薄膜，并进行回刻形成边墙；

依次形成第二层绝缘薄膜、第三层导电薄膜；

掩膜、曝光、刻蚀第三层导电薄膜形成控制栅极；

继续刻蚀第二层绝缘薄膜，并刻蚀第一层导电薄膜形成器件的浮栅区；

形成具有第一种掺杂类型的掺杂区；

依次形成第三层绝缘薄膜、第四层导电薄膜；

掩膜、曝光、刻蚀第四层导电薄膜形成侧墙；

淀积形成第四层绝缘薄膜，并刻蚀所述第四层绝缘薄膜形成侧墙；

沿着所述第四层绝缘薄膜侧墙继续刻蚀第三层、第一层绝缘薄膜形成源区与漏区需掺杂的图形；

形成具有第二种掺杂类型的源区与漏区；

淀积第五层导电薄膜，并刻蚀所述第五层导电薄膜形成源区的接触体与漏区的接触体。

8.根据权利要求7所述的半导体存储器器件的制造方法，其特征在于，所述的半导体衬底为单晶硅或者为绝缘体上的硅。

9.根据权利要求7所述的半导体存储器器件的制造方法，其特征在于，所述的第一层、第二层和第三层绝缘膜是二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料，其厚度范围为3-10纳米；

所述的第四层绝缘薄膜为二氧化硅或者为氮化硅，其厚度范围为20-200纳米；

所述的第一层、第二层导电薄膜为掺杂的多晶硅、钨、氮化钛或者为合金材料；

所述的第一种掺杂类型为n型时，则所述的第二种掺杂类型为p型，当所述的第一种掺杂类型为p型时，则所述的第二种掺杂类型为n型；

所述的第三层、第四层导电薄膜为金属、合金或者为掺杂的多晶硅。