CN116507118A - 半导体器件及其形成方法、存储器 - Google Patents

半导体器件及其形成方法、存储器 Download PDF

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CN116507118A CN202310465197.5A CN202310465197A CN116507118A CN 116507118 A CN116507118 A CN 116507118A CN 202310465197 A CN202310465197 A CN 202310465197A CN 116507118 A CN116507118 A CN 116507118A
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Abstract

本公开实施例提供一种半导体器件及其形成方法、存储器，其中，半导体器件包括：第一衬底：位于第一衬底上的第一晶体管；其中，第一晶体管至少包括第一栅极、第二栅极和第一沟道；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二源极和第二沟道，第二栅极与第二源极连接；第一沟道和第二沟道的材料均包括金属氧化物。

Description

半导体器件及其形成方法、存储器
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体器件及其形成方法、存储器。
背景技术
由于铟镓锌氧化物薄膜晶体管(Indium Gallium Zinc Oxide-Thin FilmTransistor，IGZO-TFT)以及非金属氧化物沟道晶体管相较于硅晶体管具有非常低的截止电流，因此，采用铟镓锌氧化物薄膜晶体管形成半导体器件可以提高存储单元(例如为动态随机存储器单元)的数据保持能力。
相关技术中的无电容的动态随机存储器(Dynamic Random Access Memory，DRAM)中的读取晶体管采用单栅极的铟镓锌氧化物薄膜晶体管，然而，单栅极的铟镓锌氧化物薄膜晶体管在读取过程中通过源极或者漏极控制读取操作，表现出了极大的限制作用。另外，相关技术中的无电容的DRAM包括两条独立的位线(Bitline，BL)，限制了无电容的DRAM存储单元的高密度设计。
发明内容
有鉴于此，本公开实施例提供一种半导体器件及其形成方法、存储器。
第一方面，本公开实施例提供一种半导体器件，包括：
第一衬底：
位于所述第一衬底上的第一晶体管；其中，所述第一晶体管至少包括第一栅极、第二栅极和第一沟道；
位于所述第一晶体管表面的第二晶体管；其中，所述第二晶体管至少包括第二源极和第二沟道，所述第二栅极与所述第二源极连接；
所述第一沟道和所述第二沟道的材料均包括金属氧化物。
在一些实施例中，所述第一沟道具有朝向第一方向的至少一个U型开口，所述第一栅极和所述第二栅极分别沿所述第一方向对称设置于所述第一沟道的内侧表面和外侧表面；
所述第一方向为所述第一衬底的厚度方向。
在一些实施例中，所述第一沟道呈U型或者H型；
所述第一栅极和所述第二栅极分别沿所述第一方向对称设置于所述U型的一个所述U型开口的内部和外部；或者，所述第一栅极和所述第二栅极对称设置于所述H型的两个所述U型开口的内部。
在一些实施例中，所述第二晶体管还包括：位于所述第一晶体管表面的第二衬底；所述半导体器件还包括：贯穿所述第二衬底的第一导电柱；
其中，所述第一导电柱连接所述第二栅极与所述第二源极。
在一些实施例中，所述第二衬底包括沿第二方向延伸的第一凹槽；所述第二沟道位于所述第一凹槽的内壁；
所述第二晶体管还包括第二漏极和第三栅极，其中，所述第三栅极位于所述第二沟道的表面、且充满所述第一凹槽；
所述第二源极和所述第二漏极分别位于所述第二沟道沿第三方向的两个顶表面上；所述第二方向和所述第三方向为所述第二衬底所在平面内的任意两个垂直的方向。
在一些实施例中，所述半导体器件还包括：第三衬底、第二导电柱和导电层；其中：
所述第三衬底位于所述第二晶体管的表面；
所述第二导电柱贯穿所述第三衬底、且与所述第二漏极连接；
所述导电层位于所述第三衬底的表面、且与所述第二导电柱连接。
在一些实施例中，所述第一晶体管还包括第一源极和第一漏极；
其中，所述第一源极和所述第一漏极分别位于所述第一沟道沿所述第三方向的两端。
第二方面，本公开实施例提供一种半导体器件的形成方法，包括：
提供第一衬底；
在所述第一衬底上形成第一晶体管；其中，所述第一晶体管至少包括第一栅极、第二栅极和第一沟道；
在所述第一晶体管上形成第二晶体管；其中，所述第二晶体管至少包括第二源极和第二沟道，所述第二栅极与所述第二源极连接；所述第一沟道和所述第二沟道的材料均包括金属氧化物。
在一些实施例中，在所述第一衬底上形成第一晶体管，包括：
在所述第一衬底的表面形成所述第一栅极；
形成至少覆盖所述第一栅极顶表面的所述第一沟道；其中，所述第一沟道具有朝向第一方向的至少一个U型开口、且所述第一栅极位于所述U型开口的内部或外部；所述第一方向为所述第一衬底的厚度方向；
在所述第一沟道的表面形成沿所述第一方向与所述第一栅极对称设置的所述第二栅极。
在一些实施例中，在所述第一晶体管上形成第二晶体管，包括：
在所述第一晶体管上形成第二衬底；
刻蚀所述第二衬底，形成沿第二方向延伸的第一凹槽；所述第二方向为所述第二衬底所在平面内的任意一个方向；
在所述第一凹槽的内壁形成所述第二沟道；
在具有所述第二沟道的第一刻蚀凹槽中形成第三栅极；其中，所述第三栅极充满所述第一凹槽；
在所述第二沟道暴露出的两个表面分别形成第二漏极和所述第二源极
形成贯穿所述第二衬底、且与所述第二栅极连接的第一导电柱。
在一些实施例中，所述方法还包括：
在形成所述第一沟道之后，在所述第一沟道沿第三方向的两端形成第一源极和第一漏极；或者，在形成所述第一沟道之前，形成所述第一源极和所述第一漏极；
其中，所述第三方向位于所述第二衬底所在平面内、且与所述第二方向垂直。
在一些实施例中，所述方法还包括：
在所述第二晶体管的表面形成第三衬底；
刻蚀所述第三衬底，形成第二凹槽；
在所述第二凹槽中形成第二导电柱；
在所述第二导电柱和所述第三衬底的表面形成导电层。
第三方面，本公开实施例提供一种存储器，包括：上述实施例所述的半导体器件。
本公开实施例提供的半导体器件及其形成方法、存储器，其中，半导体器件包括：第一衬底：位于第一衬底上的第一晶体管；其中，第一晶体管至少包括第一栅极、第二栅极和第一沟道；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二源极和第二沟道，第二栅极与第二源极连。由于第一晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为相关技术中的半导体结构的电路结构示意图一；
图2为相关技术中的半导体结构的电路结构示意图二；
图3为本公开实施例提供的半导体器件的剖视图；
图4为本公开实施例提供的半导体器件的三维视图；
图5为本公开实施例提供的第一晶体管的结构示意图一；
图6为本公开实施例提供的第一晶体管的结构示意图二；
图7为本公开实施例提供的半导体器件电路结构示意图一；
图8为本公开实施例提供的半导体器件电路结构示意图二；
图9为本公开实施例提供的半导体器件形成方法的流程示意图；
图10至图20为本公开实施例提供的半导体器件形成过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在实现高密度三维动态随机存取存储器方面，基于无电容器铟镓锌氧化物的DRAM单元架构具有很大的潜力。这种2个晶体管无电容器(2T0C)的DRAM单元架构，能够克服传统的1个晶体管、1个电容(1T1C)的DRAM存储单元在密度提高方面的以下两点关键约束：一是，尺寸小的单元硅晶体管的截止电流太大，造成电荷泄露；二是，存储电容器占用太大的面积。并且在2T0C IGZO-TFT DRAM单元中，不需要存储电容，因为，可以将读取晶体管的寄生电容用作存储元件。此外，IGZO-TFT具有非常低的截止电流，可以提高存储单元的数据保持能力。
图1和图2为相关技术中的半导体结构的电路结构示意图，其中，图1为单个存储单元的电路结构示意图，图2为存储单元阵列的电路结构示意图。如图1所示，相关技术中的半导体结构100包括一个写入晶体管10a和一个读取晶体管10b，其中，写入晶体管10a的栅极与写入字线(Write Word-Line，WWL)连接，写入晶体管10a的源极(或漏极)与写入位线(Write Bit-Line，WBL)连接，写入晶体管10a的漏极(或源极)通过存储节点接触(StroageNode，SN)与读取晶体管10b的栅极连接，读取晶体管10b的源极和漏极分别连接至读取位线(Read Bit-Line，RBL)和读取字线(Read Word-Line，RWL)。
相关技术中的读取晶体管10b采用单栅极的铟镓锌氧化物薄膜晶体管，这将存在以下三个方面的缺陷：一是，单栅极的铟镓锌氧化物薄膜晶体管在读取过程中通过源极或者漏极控制读取操作，表现出了极大的限制作用；二是，两条独立的位线(即RBL和WBL)，限制了2T0C DRAM存储单元的高密度设计；三是，严重的压降(IR Drop)问题，在激活RWL的中累积电流(电流的流向如图2中箭头方向所示)，限制了每一行中的DRAM存储单元的个数。
基于此，本公开实施例提供一种半导体器件及其形成方法、存储器，其中，半导体器件包括：第一衬底：位于第一衬底上的第一晶体管；其中，第一晶体管至少包括第一栅极、第二栅极和第一沟道；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二源极和第二沟道，第二栅极与第二源极连接。本公开实施例中的半导体器件相比于相关技术具有以下三点优势：一是，由于第一晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作；二是，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度；三是，DRAM存储单元的电流可以通过位线流向地面，因此RWL中由于压降问题积累的电流可以忽略不计。
下面，结合附图对本公开实施例中的半导体器件及其形成方法进行详细说明。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。定义基底的厚度方向为第一方向。在基底所在的平面方向上，定义两彼此相交(例如彼此垂直)的方向为第二方向和第三方向，例如可以定义第一沟道的延伸方向为第二方向。这里，第一方向例如可以为Z轴方向，第二方向例如可以为Y轴方向，第三方向例如可以为X轴方向。
图3和图4为本公开实施例提供的半导体器件的结构示意图，其中，图3为剖视图，图4为三维视图，如图3和图4所示，半导体器件300包括：第一衬底401：位于第一衬底401上的第一晶体管；其中，第一晶体管至少包括第一栅极405、第二栅极406和第一沟道402；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二源极503(图4中未示出)和第二沟道502，第二栅极406与第二源极503连接；第一沟道402和第二沟道502的材料均包括金属氧化物。
第一衬底401可以是硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(Silicon OnInsulator，SOI)衬底或绝缘体上锗(Germanium-On-Insulator，GOI)衬底等；第一衬底401还可以包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。在其它实施例中，第一衬底401还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。
需要说明的是，本公开实施例中的第一晶体管和第二晶体管均为IGZO薄膜晶体管。在其它实施例中，第一晶体管或第二晶体管也可以是普通硅基晶体管或者其它类型的晶体管。
还需要说明的是，由于半导体器件300包括2个晶体管，因此，本公开实施例中的半导体器件300可以是2T0C的DRAM单元。
另外，由于第二晶体管位于第一晶体管的表面，因此，可以形成三维堆叠结构的半导体器件，相较于相关技术中平面型的半导体器件，缩小了占用面积。
在一些实施例中，请继续参见图3和图4，第一栅极405包括第一栅极绝缘层4051、以及位于第一栅极绝缘层4051表面的第一栅极导电层4052。第二栅极406包括第二栅极绝缘层4061、以及位于第二栅极绝缘层4061表面的第二栅极导电层4062。其中，第一栅极绝缘层4051和第二栅极绝缘层4061可以由高介电常数(HK)材料或者氧化硅等其它合适的材料构成，高介电常数(HK)材料例如可以包括氧化铪(HfO2)，氧化硅铪(HfSiO2)，氧化锆(ZrO2)和氧化铝(Al2O3)；第一栅极导电层4052和第二栅极导电层4062可以由任意一种导电性能较好的材料构成，例如为钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钨(W)、钴(Co)、铂(Pt)、钯(Pd)、钌(Ru)、铜(Cu)中的任意一种。
需要说明的是，第二栅极406与第二源极503连接是指：第二栅极导电层4062与第二源极503连接。
在一些实施例中，请继续参见图3和图4，第一沟道402具有朝向第一方向(即Z轴方向)的至少一个U型开口，第一栅极405和第二栅极406分别沿Z轴方向对称设置于第一沟道402的内侧表面和外侧表面。
图5和图6为本公开实施例提供的不同结构的第一晶体管的结构示意图，如图3至图6所示，第一沟道402呈U型或者H型；其中，图3至图5中的第一沟道402呈U型，图6中的第一沟道402呈H型。具体地，图3和图4中的第一沟道402具有朝向第一衬底401的一个U型开口，图5中的第一沟道402具有背离第一衬底401的一个U型开口，图6中的第一沟道402具有一个朝向第一衬底401的U型开口和一个背离第一衬底401的U型开口，即图6中的第一沟道402具有两个U型开口。
需要说明的是，由于第一晶体管的第一沟道402具有至少一个U型开口，即第一沟道呈U型或H型，如此，可以增大栅极绝缘层与第一沟道的接触面积，从而可以提高第一晶体管栅极的控制能力，进而提高半导体器件的性能。
在一些实施例中，当第一沟道402呈U型时，第一栅极405和第二栅极406分别沿Z轴方向对称设置于U型的一个U型开口的内部和外部。请参考图3和图4，第一栅极405设置于第一沟道402的U型开口的内部、第二栅极406设置于第一沟道402的U型开口的外部；具体地，第一栅极绝缘层4051位于第一沟道402的内侧表面，即第一栅极绝缘层4051至少具有一个朝向第一衬底401的U型开口，第一栅极导电层4052位于第一栅极绝缘层4051的U型开口内部，且充满第一栅极绝缘层4051的U型开口；第二栅极绝缘层4061位于第一沟道402的外侧顶表面上，且第二栅极绝缘层4061具有一个背离第一衬底401的U型开口；第二栅极导电层4062位于第二栅极绝缘层4061的表面，且充满第二栅极绝缘层4061的U型开口。请参考图5，第一栅极405设置于第一沟道402的U型开口的外部、第二栅极406设置于第一沟道402的U型开口的内部。具体地，第二栅极绝缘层4061位于第一沟道402的内侧表面，即第二栅极绝缘层4061具有一个背离第一衬底401的U型开口，第二栅极导电层4062位于第二栅极绝缘层4061的U型开口内部，且充满第二栅极绝缘层4061的U型开口；第一栅极绝缘层4051位于第一沟道402的外侧顶表面上，且第一栅极绝缘层4051具有一个背离第一衬底401的U型开口；第一栅极导电层4052位于第一栅极绝缘层4051的表面，且充满第一栅极绝缘层4051的U型开口。
在一些实施例中，当第一沟道402呈H型时，第一栅极405和第二栅极406对称设置于H型的两个U型开口的内部。请参考图6，第一栅极405和第二栅极406均位于第一沟道402的U型开口内部。具体地，第一栅极绝缘层4051至少位于第一沟道402朝向第一衬底401的U型开口的内侧表面，即第一栅极绝缘层4051也具有一个朝向第一衬底401的U型开口，第一栅极导电层4052位于第一栅极绝缘层4051的U型开口内部，且充满第一栅极绝缘层4051的U型开口；第二栅极绝缘层4061位于第一沟道402背离第一衬底401的U型开口的内侧表面，即第二栅极绝缘层4061也具有一个背离第一衬底401的U型开口，第二栅极导电层4062位于第二栅极绝缘层4061的U型开口内部，且充满第二栅极绝缘层4061的U型开口。
在一些实施例中，请继续参考图3，第一晶体管还包括第一源极403和第一漏极404；其中，第一源极403和第一漏极404分别位于第一沟道402沿第三方向(即X轴方向)的两端。
需要说明的是，图3中的第一源极403和第一漏极404的顶表面与第一沟道402的表面平齐，在其它实施例中，第一源极403和第一漏极404的顶表面还可以超出于第一沟道402的表面，或者，第一沟道402的顶表面还可以超出于第一源极403和第一漏极404的顶表面。
在一些实施例中，请继续参考图3，半导体器件300还包括位于第一源极403和第二漏极404表面、且位于相邻两个第一晶体管之间的介质层408。介质层408用于使得第一晶体管具有平整的外表面，从而便于后续在第一晶体管的表面形成第二晶体管。
在一些实施例中，请继续参见图3和图4，第二晶体管还包括：位于第一晶体管表面的第二衬底501；半导体器件300还包括：贯穿第二衬底501(图4中未示出)的第一导电柱407；其中，第一导电柱407连接第二栅极406与第二源极503。
这里，第二衬底501可以是硅衬底、锗衬底、锗化硅衬底、SOI衬底或GOI衬底等。在其它实施例中，第二衬底501还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。
需要说明的是，第一导电柱407连接第二栅极406与第二源极503实际上是，第一导电柱407连接第二栅极406的第二栅极导电层4062与第二源极503。
在一些实施例中，请继续参见图3和图4，第二衬底501包括沿第二方向(即Y轴方向)延伸的第一凹槽；第二沟道502位于第一凹槽的内壁；第二晶体管还包括第二漏极504和第三栅极505，其中，第三栅极505位于第二沟道502的表面、且充满第一凹槽；第二源极503和第二漏极504分别位于第二沟道502沿第三方向(即X轴方向)的两个顶表面上。
在一些实施例中，请继续参见图3和图4，第三栅极505包括至少位于第二沟道502内表面的第三栅极绝缘层5051、以及位于第三栅极绝缘层5051表面的第三栅极导电层5052，其中，第三栅极导电层5052充满第一凹槽。
需要说明的是，本公开实施例中的第三栅极绝缘层5051和第三栅极导电层5052的材料分别与上述实施例中的第一栅极绝缘层4051和第一栅极导电层4052的材料相同。
还需要说明的是，上述图3和图4所示的实施例中，第三栅极505为沟槽式栅极，在其它实施例中，第三栅极505还可以为平面栅极或者埋入式栅极。
在一些实施例中，请继续参见图3和图4，半导体器件300还包括：第三衬底601(图4中未示出)、第二导电柱506和导电层302；其中：第三衬底601位于第二晶体管的表面；第二导电柱506贯穿第三衬底601、且与第二漏极504连接；导电层302位于第三衬底601的表面、且与第二导电柱506连接。
这里，第三衬底601可以是硅衬底、锗衬底、锗化硅衬底、SOI衬底或GOI衬底等。在其它实施例中，第二衬底501还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。导电层302可以是位线。
需要说明的是，导电层302可以是高浓度掺杂的硅衬底或者任意一种导电性好的金属层，例如为金属铜层。
在一些实施例中，半导体器件300还包括与第三栅极505连接的写入字线WWL、以及与第二栅极406连接的读取字线RWL。
本公开实施例提供的半导体器件包括第一晶体管和第二晶体管，由于第一晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度。
图7和图8为本公开实施例提供的半导体器件电路结构示意图，其中，图7为单个存储单元的电路结构示意图，图8为存储单元阵列的电路结构示意图。如图7所示，半导体器件300包括第二晶体管30a(即写入晶体管)和第一晶体管30b(即读取晶体管)。其中，第二晶体管30a的第二漏极、以及第一晶体管30b的第一源极均与位线BL连接，第二晶体管30a的第三栅极连接写入字线WWL；第一晶体管30b的第一漏极接地，第一晶体管30b的第二栅极通过存储节点接触连接第二晶体管30a的第二源极，第一晶体管30b的第一栅极与读取字线RWL连接。
下面，参考图7说明本公开实施例提供的半导体器件300(2T0C DRAM存储单元)的工作原理。
写“1”过程，在第二晶体管30a的第三栅极(即写入字线WWL)加正电压，正电压须大于第二晶体管30a的阈值电压，从而使得第二晶体管30a开启，在第二晶体管30a第二漏极(即位线BL)加正电压向第一晶体管30b的第二栅极电容注入电荷。电荷注入后撤去第二晶体管30a的栅极电压和漏极电压，保存“1”状态。
读“1”过程，在第一晶体管30b的第一栅极(即读取字线RWL)加读取电压，由于第二栅极电容中存有一定电荷，第一晶体管30b处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”的过程。
写“0”过程，在第二晶体管30a的第三栅极(即写入字线WWL)加正电压，正电压须大于第二晶体管30a的阈值电压，从而使得第二晶体管30a开启，在第二晶体管30a的第二漏极(即位线BL)加负电压从第一晶体管30b的第二栅极电容抽取电荷。电荷抽取后撤去第二晶体管30a的第三栅极电压和漏极电压，保存“0”状态。
读“0”过程，在第一晶体管30b的第一栅极(即读取字线RWL)加读取电压，由于第二栅极电容中没有电荷，第一晶体管30b处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”的过程。
本公开实施例提供的半导体结构具有以下优势：一是，由于第一晶体管(读取晶体管)包括两个栅极，因此，可以通过栅极灵活地控制读取操作，二是，由于本公开实施例中的半导体器件300仅仅包括一条位线，如此，可以提高半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度；三是，半导体器件300中的电流可以通过位线流向地面(电流的流向如图8中的箭头所示)，因此RWL中由于压降问题积累的电流可以忽略不计。
图9为本公开实施例提供的半导体器件形成方法的流程示意图，图10至图20为本公开实施例提供的半导体器件形成过程中的结构示意图，下面以第二晶体管为沟槽式晶体管为例，结合图9至图20对本公开实施例提供图3中的半导体器件300的形成过程进行详细的说明。
如图9所示，半导体器件300的形成方法包括以下步骤S901至步骤S903。
首先，参考图9和图10，执行步骤S901，提供第一衬底401。
接下来，参考图9、以及图11至图14，执行步骤S902，在第一衬底401上形成第一晶体管；其中，第一晶体管至少包括第一栅极405、第二栅极406和第一沟道402。
在一些实施例中，第一晶体管还包括第二源极403和第二漏极404。步骤S902可以包括以下步骤一至步骤三：
步骤一、在第一衬底401的表面形成如图10所示的第一栅极405；
实施时，在第一衬底401的表面沉积第一栅极导电材料，形成如图10所示的第一栅极导电层4052，在第一栅极导电层4052以及第一衬底401的表面沉积第一栅极绝缘材料，形成具有朝向第一衬底401的U型开口的第一栅极绝缘层4051，其中，第一栅极导电层4052和第一栅极绝缘层4051构成第一栅极405。
需要说明的是，第一栅极导电层4052也可以埋入第一衬底401中，对应地，第一栅极绝缘层4051可以平行于第一衬底401，不具有U型开口。
实施时，例如可以刻蚀第一衬底401形成一个刻蚀开口，在刻蚀开口中填充满第一栅极导电材料，形成埋入第一衬底401中的第一栅极导电层4052，第一栅极导电层4052的顶表面可以与第一衬底401的顶表面平齐。接下来，在第一衬底401和第一栅极导电层4052的顶表面形成第一栅极绝缘层4051。
步骤二、形成至少覆盖第一栅极405顶表面的第一沟道402；其中，第一沟道402具有朝向第一方向(Z轴方向)的至少一个U型开口、且第一栅极405位于U型开口的内部或外部。
需要说明的是，第一沟道402可以覆盖第一栅极405的顶表面、也可以覆盖第一栅极405的顶表面和侧面。当第一沟道402覆盖第一栅极405的顶表面时，第一沟道402具有背离第一衬底401的一个U型开口；当第一沟道402覆盖第一栅极405的顶表面和侧面时，第一沟道402具有朝向第一衬底401的一个U型开口，此时，第一沟道402呈U型。
本公开实施例中，以第一沟道402具有一个朝向第一衬底401的U型开口为例说明第一沟道402的形成过程。实施时，在第一栅极绝缘层4051的顶表面和侧壁沉积第一沟道材料，形成U型的第一沟道402，其中，第一沟道材料可以是IGZO。
在一些实施例中，在形成第一沟道402之后，半导体器件的形成方法还包括：在第一沟道402沿第三方向(X轴方向)的两端形成如图12所示的第一源极403和第二漏极404。
需要说明的是，第一源极403和第二漏极404的顶表面可以与第一沟道402的顶表面平齐(如图12所示)，也可以超出第一沟道402的顶表面。
在一些实施例中，半导体器件的形成方法还包括：形成位于第一源极403和第二漏极404的顶表面、以及位于相邻两个第一晶体管之间的如图13所示的介质层408。
步骤三、在第一沟道402的表面形成沿Z轴方向与第一栅极405对称设置的如图14所示的第二栅极406。
实施时，在介质层408、以及第一沟道40的暴露面沉积第二栅极绝缘材料，形成具有一个U型开口的第二栅极绝缘层4061，在第二栅极绝缘层4061的U型开口内部沉积第二栅极导电材料，形成第二栅极导电层4062，第二栅极绝缘层4061和第二栅极导电层4062构成第二栅极406。
需要说明的是，第一沟道402还可以同时覆盖第一栅极405的顶表面和侧面、以及第二栅极406的侧面，即第一沟道402还可以呈H型。
还需要说明的是，当第一栅极导电层4052埋入第一衬底401中时，可以在形成第一沟道402之前，先形成第一源极403和第二漏极504。
最后，参考图9、以及图15至图20，执行步骤S903，在第一晶体管上形成第二晶体管；其中，第二晶体管至少包括第二源极503和第二沟道502，第二栅极406与第二源极503连接；第一沟道402和第二沟道502的材料均包括金属氧化物。
本公开实施例中，第二晶体管还包括二漏极504，步骤S903可以包括以下步骤四至步骤九：
步骤四、在第一晶体管上形成如图15所示的第二衬底501；
步骤五、刻蚀第二衬底501，形成沿第二方向(Y轴方向)延伸的如图15所示的第一凹槽A；
步骤六、在第一凹槽A的内壁形成如图15所示的第二沟道502。
实施时，在第一凹槽A的内侧表面沉积第二沟道材料，形成第二沟道502。第一沟道材料可以是任意一种合适的金属氧化物材料，例如为IGZO。
需要说明的是，在其它实施例中，第二沟道材料也可以为硅。
步骤六、在具有第二沟道502的第一凹槽A中形成如图16所示的第三栅极505；其中，第三栅极505充满第一凹槽A。
实施时，在第二沟道502的表面依次沉积第三栅极绝缘材料和第三栅极导电材料，形成第三栅极绝缘层5051和第三栅极导电层5052，第三栅极绝缘层5051和第三栅极导电层5052构成第三栅极505。其中，第三栅极绝缘材料可以是HK材料，第三栅极导电材料可以是任意一种导电性较好的材料。
步骤七、在第二沟道502暴露出的两个表面分别形成如图17所示的第二漏极504和第二源极503；
步骤八、形成贯穿第二衬底501、且与第二栅极406连接的如图19所示的第一导电柱407。
实施时，刻蚀第二源极403和第二衬底501，直至暴露出第二栅极导电层4062，形成如图18所示的刻蚀孔B，在刻蚀孔B中填充导电材料，形成第一导电柱407。
在一些实施例中，在形成第二晶体管之后，半导体器件的形成方法还包括下述步骤九至步骤十二。
步骤九、在第二晶体管的表面形成如图20所示的第三衬底601；
步骤十、刻蚀第三衬底601，形成如图20所示的第二凹槽C；
步骤十一、在第二凹槽C中形成如图3所示第二导电柱506；
实施时，例如可以在第二凹槽C中沉积导电材料，形成第二导电柱506。
步骤十二、在第二导电柱506和第三衬底601的表面形成如图3所示导电层302。
本公开实施例中，导电层302可以作为位线。
需要说明的是，本公开实施例所形成的半导体器件与上述实施例中的半导体器件类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
除此之外，本公开实施例还提供一种存储器，请继续参见图3，存储器包括上述实施例中半导体器件300，半导体器件300包括：第一衬底401：位于第一衬底401上的第一晶体管；其中，第一晶体管至少包括第一栅极405、第二栅极406和第一沟道402；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二源极503和第二沟道502，第二栅极406与第二源极503连接；第一沟道402和第二沟道502的材料均包括金属氧化物。
在一些实施例中，存储器可以是动态随机存取存储器DRAM，对于DRAM来说，不仅可以符合双倍速率(Double Data Rate，DDR)、DDR2、DDR3、DDR4、DDR5等内存规格，还可以符合低功耗双倍数据速率SDRAM(Low Power Double Data Rate SDRAM，LPDDR)、LPDDR2、LPDDR3、LPDDR4、LPDDR5等内存规格，这里不作任何限定。
本公开实施例中的存储器，由于第一晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作，从而提高存储器的电性能。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度，实现存储器的微缩。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
第一衬底：
位于所述第一衬底上的第一晶体管；其中，所述第一晶体管至少包括第一栅极、第二栅极和第一沟道；
位于所述第一晶体管表面的第二晶体管；其中，所述第二晶体管至少包括第二源极和第二沟道，所述第二栅极与所述第二源极连接；
所述第一沟道和所述第二沟道的材料均包括金属氧化物。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道具有朝向第一方向的至少一个U型开口，所述第一栅极和所述第二栅极分别沿所述第一方向对称设置于所述第一沟道的内侧表面和外侧表面；
所述第一方向为所述第一衬底的厚度方向。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一沟道呈U型或者H型；
所述第一栅极和所述第二栅极分别沿所述第一方向对称设置于所述U型的一个所述U型开口的内部和外部；或者，所述第一栅极和所述第二栅极对称设置于所述H型的两个所述U型开口的内部。
4.根据权利要求1至3任一项所述的半导体器件，其特征在于，所述第二晶体管还包括：位于所述第一晶体管表面的第二衬底；所述半导体器件还包括：贯穿所述第二衬底的第一导电柱；
其中，所述第一导电柱连接所述第二栅极与所述第二源极；
所述第二衬底包括沿第二方向延伸的第一凹槽；所述第二沟道位于所述第一凹槽的内壁；
所述第二晶体管还包括第二漏极和第三栅极，其中，所述第三栅极位于所述第二沟道的表面、且充满所述第一凹槽；
所述第二源极和所述第二漏极分别位于所述第二沟道沿第三方向的两个顶表面上；所述第二方向和所述第三方向为所述第二衬底所在平面内的任意两个垂直的方向。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：第三衬底、第二导电柱和导电层；其中：
所述第三衬底位于所述第二晶体管的表面；
所述第二导电柱贯穿所述第三衬底、且与所述第二漏极连接；
所述导电层位于所述第三衬底的表面、且与所述第二导电柱连接；
所述第一晶体管还包括第一源极和第一漏极；
其中，所述第一源极和所述第一漏极分别位于所述第一沟道沿所述第三方向的两端。
6.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供第一衬底；
在所述第一衬底上形成第一晶体管；其中，所述第一晶体管至少包括第一栅极、第二栅极和第一沟道；
在所述第一晶体管上形成第二晶体管；其中，所述第二晶体管至少包括第二源极和第二沟道，所述第二栅极与所述第二源极连接；所述第一沟道和所述第二沟道的材料均包括金属氧化物。
7.根据权利要求6所述的方法，其特征在于，在所述第一衬底上形成第一晶体管，包括：
在所述第一衬底的表面形成所述第一栅极；
形成至少覆盖所述第一栅极顶表面的所述第一沟道；其中，所述第一沟道具有朝向第一方向的至少一个U型开口、且所述第一栅极位于所述U型开口的内部或外部；所述第一方向为所述第一衬底的厚度方向；
在所述第一沟道的表面形成沿所述第一方向与所述第一栅极对称设置的所述第二栅极。
8.根据权利要求7所述的方法，其特征在于，在所述第一晶体管上形成第二晶体管，包括：
在所述第一晶体管上形成第二衬底；
刻蚀所述第二衬底，形成沿第二方向延伸的第一凹槽；所述第二方向为所述第二衬底所在平面内的任意一个方向；
在所述第一凹槽的内壁形成所述第二沟道；
在具有所述第二沟道的第一刻蚀凹槽中形成第三栅极；其中，所述第三栅极充满所述第一凹槽；
在所述第二沟道暴露出的两个表面分别形成第二漏极和所述第二源极
形成贯穿所述第二衬底、且与所述第二栅极连接的第一导电柱。
9.根据权利要求6至8任一项所述的方法，其特征在于，所述方法还包括：
在所述第二晶体管的表面形成第三衬底；
刻蚀所述第三衬底，形成第二凹槽；
在所述第二凹槽中形成第二导电柱；
在所述第二导电柱和所述第三衬底的表面形成导电层。
10.一种存储器，其特征在于，包括权利要求1至5任一项所述的半导体器件。
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