JPH03233968A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03233968A JPH03233968A JP2029028A JP2902890A JPH03233968A JP H03233968 A JPH03233968 A JP H03233968A JP 2029028 A JP2029028 A JP 2029028A JP 2902890 A JP2902890 A JP 2902890A JP H03233968 A JPH03233968 A JP H03233968A
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- semiconductor layer
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体によるダイナミックランダムアクセスメ
モリーのメモリーセル部の構造および、その製造方法に
関するものである。
モリーのメモリーセル部の構造および、その製造方法に
関するものである。
従来の技術
近年のダイナミックランダムアクセスメモリーは高集積
化が進み、１６Ｍビットが可能になり、６４Ｍビットが
研究段階に入りつつある。このため、メモリーセルのよ
り小型化が要求されてきている。
化が進み、１６Ｍビットが可能になり、６４Ｍビットが
研究段階に入りつつある。このため、メモリーセルのよ
り小型化が要求されてきている。
最近、ようやく市場に出始めた４ＭＤＲＡＭ（ダイナミ
ックランダムアクセスメモリー）のメモリーセルを第４
図に従って説明する。第４図は従来のメモリーセルの断
面図であり、１４はシリコン基板、１５はゲート絶縁膜
、１６はゲート電極、１７は不純物層０１１８はドレイ
ン電極、１９はソース電極、２０は絶縁膜Ｅ１２１は絶
縁膜Ｆ１２２はコンデンサー電極である。
ックランダムアクセスメモリー）のメモリーセルを第４
図に従って説明する。第４図は従来のメモリーセルの断
面図であり、１４はシリコン基板、１５はゲート絶縁膜
、１６はゲート電極、１７は不純物層０１１８はドレイ
ン電極、１９はソース電極、２０は絶縁膜Ｅ１２１は絶
縁膜Ｆ１２２はコンデンサー電極である。
第４図で示したメモリーセルの動作はドレイン電極に１
かＯの情報を与えゲート電極でＭＯＳ）ランジスタ動作
をさせてコンデンサーに情報を保存し、適時にゲートを
開きコンデンサー内の情報を取り出す。
かＯの情報を与えゲート電極でＭＯＳ）ランジスタ動作
をさせてコンデンサーに情報を保存し、適時にゲートを
開きコンデンサー内の情報を取り出す。
発明が解決しようとする課題
従来のメモリーセルでは、コンデンサ一部はＭＯＳトラ
ンジスタの上に積み上げられた状態であり、メモリーセ
ルの集積度を上げるのに効果を持っているが、ＭＯＳト
ランジスターの部分は基板に平行に作られているために
、ゲート長を短くする必要があるが、ホットエレクトロ
ンやバンチスルーの問題が大きく浮かび集積度を上げる
妨げになっている。
ンジスタの上に積み上げられた状態であり、メモリーセ
ルの集積度を上げるのに効果を持っているが、ＭＯＳト
ランジスターの部分は基板に平行に作られているために
、ゲート長を短くする必要があるが、ホットエレクトロ
ンやバンチスルーの問題が大きく浮かび集積度を上げる
妨げになっている。
課題を解決するための手段
本発明は上記問題点を解決するために、ドレイン電極が
ゲートと同一平面上のため。集積度を上げる大きな妨げ
になっている。そこで、本発明はこれらの問題点の解決
を図り、メモリーセルの集積度を容易にすることを目的
とする。
ゲートと同一平面上のため。集積度を上げる大きな妨げ
になっている。そこで、本発明はこれらの問題点の解決
を図り、メモリーセルの集積度を容易にすることを目的
とする。
作用
この構造により半導体基板に対して面方向には面積は小
さく抑えることができるため集積度の向上を容易に図る
ことができる。
さく抑えることができるため集積度の向上を容易に図る
ことができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の断面構造図であり、第２図は
本発明構造を実現するための第１の実施例の製造フロー
を示すものである。不純物濃度Ｉ Ｘ １０１６／ｃａ
ｒのＰ型シリコン基板１をＲＩＥ（リアクティブイオン
エツチング）によりエツチングし、幅１．０μｍ、厚さ
０．７μｍの直方体状の半導体層２を形成し、ドレイン
部形成のため前記直方体の半導体層２を除いた部分にリ
ンのイオン注入により不純物濃度Ｉ Ｘ １０２０／ｃ
ｄのＮ型半導体層３を０．２μｍ形成し、ドレイン電極
５を形成するため、この直方体状の半導体層２の側壁と
Ｎ型半導体層３の表面に１０ｎｍの厚さに熱酸化により
酸化膜４を形成し、更にＮ型半導体層３の表面のみプラ
ズマＣＶＤで１１００ｎの窒化膜を形成し、これに窓あ
け後減圧ＣＶＤにより導電層ポリシリコン５を形成する
。この後、ＰＳＧの層間膜６を減圧ＣＶＤで形成し、ゲ
ート電極７を形成のため、減圧ＣＶＤでポリサイド形成
し、所望のパターンに形成した後、減圧ＣＶＤを用いて
ＢＰＳＧ８で平坦化を行い前記直方体状の半導体層２の
上面を露出させこれにリンのイオン注入でもって、不純
物濃度Ｉ Ｘ １０２０／ａｔのＮ型の層９を０．２μ
ｍ形成し、全面にプラズマＣＶＤで酸化膜および窒化膜
１０を厚さ５００ｎｍ形成し、前記直方体状の半導体層
２の上面を露出させ、この上に、減圧ＣＶＤでもって不
純物濃度Ｉ Ｘ １０ ”／ ａｌ。
明する。第１図は本発明の断面構造図であり、第２図は
本発明構造を実現するための第１の実施例の製造フロー
を示すものである。不純物濃度Ｉ Ｘ １０１６／ｃａ
ｒのＰ型シリコン基板１をＲＩＥ（リアクティブイオン
エツチング）によりエツチングし、幅１．０μｍ、厚さ
０．７μｍの直方体状の半導体層２を形成し、ドレイン
部形成のため前記直方体の半導体層２を除いた部分にリ
ンのイオン注入により不純物濃度Ｉ Ｘ １０２０／ｃ
ｄのＮ型半導体層３を０．２μｍ形成し、ドレイン電極
５を形成するため、この直方体状の半導体層２の側壁と
Ｎ型半導体層３の表面に１０ｎｍの厚さに熱酸化により
酸化膜４を形成し、更にＮ型半導体層３の表面のみプラ
ズマＣＶＤで１１００ｎの窒化膜を形成し、これに窓あ
け後減圧ＣＶＤにより導電層ポリシリコン５を形成する
。この後、ＰＳＧの層間膜６を減圧ＣＶＤで形成し、ゲ
ート電極７を形成のため、減圧ＣＶＤでポリサイド形成
し、所望のパターンに形成した後、減圧ＣＶＤを用いて
ＢＰＳＧ８で平坦化を行い前記直方体状の半導体層２の
上面を露出させこれにリンのイオン注入でもって、不純
物濃度Ｉ Ｘ １０２０／ａｔのＮ型の層９を０．２μ
ｍ形成し、全面にプラズマＣＶＤで酸化膜および窒化膜
１０を厚さ５００ｎｍ形成し、前記直方体状の半導体層
２の上面を露出させ、この上に、減圧ＣＶＤでもって不
純物濃度Ｉ Ｘ １０ ”／ ａｌ。
厚さ０．５μｍのＮ型のポリシリコン層１１を形成し、
ｌ０１μｍ２の面積にパターン形成し、このポリシリコ
ン層８０表面を熱酸化により厚さ０．７層ｍの酸化膜１
２を形成し、パターン形成した後、更にこの酸化膜１２
の上に厚さ０．５μｍのタングステンシリサイド膜１３
を減圧ＣＶＤでもって形成することにより、本発明の構
造のメモリーセルが得られた。
ｌ０１μｍ２の面積にパターン形成し、このポリシリコ
ン層８０表面を熱酸化により厚さ０．７層ｍの酸化膜１
２を形成し、パターン形成した後、更にこの酸化膜１２
の上に厚さ０．５μｍのタングステンシリサイド膜１３
を減圧ＣＶＤでもって形成することにより、本発明の構
造のメモリーセルが得られた。
以上のように本実施例によれば従来のメモリーセルにく
らべて１セル当たりの面積を小さくできるためメモリー
の集積度を上げるのを容易にすることができる。また、
ＭＯＳトランジスターを本発明のようにすることにより
、ゲートに垂直方向の厚さが限られるため、従来のもの
よりパンチスルーが起こりにくい特徴を備えている。
らべて１セル当たりの面積を小さくできるためメモリー
の集積度を上げるのを容易にすることができる。また、
ＭＯＳトランジスターを本発明のようにすることにより
、ゲートに垂直方向の厚さが限られるため、従来のもの
よりパンチスルーが起こりにくい特徴を備えている。
第３図は本発明構造を実現するための第２の実施例の製
造フローを示すものである。不純物濃度Ｉ Ｘ １０１
６／ｃｍのＰ型シリコン基板１をＲＩＥ（リアクティブ
イオンエツチング）によりエツチングし、幅１．０μｍ
、厚さ０．７μｍの直方体状の半導体層２を形成し、ド
レイン部形成時に前記直方体の半導体層２の上面のソー
ス部にも同時にリンのイオン注入により不純物濃度Ｉ
Ｘ １０２０／ｃ＆のＮ型半導体層３，４を０．２μｍ
形成することにより、本発明の構造のメモリーセルが得
られた。
造フローを示すものである。不純物濃度Ｉ Ｘ １０１
６／ｃｍのＰ型シリコン基板１をＲＩＥ（リアクティブ
イオンエツチング）によりエツチングし、幅１．０μｍ
、厚さ０．７μｍの直方体状の半導体層２を形成し、ド
レイン部形成時に前記直方体の半導体層２の上面のソー
ス部にも同時にリンのイオン注入により不純物濃度Ｉ
Ｘ １０２０／ｃ＆のＮ型半導体層３，４を０．２μｍ
形成することにより、本発明の構造のメモリーセルが得
られた。
以上のように本実施例においても、実施例束１と同じ結
果が得られた。
果が得られた。
発明の効果
本発明は、メモリーセルのＭＯＳＰランシスタ一部のソ
ース、チャンネル、ドレインをシリコン基板に垂直に形
成し、その上にコンデンサーを積み重ねることにより、
水平方向の面積を小さくすることにより、メモリーセル
の高集積化を容易にするものである。
ース、チャンネル、ドレインをシリコン基板に垂直に形
成し、その上にコンデンサーを積み重ねることにより、
水平方向の面積を小さくすることにより、メモリーセル
の高集積化を容易にするものである。
第１図は本発明のメモリーセル部の構造断面図、第２図
は本発明の第１実施例の製造工程断面図、第３図は本発
明の第２実施例の製造工程断面図、第４図は従来のメモ
リーセル部の構造断面図である。 １・・・・・・シリコン基板、２・・・・・・半導体層
、３・・・・・・不純物層Ａ、４・・・・・・絶縁膜Ａ
、５・・・・・・ドレイン電極、６・・・・・・絶縁膜
Ｂ、７・・・・・・ゲート電極、８・・・・・・絶縁膜
Ｃ，９・・・・・・不純物層Ｂ、１０・・・・・・絶縁
膜Ｄ１１１・・・・・・ソース電極、１２・・・・・・
絶縁膜Ｅ１１３・・・・・・電極Ａ１１４・・・・・・
シリコン基板、１５・・・・・・ゲート絶縁膜、工６・
・・・・・ゲート電極、１７・・・・・・不純物層Ｃ５
１８・・・・・・ドレイン電極、１９・・・・・・ソー
ス電極、２０・・・・・・絶縁物Ｅ１２１・・・・・・
絶縁物Ｆ１２２・・・・・・コンデンサー電極。
は本発明の第１実施例の製造工程断面図、第３図は本発
明の第２実施例の製造工程断面図、第４図は従来のメモ
リーセル部の構造断面図である。 １・・・・・・シリコン基板、２・・・・・・半導体層
、３・・・・・・不純物層Ａ、４・・・・・・絶縁膜Ａ
、５・・・・・・ドレイン電極、６・・・・・・絶縁膜
Ｂ、７・・・・・・ゲート電極、８・・・・・・絶縁膜
Ｃ，９・・・・・・不純物層Ｂ、１０・・・・・・絶縁
膜Ｄ１１１・・・・・・ソース電極、１２・・・・・・
絶縁膜Ｅ１１３・・・・・・電極Ａ１１４・・・・・・
シリコン基板、１５・・・・・・ゲート絶縁膜、工６・
・・・・・ゲート電極、１７・・・・・・不純物層Ｃ５
１８・・・・・・ドレイン電極、１９・・・・・・ソー
ス電極、２０・・・・・・絶縁物Ｅ１２１・・・・・・
絶縁物Ｆ１２２・・・・・・コンデンサー電極。
Claims (2)
- （１）不純物濃度１×１０＾１＾８／ｃｍ＾２以下の一
導電型の半導体基板上に前記半導体基板と同一の半導体
または同じ導電型で不純物濃度１×１０＾１＾８／ｃｍ
＾２以下の半導体の直方体の第１の半導体層を有し、ト
ランジスタのドレイン部とし、前記半導体基板表層でか
つ前記第１の半導体層に接し前記半導体基板と反対の導
電型で１×１０＾１＾８／ｃｍ＾２以上の不純物濃度の
第２の半導体層を有し、この第２の半導体層上の一部に
ドレイン電極として第１の導電膜を有し、前記第１の半
導体層の側面に絶縁膜を介して第２の電導膜によりゲー
ト部を有し、前記第１の半導体層の表面に前記第１の半
導体と反対の導電型で１×１０＾１＾８／ｃｍ＾２以上
の第３の半導体層を有し、これをソース部とし、このソ
ース部の直上に第３の導電膜と絶縁膜と第４の導電膜と
からなる１層または多層のコンデンサーを有する半導体
記憶装置。 - （２）不純物濃度１×１０＾１＾８／ｃｍ＾２以下の一
導電型の半導体基板において、第１の半導体層としてエ
ッチングにより直方体の突起部を形成し、基板表層でか
つ直方体の突起部に接する部分に半導体層上にＭＯＳト
ランジスターのドレイン部として、前記第１の半導体層
と反対の導電型で１×１０＾１＾８／ｃｍ＾２以上の不
純物濃度の第２の半導体層を形成し、この第１半導体層
の側面および前記第２の半導体層上に第１絶縁膜を形成
し、半導体基板上の前記第一の絶縁膜の一部をエッチン
グして第一の導電膜を形成してドレイン電極を形成し、
ゲート電極部を除く部分に第２の絶縁膜を形成し、ゲー
ト電極として前記第１の半導体層の側面に第２の電導膜
を形成し、ソース部として、前記第１の半導体層の上に
前記第１の半導体層と反対の導電型で１×１０＾１＾８
／ｃｍ＾２以上の第３の半導体層を形成し、このソース
部を除く部分に第３の絶縁膜を形成し、このソース部の
直上に、第３の導電膜と第４の絶縁膜と第４の導電膜を
形成して１層のコンデンサーを、更に、多層の導電膜と
絶縁膜の繰り返しの形成により多層のコンデンサーを形
成してなる半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029028A JPH03233968A (ja) | 1990-02-08 | 1990-02-08 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029028A JPH03233968A (ja) | 1990-02-08 | 1990-02-08 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233968A true JPH03233968A (ja) | 1991-10-17 |
Family
ID=12264960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029028A Pending JPH03233968A (ja) | 1990-02-08 | 1990-02-08 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233968A (ja) |
-
1990
- 1990-02-08 JP JP2029028A patent/JPH03233968A/ja active Pending
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