KR101958769B1 - 시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이 - Google Patents

시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이 Download PDF

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조성재
조용범
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Abstract

본 발명은 세미 플로팅 게이트(Semi-floating gate)를 구비함으로써, 터널링 동작을 통해 초고속 동작이 가능하며, 제 1, 2 제어 게이트로 시냅스 전, 후 신호를 바로 시냅스 모방 소자에 직접 반영할 수 있는 시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이를 제공한다.

Description

시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이{SYNAPTIC SEMICONDUCTOR DEVICE AND NEURAL NETWORKS USING THE SAME}
본 발명은 인공지능 시스템 구현을 위한 인공 신경망 어레이에 관한 것으로, 더욱 상세하게는 시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이에 관한 것이다.
최근, 하드웨어 주도의 인공지능 시스템을 구현하기 위해 반도체 메모리 소자를 기반으로 하는 시냅스 모방 소자들에 관한 연구들이 많이 이루어지고 있다.
인공지능 시스템을 구현하기 위해서는 시냅스 모방 소자의 개발뿐만 아니라 수많은 뉴런 간의 연결을 잘 모사 할 수 있는 어레이 개발이 필수적이다. 특히, 인간의 뉴런은 약 1,000억 개이고, 각 뉴런당 1,000개의 시냅스로 연결되므로, 인간의 뇌를 대신하는 인공지능 시스템을 구현하기 위해선 약 100조 개의 신경모방소자들로 어레이로 구성해야 한다.
이러한 엄청난 수의 시냅스를 모방하기 위해 지금까지 주로 반도체 메모리 셀의 높은 scalability로 인해 NAND 플래시 기반의 시냅스 소자에 관한 제안들이 이루어져 왔으나, 속도 측면에서의 개선의 여지가 있는 상황이다.
상기 문제점을 개선하고자 DRAM을 기반으로 하는 시냅스 소자도 제기가 되고 있는데, 이는 NAND 플래시 기반의 시냅스 소자보다 상대적으로 고속 동작에 더 유리하나 기존의 DRAM 기술에서 난제로 겪고 있는 바와 같이 추가적인 커패시터 구조로 인해 집적도 향상에 불리한 조건을 갖고 있다.
생물학적 시냅스의 특성 중 하나는 시냅스 전, 후 뉴런 간 발화(fire) 시간 차이에 따라 시냅스 연결성이 강화(potentiation)되거나 약화(depression) 된다.
미국 공개특허 제2012/0084241호에서는 시냅스 모방 소자로 상 변화 물질을 사용하여, 시냅스 전, 후 뉴런의 발화하는 시간 차이에 의해 두 뉴런을 연결하는 시냅스의 연결성이 변화하는 STDP(Spike-Timing-Dependent Plasiticity) 특성을 모방하려는 기술이 개시되어 있으나, 상 변화 물질의 특성으로 인하여 생물학적 시냅스의 단기기억 특성을 구현하지 못하여, 단-장기기억 전환을 구현할 수 없는 문제점이 있다.
상기 문제점을 개선하며 단-장기기억 전환 특성과 시냅스 전, 후 신호의 시간차에 의한 생체의 인과관계 추론 특성을 모두 모방할 수 있는 시냅스 모방 반도체 소자 및 그 동작방법이 한국 등록특허 제10-1425857호에 개시되어 있다.
상기 한국 등록특허 제10-1425857호는 시냅스 모방 반도체 소자의 원천특허의 지위를 가지나, 시냅스 전 신호를 바로 시냅스 모방 소자에 반영하기 어려운 문제가 있다.
본 발명은 상기 종래기술의 문제점들 해소하기 위하여 제안된 것으로, 세미 플로팅 게이트(Semi-floating gate)로 터널링 동작을 통해 초고속 동작이 가능하며, 시냅스 전 신호를 바로 시냅스 모방 소자에 직접 반영할 수 있는 시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 시냅스 모방 반도체 소자는 반도체 기판상에 채널영역과 소스영역 순으로 배치된 채널/소스 적층구조; 상기 채널/소스 적층구조의 측벽으로부터 게이트 절연막을 사이에 두고 상기 반도체 기판상에 서로 이격되어 형성된 플로팅 게이트와 제어 게이트; 및 상기 제어 게이트에 이웃하여 상기 반도체 기판에 형성된 드레인 영역을 포함하여 구성하되, 상기 제어 게이트와 상기 반도체 기판 사이에는 상기 게이트 절연막이 있고, 상기 반도체 기판에는 상기 드레인 영역으로부터 상기 채널/소스 적층구조의 하부까지 상기 드레인 영역과 같은 도전형을 갖는 드레인 확장부가 형성되고, 상기 플로팅 게이트는 상기 드레인 영역과 반대 극성의 도전형을 갖는 반도체 물질로 형성되고, 상기 드레인 확장부에 PN 접합으로 접하며 돌출된 삼출부를 가진 세미 플로팅 게이트(Semi-floating gate)인 것을 특징으로 한다.
상기 반도체 기판, 상기 채널영역 및 상기 소스영역은 결정성 실리콘 또는 다결정성 실리콘으로 형성된 것을 본 발명에 의한 시냅스 모방 반도체 소자의 다른 특징으로 한다.
상기 드레인 영역과 상기 드레인 확장부 중 적어도 하나는 실리콘 게르마늄이나 게르마늄으로 형성된 것을 본 발명에 의한 시냅스 모방 반도체 소자의 다른 특징으로 한다.
상기 제어 게이트는 상기 플로팅 게이트의 측벽에 상기 게이트 절연막을 사이에 두고 수직으로 제 1 제어 게이트와 제 2 제어 게이트로 나뉘어 형성된 것을 본 발명에 의한 시냅스 모방 반도체 소자의 다른 특징으로 한다.
상기 채널/소스 적층구조는 상기 반도체 기판상에 상기 채널영역이 수직으로 일정 길이를 가지며 상기 소스영역과 수직하게 적층된 원주형 채널/소스 구조이고, 상기 플로팅 게이트는 상기 게이트 절연막을 사이에 두고 상기 원주형 채널/소스 구조의 측벽을 감싸는 원통형이고, 상기 제 1 제어 게이트 및 상기 제 2 제어 게이트는 상기 게이트 절연막을 사이에 두고 상기 플로팅 게이트의 원통형 측벽을 위, 아래에서 감싸는 고리 형상이고, 상기 드레인 영역은 상기 반도체 기판에 상기 제 1 제어 게이트 및 상기 제 2 제어 게이트를 둘러싸는 고리 형상으로 형성되고, 상기 드레인 확장부는 상기 반도체 기판에 상기 드레인 영역의 고리 형상 내부를 채우며, 상기 플로팅 게이트의 하부에 원형으로 돌출된 삼출부와 PN 접합을 이루는 것을 본 발명에 의한 시냅스 모방 반도체 소자의 다른 특징으로 한다.
본 발명에 의한 시냅스 모방 반도체 소자를 이용한 신경망 어레이는 상기 시냅스 모방 반도체 소자를 복수 개 이용한 신경망 어레이로서, 상기 복수 개의 시냅스 모방 반도체 소자들을 M x N으로 한 층 이상 배열하고, 상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 i 번째 행에 배열된 시냅스 모방 반도체 소자들의 제 1 제어 게이트는 행 방향으로 배치된 i 번째 시냅스 전 뉴런 신호라인에 연결되고, 상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 j 번째 열에 배열된 시냅스 모방 반도체 소자들의 제 2 제어 게이트와 드레인 영역은 각각 열 방향으로 나란히 배치된 j 번째 시냅스 후 뉴런의 수상돌기 신호라인과 j 번째 시냅스 후 뉴런의 축색돌기 신호라인에 연결되고, 상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들의 소스 영역은 접지 또는 공통접지 라인에 연결된 것을 특징으로 한다.
본 발명은 세미 플로팅 게이트(Semi-floating gate)를 구비함으로써, 터널링 동작을 통해 초고속 동작이 가능하며, 제 1, 2 제어 게이트로 시냅스 전, 후 신호를 바로 시냅스 모방 소자에 직접 반영할 수 있는 시냅스 모방 반도체 소자 및 이를 이용한 신경망 어레이를 제공하는 효과가 있다.
도 1 및 도 2는 본 발명의 각 실시 예에 의한 시냅스 모방 반도체 소자의 단면도이다.
도 3은 도 2의 단면도를 z축을 기준으로 회전시킬 경우 갖게 되는 구조를 특징으로 하는 다른 실시 예에 의한 시냅스 모방 반도체 소자의 1/4분면 단면도이다.
도 4는 도 1의 시냅스 모방 반도체 소자를 나타내는 회로 기호이다.
도 5는 도 2 및 도 3의 시냅스 모방 반도체 소자를 나타내는 회로 기호이다.
도 6은 본 발명의 일 실시 예에 의한 시냅스 모방 반도체 소자를 이용한 신경망 어레이의 구조도이다.
도 7은 도 2의 실시 예에 의한 구조에 제 1 제어 게이트에 음의 바이어스를 가한 상태에서 제 2 제어 게이트에 음의 바이어스를 갖는 짧은 폭의 펄스를 1~4회 인가 했을 경우의 I-V 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
본 발명의 일 실시 예에 의한 시냅스 모방 반도체 소자는, 도 1과 같이, 반도체 기판(30)상에 채널영역(20)과 소스영역(10) 순으로 배치된 채널/소스 적층구조; 상기 채널/소스 적층구조의 측벽으로부터 게이트 절연막(50)을 사이에 두고 상기 반도체 기판(30)상에 서로 이격되어 형성된 플로팅 게이트(60)와 제어 게이트(70); 및 상기 제어 게이트(70)에 이웃하여 상기 반도체 기판(30)에 형성된 드레인 영역(40)을 포함하여 구성된다.
여기서, 상기 제어 게이트(70)와 상기 반도체 기판(30) 사이에는 상기 게이트 절연막(50)이 있고, 상기 반도체 기판(30)에는 상기 드레인 영역(40)으로부터 상기 채널/소스 적층구조(10, 20)의 하부까지 상기 드레인 영역(40)과 같은 도전형을 갖는 드레인 확장부(Drain extension)가 형성되고, 상기 플로팅 게이트(60)는 상기 드레인 영역(40)과 반대 극성의 도전형을 갖는 반도체 물질로 형성되고, 상기 드레인 확장부(30)에 PN 접합으로 접하며 돌출된 삼출부(62)를 가진 세미 플로팅 게이트(Semi-floating gate)인 것을 특징으로 한다.
상기 반도체 기판(30)은 도 1에서 드레인 확장부(Drain extension)로 도시되어 있으나 이를 포함하고, 상기 드레인 영역(40)과 상기 플로팅 게이트(60)의 삼출부(62)가 각각 삽입하여 형성된다.
상기 반도체 기판(30), 상기 채널영역(20) 및 상기 소스영역(10)은 결정성 실리콘 또는 다결정성 실리콘으로 형성될 수 있다. 일 실시 예로, 결정성 실리콘 기판이 식각되어 상기 채널/소스 적층구조(10, 20)가 만들어질 수 있고, 다른 실시 예로, 결정성 실리콘 기판(30) 상에 상기 채널/소스 적층구조(10, 20)이 에피층으로 형성되거나 다결정 실리콘층으로 적층되어 형성될 수도 있다.
상기 드레인 영역(40)과 상기 드레인 확장부(Drain extension)도 결정성 실리콘 또는 다결정성 실리콘으로 된 반도체 기판(30)에 형성될 수 있으나, 이 중 적어도 하나는 에너지 밴드갭이 작거나 캐리어의 유효 질량이 작은 물질, 예컨대 실리콘 게르마늄(SiGe)이나 게르마늄(Ge)으로 형성함이 바람직하다.
특히, 상기 드레인 확장부(Drain extension)는 상기 플로팅 게이트(60)보다 에너지 밴드갭이 작거나 캐리어의 유효 질량이 작은 물질로 형성되어, 상기 플로팅 게이트(60)의 삼출부(62)와의 PN 접합으로 생긴 공핍영역(32)에 상기 드레인 확장부(Drain extension)에서 상기 플로팅 게이트(60)로 보다 효과적인 터널링이 발생되도록 하는 것이 바람직하다.
상기 플로팅 게이트(60)를 p형 불순물이 도핑된 실리콘으로 만들 경우, 상기 드레인 확장부(30)은 n형 불순물이 도핑된 실리콘 게르마늄(SiGe)이나 게르마늄(Ge)으로 형성될 수 있다.
상기 드레인 확장부(30)은 상기 드레인 영역(40)과 같은 도전형(예컨대, n형)으로 형성되나, 전자가 후자보다 불순물 농도가 낮게 형성된다. 또한, 상기 플로팅 게이트(60)는 상기 삼출부(62)를 포함하여 상기 드레인 확장부(30)와 도전형이 반대가 되도록 형성하되, 불순물 농도를 드레인 확장부(30)보다 높혀 드레인 확장부(30)쪽으로 상기 공핍영역(32)이 더 많이 형성되도록 함이 바람직하다.
상기 제어 게이트(70)는 도 1에서와 같이 p형 불순물이 도핑된 반도체 물질로 형성될 수 있으나, n형 불순물이 도핑된 반도체 물질, 기타 금속 등 전도성 물질로 형성될 수 있다.
상기 게이트 절연막(50)은, 도 1에 도시된 바와 같이, 상기 채널/소스 적층구조(10, 20)와 상기 플로팅 게이트(60) 사이, 상기 플로팅 게이트(60)와 상기 제어 게이트(70) 사이 및 상기 제어 게이트(70)와 상기 드레인 확장부(30) 사이에 개재되고, 실리콘 산화막(SiO2) 또는 이보다 유전율이 높은 고유전물질일 수 있다.
상기 플로팅 게이트(60)의 삼출부(62)는, 도 1과 같이, 상기 드레인 확장부(30) 속으로 확장된 형태를 가지나, 상기 채널 영역(20)과 닿지 않도록 형성된다.
도 1은 n형 채널이 형성되는 시냅스 모방 반도체 소자를 도시한 것이나, 상기 소스 영역(10), 상기 드레인 확장부(30) 및 상기 드레인 영역(40)을 p형으로, 상기 채널 영역(20) 및 상기 플로팅 게이트(60)와 그 삼출부(62)는 n형으로 하여 p형 채널이 형성되는 시냅스 모방 반도체 소자로 구현할 수도 있다.
상술한 각 실시 예의 공통된 특징은 드레인 확장부(30) 상에 채널/소스 적층구조(10, 20), 플로팅 게이트(60), 제어 게이트(70)가 게이트 절연막(50)을 사이에 두고 나란히 형성되고, 상기 플로팅 게이트(60)는 하부에 형성된 삼출부(62)를 통하여 드레인 확장부(30)와 아무런 절연막 개입 없이 PN 접합에 의한 공핍층(32)으로 절연되며 캐리어의 터널링을 유도하는 함으로써, 세미 플로팅 게이트(Semi-floating gate) 역할을 하는 것에 있다.
따라서, 상기 각 실시 예는 세미 플로팅 게이트(Semi-floating gate: SFG)를 갖는 소자와 이와 함께 내장된 터널링 전계효과 트랜지스터(Embedded TFET)가 결합된 구조를 가져, 도 4와 같은 기호로 나타낼 수 있다.
본 발명의 다른 실시 예에 의한 시냅스 모방 반도체 소자는, 도 2와 같이, 상술한 실시 예에서 상기 제어 게이트(70)를 상기 플로팅 게이트(60)의 측벽에 상기 게이트 절연막(50)을 사이에 두고 수직으로 제 1 제어 게이트(72)와 제 2 제어 게이트(74)로 나뉘어 형성된 구조를 가진다.
도 2에 도시된 각 구성은, 도 1의 실시 예에서 설명한 것과 동일하다.
도 2의 실시 예에 의한 시냅스 모방 반도체 소자는 도 1의 실시 예의 장점을 그대로 가지며, 제어 게이트(70)를 플로팅 게이트(60)의 측벽에 상하로 제 1 제어 게이트(72)와 제 2 제어 게이트(74)로 나뉘어 형성함으로써, 시냅스 전, 후 신호를 바로 시냅스 모방 소자에 직접 반영할 수 있는 장점을 더 가지게 된다.
도 7은 도 2의 실시 예에 의한 구조에 제 1 제어 게이트(72)에 음의 바이어스를 가한 상태에서 제 2 제어 게이트(74)에 음의 바이어스를 갖는 짧은 폭의 펄스를 1~4회 인가 했을 경우의 I-V 전기적 특성도이다.
도 7에 의하면, 시냅스 연결성이 강화(potentiation)됨에 따라 세미 플로팅 게이트(SFG, 60)에 더 많은 캐리어가 공핍층(32)을 통해 터널링으로 들어가 저장되면서 문턱전압이 왼쪽으로 이동됨을 알 수 있다.
도 2의 실시 예에 의한 시냅스 모방 반도체 소자는 평면형으로 구현될 수 있으나, 도 3과 같이, 드레인 확장부를 갖는 반도체 기판(30)을 xy 평면상에 놓고, 채널/소스 적층구조(10, 20)를 지나는 수직축인 z축을 기준으로 회전시켜 만들어지는 3차원 대칭 구조를 갖는 시냅스 모방 반도체 소자로 구현될 수도 있다.
상기 3차원 대칭 구조를 갖는 시냅스 모방 반도체 소자의 특징은 상술한 도 2의 실시 예에서, 상기 채널/소스 적층구조(10, 20)는 상기 반도체 기판(30)상에 상기 채널영역(20)이 수직으로 일정 길이를 가지며 상기 소스영역(10)과 수직하게 적층된 원주형 채널/소스 구조이고, 상기 플로팅 게이트(60)는 상기 게이트 절연막(50)을 사이에 두고 상기 원주형 채널/소스 구조의 측벽을 감싸는 원통형이고, 상기 제 1 제어 게이트(72) 및 상기 제 2 제어 게이트(74)는 상기 게이트 절연막(50)을 사이에 두고 상기 플로팅 게이트(60)의 원통형 측벽을 위, 아래에서 감싸는 고리 형상이고, 상기 드레인 영역(40)은 상기 반도체 기판에 상기 제 1 제어 게이트(72) 및 상기 제 2 제어 게이트(74)를 둘러싸는 고리 형상으로 형성되고, 상기 드레인 확장부(30)는 상기 반도체 기판에 상기 드레인 영역(40)의 고리 형상 내부를 채우며, 상기 플로팅 게이트(60)의 하부에 원형으로 돌출된 삼출부(62)와 PN 접합을 이루는 것에 있다.
도 2 및 도 3의 실시 예에 의한 시냅스 모방 반도체 소자는 제 1 제어 게이트(72)로 제어되는 세미 플로팅 게이트(SFG)를 갖는 n 채널 모스펫 소자(n-MOSFET with SFO)와 제 2 제어 게이트(74)로 제어되는 p 채널 터널링 전계효과 트랜지스터(p-TFET)가 결합된 구조를 가져, 도 5와 같은 기호로 나타낼 수 있다.
본 발명의 일 실시 예에 의한 신경망 어레이는, 도 6과 같이, 상술한 도 2 또는 도 3의 실시 예에 의한 시냅스 모방 반도체 소자를 복수 개 이용한 신경망 어레이로 구현된다.
여기서, 상기 복수 개의 시냅스 모방 반도체 소자들은 M x N 행렬로 한 층 이상 배열하여 형성된다. 즉, 상기 반도체 기판(30)이 층간 절연막을 사이에 두고 한 층 이상 적층되며, 각 층마다 복수 개의 시냅스 모방 반도체 소자들이 M x N 행렬로 배열될 수 있다. 상기 반도체 기판(30)이 2 이상 복수 개의 층으로 형성될 때, 다결정 실리콘층이나 다결정 게르마늄층으로 형성함이 바람직하다.
상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 i 번째 행에 배열된 시냅스 모방 반도체 소자들의 제 1 제어 게이트(1st CG, 72)는 행 방향으로 배치된 i 번째 시냅스 전 뉴런 신호라인(i th pre neuron computation, 110)에 연결되고, 상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 j 번째 열에 배열된 시냅스 모방 반도체 소자들의 제 2 제어 게이트(2nd CG, 74)와 드레인 영역(40)은 각각 열 방향으로 나란히 배치된 j 번째 시냅스 후 뉴런의 수상돌기 신호라인(j th dendrite, 210)과 j 번째 시냅스 후 뉴런의 축색돌기 신호라인(j th post neuron computation axon, 220)에 연결된다.
나머지 i+1번째 시냅스 전 뉴런 신호라인(i+1 th pre neuron computation, 120), j+1 번째 시냅스 후 뉴런의 수상돌기 신호라인(j+1 th dendrite, 310)과 j+1 번째 시냅스 후 뉴런의 축색돌기 신호라인(j+1 th post neuron computation axon, 320) 등에도 같은 방식으로 연결된다.
상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들의 소스 영역(10)은 접지 또는 공통접지 라인(미도시)에 연결될 수 있다.
상기와 같은 신경망 어레이로 각 층마다 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들의 제 1, 2 제어 게이트(72, 74)로 시냅스 전, 후 신호를 바로 각 시냅스 모방 소자에 직접 반영할 수 있게 됨으로써, 시냅스 전, 후 뉴런의 발화하는 시간 차이에 의한 시냅스의 연결성이 변화하는 STDP 특성을 효과적으로 모방할 수 있게 된다.
10: 소스 영역 20: 채널 영역
30: 반도체 기판(드레인 확장부) 32: 공핍층
40: 드레인 영역 50: 게이트 절연막
60: 세미 플로팅 게이트 62: 삼출부
70: 제어 게이트 72: 제 1 제어 게이트
74: 제 2 제어 게이트

Claims (6)

  1. 반도체 기판상에 채널영역과 소스영역 순으로 배치된 채널/소스 적층구조;
    상기 채널/소스 적층구조의 측벽으로부터 게이트 절연막을 사이에 두고 상기 반도체 기판상에 서로 이격되어 형성된 플로팅 게이트와 제어 게이트; 및
    상기 제어 게이트에 이웃하여 상기 반도체 기판에 형성된 드레인 영역을 포함하여 구성하되,
    상기 제어 게이트와 상기 반도체 기판 사이에는 상기 게이트 절연막이 있고,
    상기 반도체 기판에는 상기 드레인 영역으로부터 상기 채널/소스 적층구조의 하부까지 상기 드레인 영역과 같은 도전형을 갖는 드레인 확장부가 형성되고,
    상기 플로팅 게이트는 상기 드레인 영역과 반대 극성의 도전형을 갖는 반도체 물질로 형성되고, 상기 드레인 확장부에 PN 접합으로 접하며 돌출된 삼출부를 가진 세미 플로팅 게이트(Semi-floating gate)인 것을 특징으로 하는 시냅스 모방 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판, 상기 채널영역 및 상기 소스영역은 결정성 실리콘 또는 다결정성 실리콘으로 형성된 것을 특징으로 하는 시냅스 모방 반도체 소자.
  3. 제 1 항에 있어서,
    상기 드레인 영역과 상기 드레인 확장부 중 적어도 하나는 실리콘 게르마늄이나 게르마늄으로 형성된 것을 특징으로 하는 시냅스 모방 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어 게이트는 상기 플로팅 게이트의 측벽에 상기 게이트 절연막을 사이에 두고 수직으로 제 1 제어 게이트와 제 2 제어 게이트로 나뉘어 형성된 것을 특징으로 하는 시냅스 모방 반도체 소자.
  5. 제 4 항에 있어서,
    상기 채널/소스 적층구조는 상기 반도체 기판상에 상기 채널영역이 수직으로 일정 길이를 가지며 상기 소스영역과 수직하게 적층된 원주형 채널/소스 구조이고,
    상기 플로팅 게이트는 상기 게이트 절연막을 사이에 두고 상기 원주형 채널/소스 구조의 측벽을 감싸는 원통형이고,
    상기 제 1 제어 게이트 및 상기 제 2 제어 게이트는 상기 게이트 절연막을 사이에 두고 상기 플로팅 게이트의 원통형 측벽을 위, 아래에서 감싸는 고리 형상이고,
    상기 드레인 영역은 상기 반도체 기판에 상기 제 1 제어 게이트 및 상기 제 2 제어 게이트를 둘러싸는 고리 형상으로 형성되고,
    상기 드레인 확장부는 상기 반도체 기판에 상기 드레인 영역의 고리 형상 내부를 채우며, 상기 플로팅 게이트의 하부에 원형으로 돌출된 삼출부와 PN 접합을 이루는 것을 특징으로 하는 시냅스 모방 반도체 소자.
  6. 제 4 항의 시냅스 모방 반도체 소자를 복수 개 이용한 신경망 어레이로서,
    상기 복수 개의 시냅스 모방 반도체 소자들을 M x N으로 한 층 이상 배열하고,
    상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 i 번째 행에 배열된 시냅스 모방 반도체 소자들의 제 1 제어 게이트는 행 방향으로 배치된 i 번째 시냅스 전 뉴런 신호라인에 연결되고,
    상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들 중 j 번째 열에 배열된 시냅스 모방 반도체 소자들의 제 2 제어 게이트와 드레인 영역은 각각 열 방향으로 나란히 배치된 j 번째 시냅스 후 뉴런의 수상돌기 신호라인과 j 번째 시냅스 후 뉴런의 축색돌기 신호라인에 연결되고,
    상기 M x N으로 배열된 복수 개의 시냅스 모방 반도체 소자들의 소스 영역은 접지 또는 공통접지 라인에 연결된 것을 특징으로 하는 신경망 어레이.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021210865A1 (ko) * 2020-04-13 2021-10-21 고려대학교 세종산학협력단 수직 구조 전계효과 트랜지스터 및 그 제조방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088138B2 (en) * 2017-11-29 2021-08-10 The Industry & Academic Cooperation In Chungnam National University (Iac) Semiconductor device for testing characteristics of transistors and method for testing semiconductor device
CN109768087B (zh) * 2018-12-20 2021-04-27 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN111834371B (zh) * 2020-07-30 2022-08-02 中国电子科技集团公司第五十八研究所 一种浮栅型flash突触器件结构及其制备方法
CN113517352B (zh) * 2021-06-01 2024-08-06 上海华力集成电路制造有限公司 半浮栅器件的制造方法
KR102645354B1 (ko) * 2021-08-17 2024-03-11 서울대학교산학협력단 3차원 적층형 시냅스 스트링 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 적층형 시냅스 스트링의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104118A1 (en) * 1995-03-07 2005-05-19 California Institute Of Technology, A California Non-Profit Corporation Floating-gate semiconductor structures
CN104979355A (zh) * 2014-04-01 2015-10-14 苏州东微半导体有限公司 半浮栅存储器单元及半浮栅存储器阵列
US20160365456A1 (en) * 2015-06-15 2016-12-15 Stmicroelectronics, Inc. Semi-floating gate fet
US20170148909A1 (en) * 2013-05-02 2017-05-25 Fudan University Semi-floating-gate device and its manufacturing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376312B1 (en) * 2001-03-26 2002-04-23 Advanced Micro Devices, Inc. Formation of non-volatile memory device comprised of an array of vertical field effect transistor structures
US8187936B2 (en) * 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US9269042B2 (en) 2010-09-30 2016-02-23 International Business Machines Corporation Producing spike-timing dependent plasticity in a neuromorphic network utilizing phase change synaptic devices
KR101425857B1 (ko) 2012-09-06 2014-07-31 서울대학교산학협력단 시냅스 모방 반도체 소자 및 그 동작방법
CN104425388B (zh) * 2013-09-06 2017-04-05 苏州东微半导体有限公司 一种半浮栅器件的制造方法及器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104118A1 (en) * 1995-03-07 2005-05-19 California Institute Of Technology, A California Non-Profit Corporation Floating-gate semiconductor structures
US20170148909A1 (en) * 2013-05-02 2017-05-25 Fudan University Semi-floating-gate device and its manufacturing method
CN104979355A (zh) * 2014-04-01 2015-10-14 苏州东微半导体有限公司 半浮栅存储器单元及半浮栅存储器阵列
US20160365456A1 (en) * 2015-06-15 2016-12-15 Stmicroelectronics, Inc. Semi-floating gate fet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021210865A1 (ko) * 2020-04-13 2021-10-21 고려대학교 세종산학협력단 수직 구조 전계효과 트랜지스터 및 그 제조방법

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