KR101452836B1 - 셀 스트링 및 이를 이용한 어레이 - Google Patents

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이종호
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Abstract

본 발명은 신경 모방 기술을 구현할 수 있는 셀 스트링에 관한 것이다. 상기 셀 스트링은, 반도체 기판위에 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 연결되도록 구성된다. 각 셀 소자들은, 반도체 기판, 제1, 제2 및 제3 반도체층이 적층된 담장형 반도체, 담장형 반도체가 형성되지 않은 반도체 기판위에 형성된 격리 절연막, 담장형 반도체의 상부 표면 및 측벽에 형성된 스택 구조의 게이트 절연막, 및 게이트 절연막위에 형성된 제어 전극을 구비한다. 각 셀 소자의 담장형 반도체의 제3 및 제2 반도체는 게이티드 다이오드를 구성하며, 제1, 제2 및 제3 반도체층와 제어 전극은 MOS 트랜지스터 또는 비휘발성 트랜지스터를 구성한다. 본 발명에 따른 셀 스트링은, 게이티드 다이오드 구조를 이용하여 흥분 전달 기능을 모방하며, MOS 트랜지스터 또는 비휘발성 트랜지스터 구조를 이용하여 억제 기능을 모방함으로써, 시냅스의 다양한 기능들을 모델링할 수 있게 된다.

Description

셀 스트링 및 이를 이용한 어레이{Cell string and array having the cell strings}
본 발명은 둘 이상의 셀 소자들을 구비하는 셀 스트링 및 이들을 이용한 어레이에 관한 것으로서, 더욱 구체적으로는, 신경 모방(neuromorphic) 기술에서 시냅스, 시냅스 어레이, 뉴런(neuron)과 시냅스(synapse) 기능을 시뮬레이션할 수 있는 셀 스트링 및 이들을 이용한 어레이에 관한 것이다.
낸드 플래시 메모리 등에서 메모리 집적도를 높이기 위해, 메모리 셀 소자 및 이들이 직렬로 연결된 셀 스트링의 구조에 대한 연구가 계속되고 있다.
또한, 최근 뉴런과 시냅스 기능을 시뮬레이션하고자 하는 신경모방기술에 있어서도, 고집적의 메모리 기능과 이를 연결한 스트링 및 어레이에 대한 요구가 증가되고 있다. 시냅스의 기능을 메모리 소자를 이용하여 시뮬레이션해 내는 것이 가능한데, 이 경우 메모리 소자들에 대한 신뢰성, 저전력, 저잡음과 재현성 등의 우수한 특성들이 필요하다. 특히, 인간의 뇌를 흉내내고자 하는 경우, 약 1014개의 시냅스를 메모리 셀로 구현해야 하므로 집적도를 크게 높이는 것이 필요하다.
뉴런의 기본 기능은 자극을 받았을 경우 전기를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位:action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起:dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起:axon)이다. 돌기 사이에 신호를 전달하는 부분은 시냅스(synapse)라고 한다.
뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기에서 전기적 스파이크로 축삭 돌기로 전달하여 시냅스에 도달한다.
이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다.
또한, 시냅스는 단지 흥분을 전달하는 중계장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적·공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.
한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.
이와 같이, 뉴런은 하나 또는 둘 이상의 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하는 흥분 전달 기능을 수행하거나, 다수 개의 신경 세포로부터 전달된 흥분들을 통합하여 다음 신경 세포로 전달하는 흥분 통합/전달 기능을 수행하거나, 다른 신경세포로부터의 흥분의 전달을 억제하는 억제 기능을 수행하게 된다.
본 발명은 이러한 뉴런과 시냅스들이 수행하는 흥분 통합/전달/억제, 그리고 기억강화(potentiation) 및 기억약화(depression) 등과 같은 다양한 기능들을 모방하되 작은 셀 면적으로 구현할 수 있는 신경 모방 소자를 제안하고자 한다.
한국공개특허공보 제 1999-0077091호 한국등록특허공보 제 10-0860134호 한국등록특허공보 제 10-0994451호
전술한 문제점을 해결하기 위한 본 발명은 뉴런과 시냅스의 기능인 흥분 전달 기능, 흥분 통합/전달 기능, 억제 기능 등을 모방할 수 있는 셀 스트링 및 어레이를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 뉴런과 시냅스의 전술한 기능들을 모방할 수 있으면서 메모리 어레이의 집적도를 향상시킬 수 있는 셀 스트링 및 어레이를 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은 직렬로 연결된 다수 개의 셀 소자들을 구비하는 셀 스트링에 관한 것으로서, 반도체 기판; 상기 반도체 기판으로부터 돌출되어 제1 방향을 따라 소정의 길이를 갖도록 형성된 담장형 반도체; 상기 담장형 반도체가 형성되지 않은 반도체 기판위에 형성된 격리 절연막; 상기 담장형 반도체 및 격리 절연막의 표면에 스택 구조로 형성된 게이트 절연막; 상기 게이트 절연막의 상부에 제1 방향과 수직인 제2 방향을 따라 형성된 다수 개의 제어 전극;을 구비하고,
상기 담장형 반도체는 반도체 기판으로부터 순차적으로 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층은 제1 유형과 반대인 제2 유형의 불순물이 도핑된 것을 특징으로 하며, 상기 제어 전극들은 서로 전기적으로 분리되어 있는 것을 특징으로 하며, 상기 셀 소자는, 상기 제어 전극, 제어 전극 아래에 형성된 게이트 절연막, 게이트 절연막 아래에 형성된 담장형 반도체로 구성된 것을 특징으로 한다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 셀 소자의 담장형 반도체의 제3 반도체층과 제2 반도체층은 게이티드 다이오드(gated diode)로 구성되며,
상기 셀 소자는 제어 전극에 인가되는 구동전압에 의해 MOS 트랜지스터 또는 비휘발성 트랜지스터로 구동되도록 담장형 반도체의 제1, 제2 및 제3 반도체층이 구성되며, 제3 및 제1 반도체층은 MOS 트랜지스터 또는 비휘발성 트랜지스터의 소스 및 드레인으로 구동되는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 셀 스트링은 담장형 반도체의 일단에 형성된 스트링 선택 소자를 더 구비하고,
상기 스트링 선택 소자는 제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막, 상기 게이트 절연막 아래에 배치된 담장형 반도체로 형성된 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 게이트 절연막은 담장형 반도체의 표면에 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 표면에 순차적으로 형성된 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 제1 반도체층의 표면에 형성된 제1, 제2 및 제3 절연막과 담장형 반도체의 나머지 표면에 형성된 제1 절연막으로 구성될 수 있으며,
상기 제1 및 제2 절연막이 모두 전하 저장이 가능한 전하 저장 물질로 구성되거나, 제1 및 제2 절연막 중 하나가 전하 저장이 가능한 전하 저장 물질로 구성되는 것이 바람직하다.
본 발명의 제2 특징에 따른 셀 소자는, 반도체 기판; 상기 반도체 기판위에 제1 방향을 따라 돌출되어 형성되며, 상기 반도체 기판으로부터 순차적으로 적층된 제1, 제2 및 제3 반도체층을 구비한 담장형 반도체; 상기 담장형 반도체가 형성되지 않은 반도체 기판위에 형성된 격리 절연막; 상기 제1 방향과 수직인 제2 방향을 따라 담장형 반도체의 표면과 측면에 형성된 스택 구조의 게이트 절연막; 상기 게이트 절연막위에 형성된 제어 전극; 을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층은 제1 유형과 반대인 제2 유형의 불순물이 도핑된 것을 특징으로 하며, 상기 제3 및 제2 반도체층은 게이티드 다이오드(Gated Diode)로 구성되고, 상기 제1, 제2 및 제3 반도체는 제어 전극에 인가되는 구동 전압에 의해 MOS 트랜지스터 또는 비휘발성 트랜지스터로 구동되는 것을 특징으로 한다.
본 발명에 따른 셀 스트링은 게이티드 다이오드(Gated Diode) 구조를 구비하여 전하 저장층에 저장된 데이터를 판독하여 제공함으로써, 뉴런과 시냅스의 흥분 전달 기능을 그대로 모방할 수 있다.
또한, 본 발명에 따른 셀 스트링은, 셀 소자들이 서로 연결된 게이티드 다이오드(Gated Doide) 구조를 구비함에 따라, 각 셀 소자들에 저장된 데이터들을 통합하여 제공할 수 있게 되고, 그 결과 뉴런과 시냅스의 흥분 통합/전달 기능을 그대로 모방할 수 있다.
또한, 본 발명에 따른 셀 스트링은, 셀 소자들이 일렬로 연결되고 각 셀 소자는 게이티드 다이오와 융합되어 집적된 MOS 트랜지스터 또는 비휘발성 FET로 구성하여 전류 생성과 전류 제거가 가능하도록 함으로써, 뉴런과 시냅스의 억제 기능을 모방할 수 있게 된다.
끝으로, 본 발명의 셀 스트링에서 하나의 셀 소자가 대략 4F2 또는 그 이하의 면적을 가짐으로써 셀 크기를 극소화할 수 있고 동시에 셀 및 스트링의 우수한 내구성과 균일성을 제공하고 있다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 2 및 도 3은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 도 1의 A-A' 방향 및 B-B' 방향에 대한 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 5는 본 발명의 제3 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 6은 본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 7은 본 발명의 제5 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 8은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막의 다른 실시 형태를 도시한 사시도이다.
도 9는 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막의 또 다른 실시 형태를 도시한 사시도이다.
도 10은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막의 또 다른 실시 형태를 도시한 사시도이다.
도 11은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막의 또 다른 실시 형태를 도시한 사시도이다.
도 12는 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막의 또 다른 실시 형태를 도시한 사시도이다.
도 13은 본 발명의 제4 실시예에 따른 셀 스트링에 도 12의 게이트 절연막이 적용된 구조를 도시한 사시도이다.
도 14는 본 발명에 따른 셀 스트링의 셀 소자에 대한 등가회로들을 도시한 것이다.
도 15는 본 발명의 제6 실시예에 따른 어레이를 도시한 회로도이다.
도 16은 본 발명의 제7 실시예에 따른 어레이를 도시한 회로도이다.
도 17은 본 발명의 제8 실시예에 따른 어레이를 도시한 회로도이다.
도 18은 본 발명의 제9 실시예에 따른 어레이를 도시한 회로도이다.
본 발명에 따른 셀 스트링 및 이들의 어레이는 뉴런과 시냅스로 구성되는 신경 세포의 기능을 모방하여 동작될 수 있는 것을 특징으로 한다. 특히, 뉴런은 다른 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하거나(흥분 전달 기능), 다수의 다른 신경 세포로부터 전달된 흥분들을 통합하여 시냅스를 통해 다음 신경 세포로 전달하거나(흥분 통합/전달 기능), 다른 신경세포로부터 전달된 흥분의 전달을 억제하기도 한다(억제 기능).
본 발명의 시냅스 모방소자는 생물학적 시냅스의 흥분 전달/억제 기능을 모방하고 동시에 장기 기억(Long term memory), 단기 기억(Short term memory) 그리고 기억강화 및 기억약화를 모방하면서 극소면적을 갖도록 구현되는 것을 특징으로 한다.
본 발명에 따른 셀 스트링은 뉴런과 시냅스에 의한 흥분 전달 기능, 흥분 통합/전달 기능, 및 억제 기능을 그대로 모방하여 동작할 수 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 셀 스트링의 구조 및 동작에 대하여 구체적으로 설명한다.
< 셀 스트링 >
본 발명에 따른 셀 스트링은, 다수 개의 셀 소자들을 담장형 반도체를 따라 직렬로 연결하고 일단 또는 양단에 스트링 선택 소자를 배치함으로써, 다수 개의 시냅스들을 구비하는 신경세포의 기능을 모방하는 것을 특징으로 한다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 구조 및 셀 스트링에 형성된 셀 소자의 구조를 설명한다. 도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링에 있어서, 단일의 셀 소자를 도시한 사시도이며, 도 2 및 도 3은 도 1의 A-A' 및 B-B' 방향에 대하여 도시한 단면도들이다.
도 1 내지 도 3을 참조하면, 상기 셀 스트링은, 반도체 기판(1), 반도체 기판위에 제1, 제2, 제3 반도체층(2,3,4)들이 순차적으로 적층되어 형성된 담장형 반도체, 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 일정한 높이로 형성된 격리 절연막(5), 상기 담장형 반도체와 격리 절연막의 표면에 스택 구조로 형성된 다수 개의 게이트 절연막(130), 상기 게이트 절연막들위에 각각 형성된 다수 개의 제어 전극(10)을 구비한다. 셀 스트링을 구성하는 제어 전극, 그 아래 형성된 게이트 절연막, 게이트 절연막 아래에 배치된 제3, 제2 및 제1 반도체층은 단일의 셀 소자를 구성하며, 인접한 각 셀 소자들은 절연막(도시되지 않음)에 의해 전기적으로 분리된다. 상기 셀 스트링의 적어도 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 소자를 통하여 외부와 전기적으로 연결되는 것을 특징으로 한다.
한편, 상기 스트링 선택 소자는 셀 스트링의 일단에 형성되거나 양단에 형성될 수 있다.
한편, 도 1에 도시된 바와 같이, 셀 스트링의 집적도를 향상시키기 위하여 담장형 반도체의 중앙에 분리 절연막(6)을 더 구비할 수 있으며, 이에 대한 구체적인 설명은 후술한다.
상기 격리 절연막(5)은, 도 1에 도시된 바와 같이, 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되 제1 반도체층의 상부 표면에 해당하는 높이까지 형성되거나, 제1 반도체층 및 제2 반도체층의 일부 높이까지 형성될 수도 있다.
상기 담장형 반도체는 길이 방향인 제1 방향을 따라 형성되며, 게이트 절연막 및 다수 개의 제어 전극은 제1 방향과 수직 방향인 제2 방향을 따라 형성된다. 상기 담장형 반도체는 제1, 제2 및 제3 반도체층이 순차적으로 적층되어 구성된다. 제3 반도체층(4)은 비트 라인(이하, 'BL'로 표기한다)의 전극 단자와 전기적으로 연결되며, 제2 반도체층(3)은 플로팅되거나 공통 바디 라인(Common Body Line; 이하, 'CBL'이라 한다)의 전극 단자에 연결되며, 제1 반도체층(2)은 공통 드레인 라인(Common Draine Line; 이하 'CDL' 이라 한다)의 전극 단자와 전기적으로 연결된다.
상기 담장형 반도체의 제1 및 제3 반도체층(2, 4)은 제1 유형의 불순물로 도핑되며, 제2 반도체층(3)은 제1 유형과 반대 유형인 제2 유형의 불순물로 도핑된다. 제2 및 제3 반도체층은 서로 다른 유형의 불순물로 도핑되어 PN 접합을 형성하며, 제3 및 제2 반도체층의 표면에 전하 저장층을 갖는 게이트 절연막 및 제어 전극이 형성됨에 따라, 제3 및 제2 반도체층은 게이티드 다이오드(Gated Diode)를 구성하는 것을 특징으로 한다. 게이티드 다이오드(Gated Diode)는, 제어 전극 아래에 PN 다이오드 접합을 적어도 하나 이상 갖는 구조를 말한다.
도 2의 (a)는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 2의 (b)는 GIDL(Gate-Induced Drain Leakage) 전류가 발생하는 상황을 설명하기 위하여 도시한 개념도이며, 도 2의 (c)는 제2 반도체층의 측면에 채널(channel)이 형성되는 상황을 설명하기 위하여 도시한 개념도이다. 도 2의 (b) 및 (c)에 있어서, 흑색 원은 전자를 의미하며, 흰색 원은 정공을 의미한다.
일례로, 상기 제3, 제2 및 제1 반도체층이 각각 n+, p, n 의 불순물로 도핑되어 구성된 경우, 제어 전극에 음의 전압을 인가하면, 도 2의 (b)에 도시된 바와 같이, 게이트 절연막 아래의 공핍 영역에서 밴드 휨이 발생하여, 전자-정공 쌍(EHP)이 생성되고, 전자와 정공은 각각 n+ 도핑된 제3 반도체층과 p 도핑된 제2 반도체층으로 이동함에 따라 GIDL 전류가 흐르게 된다. 이렇게 형성된 GIDL 전류가 비트 라인으로 흐르는 것에 의해, 상기 셀 소자는 시냅스의 흥분 전달 기능을 모방하게 된다. 상기 GIDL에 의한 전류는 게이트 절연막 내의 전하저장층에 저장된 양 또는 음 전하의 종류 및 양에 따라 그 전류값이 바뀌게 된다.
한편, 상기 담장형 반도체의 제1, 제2 및 제3 반도체층은 MOS 트랜지스터의 드레인, 채널이 형성되는 바디, 그리고 소스 영역이 될 수 있다. 특히, 적어도 제2 반도체 영역 표면에 형성된 게이트 절연막이 전하저장층을 포함하는가의 여부에 따라 MOS 트랜지스터 또는 비휘발성 트랜지스터로 동작될 수 있도록 구성된 것을 특징으로 한다. 제1 및 제3 반도체층은 동일한 제1 유형의 불순물로 도핑되며, 제2 반도체는 제1 유형과는 반대인 제2 유형의 불순물로 도핑된 것을 특징으로 한다. 상기 반도체 기판은 제2 유형의 불순물로 도핑된 것이 바람직하다. 예컨대, 도 1과 같이, 적어도 제2 반도체층의 측면에 형성된 게이트 절연막에 전하 저장층(8)을 구비하는 경우 비휘발성 트랜지스터로 동작될 수 있으며, 도 11과 같이 제2 반도체층의 측면에 형성된 게이트 절연막에 전하 저장층을 구비하지 않는 경우 MOS 트랜지스터로 동작될 수 있다.
제2 반도체층(3)의 측면에 채널이 형성될 수 있도록 제어 전극에 사전에 설정된 구동 전압이 인가되면, 제2 반도체층의 양 측에 배치된 제3 및 제1 반도체층은 각각 MOS 트랜지스터의 소스(source) 및 드레인(drain)으로 동작하게 된다. 그 결과, 제3 반도체층의 다수 캐리어가 제2 반도체층의 채널을 통해 제1 반도체층으로 이동함에 따라, GIDL에 의해 발생된 전하가 BL로 가는 대신 CDL로 흘러가게 된다. 예를 들어, 발생한 전하를 BL로 흘러가게 하면 시냅스의 흥분을 모방할 수 있고, CDL로 흘러가게 하면 시냅스의 억제를 모방할 할 수 있다.
예를 들면, 제3, 제2 및 제1 반도체층이 각각 n+, p, n 의 불순물로 도핑되어 구성된 경우, 제어 전극에 구동 전압을 인가하면, 도 2의 (c)에 도시된 바와 같이, 제2 반도체층의 측면에 채널 역할을 하는 반전층을 형성하게 되고, 반전층을 통해 상부의 n+ 도핑된 제3 반도체층에서 하부의 n 도핑된 제1 반도체층으로 전자가 흐르게 된다. 즉, FET 소자가 턴-온되어 수직 방향을 따라 제1 반도체층과 연결된 CDL로 전류가 흐르게 되고, 그 결과 n+ 도핑된 제3 반도체층의 전자가 BL으로 흐르지 않게 된다. 이로써, BL 로의 전류 흐름을 억제시킬 수 있게 된다.
따라서, 본 발명에 따른 셀 스트링의 셀 소자는 상기 담장형 반도체의 제1 반도체 층의 상부 근처의 표면, 제2 및 제3 반도체층의 표면에 게이트 절연막 및 제어전극이 형성됨에 따라 상기 언급한 것과 같이 게이티드 다이오드 구조 뿐만아니라 제2 반도체층이 채널이 되는 MOS 트랜지스터 또는 비휘발성 트랜지스터를 동시에 포함하는 것을 특징으로 한다.
도 1에 도시된 바와 같이 상기 격리 절연막(5)이 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되 제1 반도체층의 상부 표면의 높이까지 형성된 경우, 상기 게이트 절연막 및 제어 전극이 상기 제3 및 제2 반도체층의 측면의 전영역에 형성된다. 따라서, 상기 제어 전극에 구동 전압이 인가되면, 게이트 절연막과 맞닿은 제2 반도체층의 측면의 모든 영역에 채널이 형성되어, MOS 트랜지스터로 구동된다.
한편, 다른 실시 형태에 따라, 상기 격리 절연막(5)이 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되, 제3 반도체층 뿐만 아니라 제2 반도체층의 일부 높이까지 형성된 경우, 상기 게이트 절연막 및 제어 전극이 상기 제1 반도체층의 측면의 전영역과 제2 반도체층의 측면의 일부 영역에 형성되며, 제2 반도체층의 측면 중 제1 반도체층과 맞닿는 일부 영역에는 형성되지 않게 된다. 따라서, 상기 제어 전극에 구동 전압이 인가되면, 제어 전극 아래의 제2 반도체층의 측면 영역은 채널이 형성되며, 제어 전극에 인가된 구동 전압에 의해 프린징 전계(fringing electric field)가 발생되고, 프린징 전계에 의해 제어 전극이 없는 제2 반도체층의 측면 영역에 반전층(inversion layer)이 형성된다. 그 결과 제1, 제2, 제3 반도체층이 MOS 트랜지스터로 구동된다.
한편, 본 발명에 따른 셀 스트링은 담장형 반도체의 상부 표면으로부터 제2 반도체층의 일부 또는 제1 반도체층의 일부 또는 반도체 기판까지 형성된 트렌치를 더 구비하고, 상기 트렌치를 중심으로 하여 양측에 전기적으로 분리된 2개의 셀 스트링으로 구성함으로써, 집적도를 향상시킬 수 있다.
트렌치의 내부에 절연물질을 채워 분리 절연막(6)을 형성하거나, 트렌치 내부의 양 측면에 절연막을 형성한 후 절연막들의 사이에 차폐 전극(도시하지 않음)을 형성할 수도 있다.
만약 상기 트랜치가 제2 반도체층의 일부까지 형성된 경우, 상기 차폐 전극은 상기 제2 반도체층 영역과 전기적으로 연결되거나, 상기 제2 반도체층과 같은 유형의 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성될 수 있다.
이와 같이, 트렌치 내부에 분리 절연막(6)을 형성하되 담장형 바디 상부로 약간 돌출되게 함으로써, 쌍둥이 핀 및 분리절연막을 감싸는 게이트 절연막의 경로를 길게 하게 된다. 그 결과, 쌍둥이 핀의 어느 한 핀의 전하저장층에 저장된 전하가 분리 절연막을 사이에 둔 이웃한 다른 핀의 전하저장층으로 이동되는 것을 더 억제할 수 있는 효과를 가지게 된다.
상기와 같이 구성함으로써, 담장형 반도체를 2개의 쌍둥이 핀으로 분리시켜 메모리 어레이의 집적도를 향상시킬 수 있다. 또한, GIDL(Gate Induced Drain Leakage)을 이용하여 구동시킴으로써, 저전력으로 메모리 동작을 시킬 수 있게 된다. 즉, 본 발명에 따른 셀 소자 및 셀 스트링은, 종래 MOS 트랜지스터 형태의 스위칭 소자들이 Off시 전류(즉, 대기 상태의 누설전류) 중 하나인 GIDL 전류를 최대한 줄이려는 것과는 반대로, 이를 역으로 적극적으로 이용하여 저전력으로 메모리 동작을 시키고자 하는 데 있다.
전술한 바와 같은 본 발명의 다양한 실시 형태에 따른 셀 스트링들은 흥분 전달 기능과 억제 기능을 갖는 신경 세포에서의 하나의 시냅스로 모델링될 수 있다. 즉, 본 발명에 따른 셀 소자에 있어서, 게이티드 다이오드 구조를 이용하여 흥분 전달 기능을 모방하며, MOS 트랜지스터 구조를 이용하여 억제 기능을 모방함으로써, 시냅스의 다양한 기능들을 모델링할 수 있게 된다. 또한 게이티드 다이오드와 MOS 트랜지스터의 역할을 바꾸어 상기 흥분 및 억제 기능을 수행할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 4를 참조하면, 본 발명의 제2 실시예에 따른 셀 스트링은, 제3 반도체층의 상부에 제3 반도체층과 동일한 유형의 불순물로 도핑된 제4 반도체층(13)을 더 구비하는 것을 특징으로 한다. 상기 제4 반도체층(13)은 제3 반도체층보다 에너지 밴드갭이 작은 물질로 구성되는 것이 바람직하며, 그 예로서 SiGe 등이 사용될 수 있다. 에너지 밴드갭이 작은 물질은 같은 제어전극 전압 하에서 GIDL을 더 많이 일으키는 효과가 있어 이를 이용하여 GIDL 전류를 증가시킬 수 있다.
도 5는 본 발명의 제3 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 5를 참조하면, 본 발명의 제3 실시예에 따른 셀 스트링은, 반도체 기판과 제1 반도체층의 사이에 제1 웰(well)(11)을 더 구비하는 것을 특징으로 한다. 상기 제1 웰은 제1 반도체층 및 반도체 기판에 도핑된 불순물과 반대 유형의 불순물로 도핑된 것을 특징으로 한다. 상기 웰을 구비하여 인가되는 바이어스의 크기 또는 극성을 조절함으로써 제2 반도체층에 다양한 극성과 크기의 전압을 인가할 수 있는 특징이 있다.
도 6은 본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 6을 참조하면, 본 발명의 제4 실시예에 따른 셀 스트링은, 제1 반도체층(4)의 상부 표면에 제4 절연막(12)을 더 구비하는 것을 특징으로 한다. 상기 담장형 반도체의 상부와 측면에는 코너가 있는데, 이 코너 부분은 전계집중효과가 있어 장점도 될 수 있지만 공정의 방법에 따라 그 모양이 달라질 수 있어 균일성에 문제가 될 수 있다. 따라서, 상기 담장형 반도체의 상부에 두꺼운 제4 절연막을 추가함으로써, 담장형 반도체의 상부와 모서리부분은 사용하지 않고 측면만을 이용할 수 있도록 할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 7을 참조하면, 본 발명의 제5 실시예에 따른 셀 스트링은, 트렌치에 형성된 분리 절연막(6)이 담장형 반도체의 표면으로부터 돌출된 것을 특징으로 한다. 이와 같이 분리 절연막을 담장형 반도체의 표면으로부터 돌출되도록 구성함으로써, 인접한 담장형 반도체의 이격 거리를 멀어지게 하여 바디에 저장되는 전하가 서로 섞이는 것을 방지할 수 있게 된다.
이하, 전술한 제1 내지 제5 실시예에 따른 셀 스트링에 있어서, 게이트 절연막의 다양한 실시 형태들을 설명한다.
본 발명의 제1 내지 제5 실시예에 따른 셀 스트링의 게이트 절연막은 담장형 반도체의 표면과 격리 절연막의 표면의 형성되되, 담장형 반도체의 길이 방향인 제1 방향과 수직인 제2 방향을 따라 형성된다. 따라서, 상기 제어 전극과 게이트 절연막은 담장형 반도체의 길이 방향(즉, 셀 스트링의 길이 방향)에 대한 수직 방향을 따라 형성된다.
또한, 상기 게이트 절연막은 전하 저장층을 포함하는 스택 구조로 형성되는 것을 특징으로 한다.
보다 구체적으로는, 상기 게이트 절연막은 전하 저장층 / 블록킹 절연막으로 형성되거나, 터널링 절연막 / 전하 저장층 / 블록킹 절연막으로 형성되거나, 터널링 절연막 / 전하 저장층으로 형성될 수 있다. 또한, 상기 전하 저장층은 단일층으로 형성되거나, 적어도 둘 이상의 층이 적층되어 구성되되 각 층은 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 구성될 수 있다.
상기 전하 저장층은 질화막, 금속 산화물, 나노 입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다. 상기 제3 반도체층은 제3 반도체층의 상부 표면과 측면이 만나는 모서리 부분이 둥글게 라운딩된 구조(rounded structure)로 형성함으로써, 상기 게이트 절연막이 상기 모서리가 라운딩된 제3 반도체층을 감싸며 형성되도록 하는 것이 바람직하다. 이 경우, 제어전극으로부터의 전계 집중효과를 다소 억제하여 소자 동작에 따른 내구성을 개선할 수 있다.
본 발명에 따른 셀 소자는 상기 전하 저장층을 2층 이상으로 구성하되, 각 층은 유전 상수가 서로 다른 물질들로 형성함으로써, 데이터를 짧은 기간 저장하는 단기간 메모리(short-term memory)와 데이터를 긴 기간 저장하는 장기간 메모리(long-term memory)의 동시 구현이 가능하도록 하는 것이 바람직하다. 상기 전하저장층이 2층으로 구성된 경우, 아래층에는 단기간 메모리를 구현하고 위층에는 장기간 메모리로 구현할 수 있다. 프로그램이나 이레이져 동작에서 펄스의 크기나 폭, 그리고 개수를 조절하면 단기간 및 장기간 메모리를 구현할 수 있다.
이하, 도면을 참조하여 게이트 절연막의 다양한 실시 형태들을 설명한다.
도 1을 참조하면, 게이트 절연막의 제1 실시 형태는 담장형 반도체의 표면 및 격리 절연막의 표면에 순차적으로 제1, 제2 및 제3 절연막(7,8,9)이 형성된 것을 특징으로 한다. 여기서, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다.
도 8을 참조하면, 게이트 절연막의 제2 실시 형태는 담장형 반도체의 표면 및 격리 절연막의 표면에 순차적으로 제2 및 제3 절연막(8,9)이 형성된 것을 특징으로 한다. 여기서, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다.
도 9를 참조하면, 게이트 절연막의 제3 실시 형태는 담장형 반도체의 표면에는 제1, 제2 및 제3 절연막이 순차적으로 형성되고, 격리 절연막의 표면에는 제2 및 제3 절연막이 순차적으로 형성된 것을 특징으로 한다.
도 10을 참조하면, 게이트 절연막의 제4 실시 형태는 담장형 반도체의 상부 표면에는 제1 절연막(7)이 형성되고, 담장형 반도체의 측면에는 제5 절연막(14)이 형성된 후, 제1 절연막과 제5 절연막의 위에 제2 절연막(8) 및 제3 절연막(9)이 순차적으로 형성된 것을 특징으로 한다. 여기서, 제1 및 제5 절연막은 서로 다른 재질의 절연막으로 형성된 것을 특징으로 하며, 특히 제5 절연막(9)은 전하를 저장할 수 없는 절연막으로 구성된 것을 특징으로 한다.
도 11을 참조하면, 게이트 절연막의 제5 실시 형태는 담장형 반도체의 표면에는 제1, 제2 및 제3 절연막이 순차적으로 형성되되, 제2 절연막은 담장형 반도체의 제1 반도체층의 상부표면과 측면에만 형성된 것을 특징으로 한다.
도 10 및 도 11에 도시된 바와 같이 게이트 절연막을 구성하는 경우 제2 반도체층의 측벽에 형성된 게이트 절연막은 전하 저장층을 구비하지 않게 되며, 그 결과 셀 소자는 MOS 트랜지스터로 동작될 수 있게 된다.
도 12를 참조하면, 게이트 절연막의 제6 실시 형태는 담장형 반도체의 표면에 제1, 제2 및 제3 절연막이 순차적으로 형성되되, 제2 절연막은 담장형 반도체의 측면에만 형성된 것을 특징으로 한다.
도 13은 본 발명의 제4 실시예에 따른 셀 스트링에 게이트 절연막의 제6 실시 형태가 적용된 구조를 도시한 사시도이다. 도 13을 참조하면, 담장형 반도체의 상부 표면에 제4 절연막(12)이 형성되고, 제4 절연막과 담장형 반도체의 표면에 게이트 절연막이 형성되되, 담장형 반도체의 측벽에만 제2 절연막이 형성된 것을 특징으로 한다.
본 발명에 따른 셀 스트링에 있어서, 선택된 셀 소자의 데이터들이 다이오드 구조를 통해 제3 반도체층에서 BL로 흐르게 되며, 이러한 동작은 시냅스의 흥분 전달 기능에 대응된다. 한편, 동시에 다수 개의 셀 소자들이 선택된 경우에는 선택된 셀 소자들의 데이터들이 동시에 BL 으로 흐르게 되어, 각 데이터들이 통합되어 비트 라인의 전류를 구성하게 되는데, 이러한 동작은 다수 개의 시냅스에 의한 흥분 통합/전달 기능에 대응된다. 그리고, 셀 스트링을 구성하는 모든 워드라인에 연결된 제어 전극들에 동시에 전압을 인가하거나 순차적으로 특정 전압을 인가하는 경우, 각 셀 소자의 MOS 트랜지스터 또는 비휘발성 트랜지스터 중 해당 제어전극 전압에서 제3 반도체층에서 CDL로 전류를 흐르게 하는 소자가 있을 수 있는데, 이러한 동작은 시냅스의 억제 기능에 대응될 수 있다.
본 특허의 도면에 나와 있지 않지만, 셀 소자를 나타내는 도면에서 적어도 제3 반도체층의 상부 표면과 측면에 얇고 (<10 nm) 도핑이 낮거나( 1015 cm-3 이하) 진성인 반도체 에피층을 성장하여 GIDL 전류를 높이는 것을 특징으로 할 수 있다. 상기 에피층은 에너지 밴드의 휨을 아주 효과적으로 구현할 수 있는 특징이 있다. 상기 도핑이 낮은 반도체 에피층은 불순물 유형에는 제한이 없다.
< 셀 소자의 동작 >
이하, 본 발명에 따른 셀 소자 및 이들을 구비하는 셀 스트링의 동작들에 대하여 구체적으로 설명한다. 이하, 설명의 편의상 제3, 제2, 제1 반도체층은 각각 n+, p, n 형의 불순물로 도핑된 것을 상정하여 설명한다.
도 14는 본 발명에 따른 셀 스트링의 단일의 셀 소자에 대한 등가 회로 및 등가 모델을 도시한 것이다. 도 14에 있어서, (a)는 수직으로 전류를 흘리는 소자로 비휘발성 메모리 기능을 갖는 비휘발성 트랜지스터를 사용하는 경우의 셀 소자에 대한 등가 회로이며, (b)는 수직으로 전류를 흘리는 소자로 MOS 트랜지스터를 사용하는 경우의 셀 소자에 대한 등가 회로이며, (c) 및 (d)는 셀 스트링에 있는 저장 기능을 갖는 gated diode와 비휘발성 트랜지스터의 읽기 동작에서의 등가 모델 및 이를 심볼로 단순화하여 표현한 것이다.
먼저, 도 14의 (a)에 도시된 비휘발성 트랜지스터를 구성하는 셀 소자의 동작에 대하여 설명한다. 본 발명에 의하여, 각 셀 소자별로 프로그램할 수 있으며, 이를 통해 셀 소자의 산포를 줄이거나 수직 방향으로 형성된 비휘발성 트랜지스터의 문턱 전압을 조절할 수 있으며, Gated Diode의 프로그램 또는 이레이즈는 시냅스 기능을 흉내내는데 있어서 potentiation 또는 depression 기능을 구현할 수 있다.
프로그램 동작
종래와 같이, 프로그래밍하고자 하는 셀 스트링을 제외한 셀 스트링은 프로그램 금지(inhibition)가 되도록 한 상태에서, 해당 셀 스트링에서 해당 워드 라인에 연결된 제어 전극에 FN(Fowler-Nordheim) 터널링을 일으키도록 전압을 인가하여 프로그램을 수행할 수 있다.
터널링 절연막이 없는 경우에는 채널에 있는 전하가 한 층 또는 두 층으로 구성된 전하저장층으로 이동하기 때문에, FN 방식을 사용하지 않아도 된다. 이 경우의 프로그램은 펄스의 폭이나 개수를 조절하여 프로그램의 정도를 구현할 수 있다. 프로그램시 고려되어야 할 사항으로, 프로그램 금지가 필요한 셀 스트링에만 적어도 제3 반도체층의 전압을 부스팅시키고, 프로그램이 필요한 셀 스트링은 상기 부스팅을 제거할 수 있다.
제1 프로그램 방법으로서, 상기 제3 반도체층이 n+ 형이며 상기 제2 반도체층은 p형인 경우, 제3 반도체층 및/또는 제1 반도체층에 0 V를 인가하고, gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 양의 전압을 인가하면, 전자가 제3 반도체층으로부터 상기 전하저장층으로 이동함에 따라 프로그램된다. 또한 제2 반도체층의 표면에 형성된 게이트 절연막의 전하저장층으로 전자가 주입된다.
한편, 제2 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층에 양의 전압을 인가하고, gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 전술한 제1 프로그램 방법에 비해 프로그램이 적게 된다.
한편, 제3 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층을 플로팅시키고, 제2 반도체층에 음의 전압을 인가하고, gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 비휘발성 트랜지스터의 프로그램 효과를 선택적으로 떨어뜨릴 수 있게 된다. 제3 반도체층이나 제1 반도체층 중 어느 하나만 플로팅시키는 경우, 나머지 하나는 0 V 또는 임의의 전압을 인가할 수 있다. 만약 제3 반도체층에 0 V를 인가하고 제2 반도체층에 음의 전압을 인가하면 상기 비휘발성 트랜지스터보다 상기 제1 반도체층 표면에 형성된 전하저장층에 더 많은 전자가 주입될 수 있다.
한편, 제4 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층에 0 Volt를 인가시키고, 제2 반도체층에 음의 전압을 인가하고, gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 비휘발성 트랜지스터의 프로그램 효과를 선택적으로 떨어뜨릴 수 있게 된다.
이레이즈 동작
해당 워드 라인에 연결된 셀 소자의 제어 전극에 전압을 인가하여 선택적으로 FN 터널링에 의한 이레이즈(erase)를 수행할 수 있다.
제1 이레이즈 방법으로서, 제1 및/또는 제3 반도체층, 그리고 제2 반도체층에 0 V를 인가하고 상기 gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 음의 전압을 인가하면, 상기 전하저장층에 저장된 전자가 FN 터널링을 통해 전하저장층에서 제1 반도체층으로 빠져나가거나, 정공(hole)이 FN 터널링을 통해 전하저장층에 저장됨으로써, 이레이즈된다. 또는 상기 조건에서 WL에 0 V를 인가하고 제1 및/또는 제3 반도체층, 그리고 제2 반도체층에 양의 전압을 인가해도 같은 결과를 얻을 수 있다.
제2 이레이즈 방법으로서, 제3 및/또는 제1 반도체층에 양의 전압을 인가하고 제2 반도체층에 음의 전압을 인가하고 상기 gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 음의 전압을 인가하면, 이레이즈된다. 이 경우 gated diode가 비휘발성 트랜지스터에 비해 상대적으로 더 많이 이레이즈된다.
제3 이레이즈 방법으로서, 제3 및/또는 제1 반도체층을 플로팅시키고 제2 영역에 음의 전압을 인가하고, 상기 gated diode 와 비휘발성 트랜지스터의 상기 제어 전극과 연결된 WL에 음의 전압을 인가하면, 이레이즈된다. 이 경우, gated diode보다 비휘발성 트랜지스터가 더 많이 이레이즈될 수 높다.
제4 이레이즈 방법으로서, 비휘발성 트랜지스터에서 Hot Electron을 발생시켜 이레이즈를 수행할 수 있다.
읽기 동작
상기 제3 반도체층이 N+(단순히 N으로 표기된 것보다 N형 불순물이 고농도로 도핑된 것을 말함)로 도핑되어 있고, 상기 제2 반도체층이 P형 불순물로 도핑되어 있다고 가정한다. 만약, 게이트 절연막의 전하저장층에 전자(e-)가 주입되어 있고 제어전극에 읽기전압이 인가된 경우, 제어 전극 하부의 제3 반도체 영역에서 공핍 영역이 발생하고 에너지밴드가 크게 휘어, 공핍 영역에서 Electron-Hole Pair (EHP)의 생성이 증가되고, 전자는 제3 반도체층을 통해서 그리고 정공은 제2 반도체 층을 통해서 흘러, GIDL 전류가 증가한다. 반대로, 게이트 절연막의 전하저장층에 정공이 주입되어 있는 경우, 제3 반도체층과 제2 반도체층의 사이에 흐르는 GIDL 전류가 감소하게 된다.
이와 같이, 프로그램 동작이나 이레이즈 동작에 따른 GIDL 전류 차이를 이용하여 읽기 동작을 수행한다.
또한, 상기 전하저장층에 저장된 정공이나 전자의 양에 따라 상기 GIDL 전류의 크기가 변한다. 이러한 차이를 읽기 동작에서 감지하게 된다.
상기 읽기 동작에서 GIDL 전류는 제어 전극 하부의 공핍 영역에서 밴드 밴딩(band bending)에 따른 전자-정공 쌍(EHP) 발생에 기인한다. 발생된 전자는 N+ 도핑된 제3 반도체층을 통해 비트라인으로 흘러가고, 발생된 정공은 P 도핑된 제2 반도체층으로 흘러감에 따라, 비트 라인에서 전류 흐름을 감지하게 된다.
본 발명에 따른 셀 스트링에 있어서 특정 셀을 읽고자 하는 경우, 해당 리드 셀의 제어 전극에 GIDL 전류를 잘 감지할 수 있는 전압을 인가하고 상기 SSL(String Select Line) 소자를 turn-on 하여 비트라인의 전류를 읽으면 된다. 이 때, 특정 리드 셀(read cell)을 제외한 패스 셀(pass cell)들의 제어 전극에는 GIDL 전류가 발생하지 않도록 하는 전압을 인가하거나 0 V 를 인가할 수 있다.
이와 같은 감지 방법을 이용하여 신경 세포의 흥분 전달 기능을 모방할 수 있게 된다.
만약, 본 발명에 따른 셀 스트링에 있어서, 복수 개의 셀 소자들을 동시에 읽고자 하는 경우, 해당 리드 셀들의 제어 전극들에 GIDL 전류를 잘 감지할 수 있는 전압을 인가하고 상기 SSL을 열어서 비트라인의 전류를 읽으면 된다. 이 경우, 리드 셀들의 각각의 전류를 비트라인에서 감지하는 것이 아니라, 비트 라인은 리드 셀들의 전류들을 통합하여 감지하게 된다.
이와 같은 감지 방법을 이용하여 신경 세포의 흥분 통합/전달 기능을 모방할 수 있게 된다.
한편, 셀 스트링에 있어서, 비트 라인의 단부에 커패시터를 더 구비하는 경우, 비트 라인을 흐르는 전류들을 커패시터에 충전시킬 수 있게 된다.
한편, 제어 전극에 GIDL 전류를 읽기 위한 전압이 인가되면, 제어 전극의 하부에 배치된 제2 반도체층의 측면에 채널(channel)이 형성된다. 제3 반도체층의 다수 캐리어, 즉 전자들이 제2 반도체층의 채널을 통해 제1 반도체층으로 이동하게 바이어스 조건이 설정되도록 하여, 제1 반도체층과 연결된 CDL의 전극 단자로 흐르게 된다. 이렇게 함으로써, 시냅스의 억제 기능을 모방할 수 있게 된다.
따라서, 제3 반도체층과 제1 반도체층은 각각 소스(Source) 및 드레인(Drain)으로 기능하게 되며, 제1, 제2 및 제3 반도체층은 비휘발성 트랜지스터의 일부로서 동작하게 된다.
이와 같이, 본 발명에 따른 셀 스트링에 있어서, 각 셀 소자에 내재된 비휘발성 트랜지스터의 프로그램/이레이져 상태를 조절하여, 각 셀 소자에서 공급되는 GIDL 전류가 비트 라인으로 흘러가는 것을 줄이거나 흐르지 않도록 함으로써, 시냅스의 억제 기능을 모방할 수 있게 된다.
WL에 연결된 셀을 하나씩 읽거나 전체를 한꺼번에 읽을 때, 각 gated diode에 융합되어 형성된 비휘발성 트랜지스터의 전류도 함께 반영되어 비트라인에서 읽혀진다.
이하, 도 14의 (b)에 도시된 MOS 트랜지스터를 구성하는 셀 소자의 동작에 대하여 설명한다. 본 발명에 의하여, 각 셀 소자별로 프로그램할 수 있으며, 이를 통해 셀 소자의 산포를 줄이거나 시냅스 기능을 흉내내는 데 있어서 potentiation 또는 depression 기능을 구현할 수 있다.
프로그램 동작
제3 반도체층 및/또는 제1 반도체층에 0 V 또는 양의 전압을 인가하고, gated diode 와 MOS 트랜지스터의 상기 제어 전극과 연결된 WL에 양의 전압을 인가하여 프로그램하거나, 제3 반도체층 및/또는 제1 반도체층에 0 V 또는 양의 전압을 인가하고, 제2 반도체층에 음의 전압을 인가하거나 PN 접합이 trun-on하지 않는 범위내에서 양의 전압을 인가하여, 프로그램할 수 있다.
이레이즈 동작
제3 반도체 영역과 제2 영역에 0 V를 인가하고 상기 gated diode와 MOS 트랜지스터의 상기 제어 전극과 연결된 WL에 음의 전압을 인가하여 이레이즈하거나,
제1, 2, 3 반도체 영역 또는 제2, 3 반도체 영역에 양의 전압을 인가하고 상기 WL에 0 V를 인가하여 이레이즈하거나,
제3 반도체층에 양의 전압과 제2 반도체층에 음의 전압을 인가하고 상기 gated diode 와 MOS 트랜지스터의 상기 제어 전극과 연결된 WL에 음의 전압을 인가하면, 이레이즈할 수 있다.
한편, 읽기 동작은 전술한 방법과 동일하다.
< 메모리 어레이 >
도 15 내지 도 18은 본 발명에 따른 셀 스트링들을 배열하여 형성한 어레이들을 도시한 회로도이다. 도 15 내지 도 18을 참조하여, 본 발명에 따른 셀 스트링들을 배열하여 형성한 어레이들의 다양한 실시예들을 설명한다. 도 15 내지 도 18에 있어서, SSL은 String Select Line으로서, 셀 스트링을 선택하는 라인이며, CBL은 제2 반도체층을 하나로 묶는 단자이며, CDL은 제1 반도체층을 하나로 묶는 단자이다.
도 15에 도시된 바와 같이, 본 발명에 따른 어레이의 일 실시예는 각 셀 스트링의 BL의 일단에 SSL을 구비하여 셀 스트링을 선택할 수 있도록 하며, 제2 반도체층과 제1 반도체층이 각각 CBL과 CDL에 연결된 것을 특징으로 한다.
도 16에 도시된 바와 같이, 본 발명에 따른 어레이의 다른 실시예는, 각 셀 스트링의 BL의 일단에 SSL을 구비하여 셀 스트링을 선택할 수 있도록 하며, 제2 반도체층은 플로팅시키고, 제1 반도체층은 CDL에 연결된 것을 특징으로 한다.
도 17에 도시된 바와 같이, 본 발명에 따른 어레이의 또 다른 실시예는 각 셀 스트링의 BL의 일단에 셀 스트링을 선택하기 위한 SSL을 구비하고, 각 SSL에 비휘발성 FET를 구비함으로써, 프로그램 또는 이레이져를 통해 SSL 소자의 문턱전압을 바꾸도록 하는 것을 특징으로 한다. 상기 도 15, 16, 17에서는 WL이 m개이고 BL이 n개이다.
도 18에 도시된 바와 같이, 본 발명에 따른 어레이의 또 다른 실시예는 셀 스트링을 상하 또는 좌우로 배치하고, BL을 공통으로 연결하되 각 셀 스트링에 스트링 선택 소자(SSL)을 연결한 것을 특징으로 한다. 결과적으로, WL 수는 l개 (2m 개)이고 BL수는 n개 이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 비휘발성 메모리 셀 소자 및 셀 스트링 및 메모리 어레이는 신경 모방 기술 분야에 널리 사용될 수 있다.
1 : 반도체 기판
2 : 제1 반도체층
3 : 제2 반도체층
4 : 제3 반도체층
5 : 격리 절연막
6 : 분리 절연막
7 : 제1 절연막
8 : 제2 절연막
9 : 제3 절연막
10 : 제어 전극
11 : 제1 웰
12 : 제4 절연막
13 : 제4 반도체층
14 : 제5 절연막

Claims (22)

  1. 직렬로 연결된 다수 개의 셀 소자들을 구비하는 셀 스트링에 있어서,
    반도체 기판;
    상기 반도체 기판으로부터 돌출되어 제1 방향을 따라 소정의 길이를 갖도록 형성된 담장형 반도체;
    상기 담장형 반도체가 형성되지 않은 반도체 기판위에 형성된 격리 절연막;
    상기 담장형 반도체 및 격리 절연막의 표면에 스택 구조로 형성된 게이트 절연막;
    상기 게이트 절연막의 상부에 제1 방향과 수직인 제2 방향을 따라 형성된 다수 개의 제어 전극;
    을 구비하고,
    상기 담장형 반도체는 반도체 기판으로부터 순차적으로 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층은 제1 유형과 반대인 제2 유형의 불순물이 도핑된 것을 특징으로 하며,
    상기 제어 전극들은 서로 전기적으로 분리되어 있는 것을 특징으로 하며,
    상기 셀 소자는, 상기 제어 전극, 제어 전극 아래에 형성된 게이트 절연막, 게이트 절연막 아래에 형성된 담장형 반도체로 구성된 것을 특징으로 하는 셀 스트링.
  2. 제1항에 있어서, 상기 셀 소자의 담장형 반도체의 제3 반도체층과 제2 반도체층은 게이티드 다이오드(gated diode)로 구성되며,
    상기 셀 소자는 제어 전극에 인가되는 구동전압에 의해 MOS 트랜지스터 또는 비휘발성 트랜지스터로 구동되도록 담장형 반도체의 제1, 제2 및 제3 반도체층이 구성되며, 제3 및 제1 반도체층은 MOS 트랜지스터 또는 비휘발성 트랜지스터의 소스 및 드레인으로 구동되는 것을 특징으로 하는 셀 스트링.
  3. 제1항에 있어서, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,
    상기 스트링 선택 소자는
    제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막, 상기 게이트 절연막 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링.
  4. 제1항에 있어서, 상기 게이트 절연막은
    담장형 반도체의 표면에 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나,
    담장형 반도체의 표면에 순차적으로 형성된 제2 및 제3 절연막으로 구성되거나,
    담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나,
    담장형 반도체의 제1 반도체층의 표면에 형성된 제1, 제2 및 제3 절연막과 담장형 반도체의 나머지 표면에 형성된 제1 절연막으로 구성된 것을 특징으로 하는 셀 스트링.
  5. 제4항에 있어서, 상기 제1 및 제2 절연막이 모두 전하 저장이 가능한 전하 저장 물질로 구성되거나,
    제1 및 제2 절연막 중 하나가 전하 저장이 가능한 전하 저장 물질로 구성된 것을 특징으로 하는 셀 스트링.
  6. 제1항에 있어서, 상기 게이트 절연막은
    담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,
    제2 반도체층의 측면에는 제2 절연막이 형성되지 않도록 하여,
    제1, 제2 및 제3 반도체층이 MOS 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링.
  7. 제1항에 있어서, 상기 게이트 절연막은
    담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,
    제1, 제2 및 제3 반도체층이 비휘발성 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링.
  8. 제1항에 있어서, 제3 반도체층은 비트 라인과 연결되며, 제1 반도체층은 공통 드레인 라인(Common Drain Line; CDL)과 연결되며, 각 제어 전극은 워드 라인과 연결된 것을 특징으로 하는 셀 스트링.
  9. 제8항에 있어서, 제2 반도체층은 플로팅되거나 공통 바디 라인(Common Body Line; CBL)에 연결된 것을 특징으로 하는 셀 스트링.
  10. 제1항에 있어서, 상기 담장형 반도체는 제3 반도체층의 상부에 제4 반도체층을 더 구비하고,
    상기 제4 반도체층은 제3 반도체층과 동일한 유형의 불순물로 도핑되고 제3 반도체층보다 에너지 밴드갭이 작은 것을 특징으로 하는 셀 스트링.
  11. 제1항에 있어서, 상기 담장형 반도체는 제1 방향을 따라 상부 표면으로부터 형성된 트렌치를 구비하고,
    상기 담장형 반도체는 상기 트렌치에 의해 분리되어 쌍둥이 핀으로 형성되고,
    상기 쌍둥이 핀은 제3, 제2 및 제1 반도체층이 분리된 2개의 셀 스트링을 형성하거나, 제3 및 제2 반도체층은 서로 분리되되 제1 반도체층은 공통인 2개의 셀 스트링을 형성하거나, 제3 반도체층에서 제2 반도체층의 일부까지 분리되어 제1 반도체층과 더불어 제2 반도체층도 공통인 2개의 셀 스트링을 형성하는 것을 특징으로 하는 셀 스트링.
  12. 제11항에 있어서, 상기 셀 스트링은,
    상기 트렌치의 내부에 절연물질로 채워져 형성된 분리 절연막을 더 구비하거나,
    상기 트렌치의 양측면에 절연막이 형성되고 절연막의 사이에 형성된 차폐 전극을 더 구비하는 것을 특징으로 하는 셀 스트링.
  13. 제12항에 있어서, 상기 분리 절연막 또는 차폐 전극은 담장형 반도체의 표면으로부터 돌출되도록 형성된 것을 특징으로 하는 셀 스트링.
  14. 제1항에 있어서, 상기 셀 스트링은
    반도체 기판과 제1 반도체층의 사이에 형성된 제1 웰을 더 구비하며,
    상기 제1 웰은 제1 반도체층의 불순물과 반대 유형의 불순물로 도핑된 것을 특징으로 하는 셀 스트링.
  15. 제1항에 있어서, 상기 게이트 절연막은 전하 저장이 가능한 전하 저장층을 구비하고,
    상기 전하 저장층은
    단일층으로 구성되거나,
    서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 이루어진 적어도 2개의 층으로 구성된 것을 특징으로 하는 셀 스트링.
  16. 제1항에 있어서, 상기 셀 스트링은 적어도 제3 반도체의 상부 표면과 측면을 덮는 반도체 에피층을 더 구비하고,
    상기 반도체 에피층은 저농도 도핑되거나 진성 반도체로 구성된 것을 특징으로 하는 셀 스트링.
  17. 제1항에 있어서, 셀 스트링이 상하 또는 좌우로 배치되어 연결된 것을 특징으로 하며,
    상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,
    상기 스트링 선택 소자는
    제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막, 상기 게이트 절연막 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링.
  18. 반도체 기판;
    상기 반도체 기판위에 제1 방향을 따라 돌출되어 형성되며, 상기 반도체 기판으로부터 순차적으로 적층된 제1, 제2 및 제3 반도체층을 구비한 담장형 반도체;
    상기 담장형 반도체가 형성되지 않은 반도체 기판위에 형성된 격리 절연막;
    상기 제1 방향과 수직인 제2 방향을 따라 담장형 반도체의 표면과 측면에 형성된 스택 구조의 게이트 절연막;
    상기 게이트 절연막위에 형성된 제어 전극;
    을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층은 제1 유형과 반대인 제2 유형의 불순물이 도핑된 것을 특징으로 하며,
    상기 제3 및 제2 반도체층은 게이티드 다이오드(Gated Diode)로 구성되고, 상기 제1, 제2 및 제3 반도체층은 제어 전극에 인가되는 구동 전압에 의해 MOS 트랜지스터 또는 비휘발성 트랜지스터로 구동되는 것을 특징으로 하는 셀 소자.
  19. 제18항에 있어서, 상기 게이트 절연막은 전하 저장층을 구비하는 것을 특징으로 하는 셀 소자.
  20. 제18항에 있어서, 상기 담장형 반도체는 제3 반도체층의 상부에 제4 반도체층을 더 구비하고,
    상기 제4 반도체층은 제3 반도체층과 동일한 유형의 불순물로 도핑되고 제3 반도체층보다 에너지 밴드갭이 작은 것을 특징으로 하는 셀 소자.
  21. 제18항에 있어서, 상기 담장형 반도체는 제1 방향을 따라 상부 표면으로부터 형성된 트렌치를 구비하고,
    상기 담장형 반도체는 상기 트렌치에 의해 분리되어 쌍둥이 핀으로 형성되고,
    상기 쌍둥이 핀은 제3, 제2 및 제1 반도체층이 완전히 분리된 2개의 셀 소자를 형성하거나, 제3 및 제2 반도체층은 분리되되 제1 반도체층은 공통인 2개의 셀 소자를 형성하거나, 제3 반도체층에서 제2 반도체층의 일부까지 분리되어 제1 반도체층과 더불어 제2 반도체층도 공통인 2개의 셀 스트링을 형성하는 것을 특징으로 하는 셀 소자.
  22. 제21항에 있어서, 상기 트렌치의 내부는 절연물질로 채워지거나, 트렌치의 양측면에 절연막이 형성되고 절연막의 사이에 차폐 전극이 형성된 것을 특징으로 하는 셀 소자.


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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101526554B1 (ko) * 2014-02-19 2015-06-09 서울대학교산학협력단 셀 스트링 및 이를 이용한 어레이
KR20160056816A (ko) * 2014-11-11 2016-05-20 서울대학교산학협력단 흥분/억제 기능을 포함하는 신경 모방 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831390B1 (ko) * 2006-11-25 2008-05-21 경북대학교 산학협력단 고집적 플래시 메모리 소자 및 그 제조 방법
KR101287364B1 (ko) 2012-01-30 2013-07-19 서울대학교산학협력단 단순화된 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이
KR20130138052A (ko) * 2012-06-09 2013-12-18 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831390B1 (ko) * 2006-11-25 2008-05-21 경북대학교 산학협력단 고집적 플래시 메모리 소자 및 그 제조 방법
KR101287364B1 (ko) 2012-01-30 2013-07-19 서울대학교산학협력단 단순화된 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이
KR20130138052A (ko) * 2012-06-09 2013-12-18 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101526554B1 (ko) * 2014-02-19 2015-06-09 서울대학교산학협력단 셀 스트링 및 이를 이용한 어레이
KR20160056816A (ko) * 2014-11-11 2016-05-20 서울대학교산학협력단 흥분/억제 기능을 포함하는 신경 모방 소자
KR101695737B1 (ko) 2014-11-11 2017-01-13 서울대학교 산학협력단 흥분/억제 기능을 포함하는 신경 모방 소자

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