KR101287364B1 - 단순화된 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이 - Google Patents

단순화된 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이 Download PDF

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Abstract

본 발명은 종래 핀펫 구조에서, 담장형 반도체를 2개의 쌍둥이 핀으로 분리시킴으로써, 집적도를 높일 수 있음은 물론, 이웃 셀간의 간섭을 근본적으로 막을 수 있고, 게이트 전극을 채널 영역과 소스 또는 드레인 영역 사이에 형성되는 공핍 영역 상에 형성함으로써, GIDL에 의한 메모리 동작으로 종래 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거하여, 집적도를 획기적으로 높일 수 있는 비휘발성 메모리의 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이를 제공한다.

Description

단순화된 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이{SIMPLIFIED NONVOLATILE MEMORY CELL STRING AND NAND FLASH MEMORY ARRAY USING THE SAME}
본 발명은 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이에 관한 것이다.
낸드 플래시 메모리 등에서 메모리 집적도를 높이기 위해, 메모리 셀 소자 및 이들이 직렬로 연결된 메모리 셀 스트링의 구조에 대한 연구는 계속되어 왔다.
그 중에 평면형 소자가 갖는 단채널효과(Short Channel Effect: SCE), 누설 전류 등에 의한 작은 리드(read) 전류, DIBL(Drain Induced Barrier Lowering) 문제 등을 해결하고자 핀펫(FinFET) 구조가 개발되었다.
그런데, 핀펫(FinFET) 구조는, 상기 평면 구조가 갖는 문제점을 해결할 수는 있으나, 하나의 셀에 요구되는 핀의 두께와 핀 양측에 형성되는 ONO(Oxide/Nitride/Oxide)층이 차지하는 두께를 줄이는 데는 일정한 한계가 있어, 고집적의 문제로 지적되어 왔다.
상기와 같은 종래 핀펫(FinFET) 구조의 문제점을 해결하고자, 한국 등록특허 제10-0745766호(특허문헌 1)에서는 매몰절연막을 사이에 두고 2 개의 핀 구조를 분리하고, 상기 2개의 핀은 단순히 게이트 절연막을 사이에 두고 게이트 전극이 감싸도록 함으로써, 인접한 셀 간의 핀 이격 거리를 줄여 집적도를 높이고자 하는 기술이 제안되었다.
그런데, 상기 특허문헌 1에 의하면, 상기 매몰절연막을 사이에 두고 분리된 2개의 핀 구조는 인접한 셀 스트링(cell string)을 형성하며, 각 셀 스트링에는 다수의 셀 소자와 적어도 2개의 스위치 소자를 포함하고 있다. 상기 매몰절연막으로 분리된 2개의 인접한 셀 스트링은 각각 양단에 통상의 셀 스트링보다 폭이 약 3배 정도 넓은 셀 스트링 접촉 패드(contact pad)와 공통소스라인(Common Source Line: CSL) 접촉 패드를 각각 필요로 하고 있어 면적에 손실이 있다. 특히, 폭이 좁은 상기 매몰절연막을 사이에 두고 금속과 접촉하기 위한 상기 패드를 형성하기에는 설계규칙상 문제가 되므로 더 많은 면적을 소요하는 문제가 있다.
그리고, 종래 낸드 플래시 메모리 어레이는, 도 6과 같이, 각 메모리 스트링 양측에는 셀 스트링을 선택하기 위한 SSL(String Selection Line), 공통소스라인(Common Source Line: CSL) 및 이를 선택하기 위한 GSL(Ground Selection Line)이 필수적으로 구비하여야 한다.
그런데, 상기 SSL과 GSL은 통상 각 워드 라인보다 선폭을 4~5배 크게 형성하므로(이는 SSL 및 GSL에 의한 선택트랜지스터는 각 워드 라인에 의한 메모리 소자 보다 4~5배 정도 큰 면적으로 형성해주어야 하므로), 이로 인한 면적 손실이 고집적을 방해하는 한 원인이 되어 왔다.
상기 문제는 기존의 낸드 플래시 메모리의 특정 셀 스트링에 있는 어떤 셀을 읽을 때, 반드시 SSL 및 GSL에 의한 선택트랜지스터를 턴온(turn-on) 시킨 후 특정 셀 스트링이 연결된 비트 라인과 CSL 사이에 흐르는 전류를 읽어야 하기 때문에 발생한다.
따라서, 본 발명은 상기 종래 낸드 플래시 메모리의 특정 셀 스트링에 있는 임의 셀을 읽는 방식을 근본적으로 바꾸어, 종래 셀 스트링 및 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거함으로써, 단순화시킨 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비휘발성 메모리의 셀 스트링은 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 형성되어 셀 스트링을 이루되, 상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅된 것을 특징으로 한다.
여기서, 상기 담장형 반도체는 길이방향으로 상부로부터 일정 깊이로 분리되어 쌍둥이 핀으로 형성되고, 상기 쌍둥이 핀은 각각 상기 둘 이상의 셀 소자 및 상기 스트링 선택 트랜지스터의 각 게이트 전극 아래에 채널 영역을 사이에 두고 상기 채널 영역과 반대 유형의 불순물 도핑층으로 소스 및 드레인 영역이 상기 담장형 반도체의 길이 방향으로 복수 개 형성될 수 있다.
상기 게이트 전극은 상기 채널 영역과 상기 소스 영역 사이에 형성되는 공핍 영역 및 상기 채널 영역과 상기 드레인 영역 사이에 형성되는 공핍 영역 중 적어도 어느 하나의 상부에 형성되는 것이 바람직하다.
상기 쌍둥이 핀은 내부에 채워진 분리 절연막으로 분리되고, 상기 분리 절연막은 상기 쌍둥이 핀보다 돌출되어 형성되거나, 내부 양 측면으로 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워질 수 있다.
상기 차폐전극은 상기 반도체 기판과 일체로 형성된 상기 담장형 반도체에 전기적으로 연결될 수 있고, 상기 담장형 반도체와 동일한 유형의 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성될 수 있다.
상기 둘 이상의 셀 소자의 각 게이트 전극은 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 담장형 반도체의 길이 방향과 교차 되게 형성되고, 상기 전하저장층은 질화막, 금속산화물, 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다.
한편, 본 발명에 의한 낸드 플래시 메모리 어레이는 반도체 기판에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들과, 상기 각 셀 스트링을 선택하기 위한 하나 또는 그 이상의 스트링 선택 라인을 포함하여 구성된 낸드 플래시 메모리 어레이에 있어서, 상기 각 셀 스트링은 상기 반도체 기판에 돌출된 담장형 반도체에 형성되고, 상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 적어도 일측에서 상기 담장형 반도체를 교차하며 형성되고, 상기 각 비트 라인은 상기 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 전기적으로 연결되고, 상기 각 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅된 것을 특징으로 한다.
여기서, 상기 담장형 반도체는 상기 반도체 기판에 일정 간격으로 복수 개 돌출되고, 각각 길이방향으로 상부로부터 일정 깊이로 분리되어 형성된 쌍둥이 핀으로 형성되고, 상기 각 쌍둥이 핀 사이에는 내부 양 측면으로 절연막을 사이에 두고 각 셀 소자에 차폐전극을 구성하는 차폐라인이 더 형성될 수 있고, 상기 차폐라인은 상기 반도체 기판과 전기적으로 연결될 수 있다.
상기 복수 개의 워드 라인들 사이의 상기 각 쌍둥이 핀에는 상기 각 쌍둥이 핀에 형성되는 채널영역과 반대 유형의 불순물 도핑층이 형성되고, 상기 불순물 도핑층은 상기 각 워드 라인과 일부 겹치도록 형성된 것이 바람직하다.
상기 스트링 선택 라인(SSL)은 상기 복수 개의 워드 라인들의 일측에서 하나로 형성될 수도 있고, 상기 복수 개의 워드 라인들의 양측에서 2개로 형성될 수도 있다. 후자의 경우 상기 각 비트 라인은 상기 각 스트링 선택 라인을 번갈아 가며 상기 각 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 연결된다.
본 발명에 의한 비휘발성 메모리의 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이는 종래 읽기 방식인 비트라인과 공통소스라인(CSL) 사이의 전류를 읽는 대신, 종래 스위칭 소자의 누설전류로 인식되어 왔던 GIDL(Gate Induced Drain Leakage)에 의한 전류를 적극 이용하여, 비트라인과 공통바디(common body) 사이의 전류를 읽음으로써, 기존 대비 저전력으로 메모리를 동작시킬 수 있음은 물론 종래 셀 스트링 및 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거하여, 이로 인한 면적소모를 줄여 집적도를 획기적으로 높일 수 있는 효과가 있다.
또한, 본 발명에 의한 비휘발성 메모리의 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이에서 구현되는 셀 소자는 종래 핀펫 구조에서, 담장형 반도체를 2개의 쌍둥이 핀으로 분리시킴으로써, 집적도를 높일 수 있음은 물론, 차폐전극으로 분리시킬 경우에는 이웃 셀간의 간섭을 근본적으로 막을 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 스트링의 셀 소자 구조를 보여주는 사시도이다.
도 2는 도 1의 AA'선을 따라 절단한 단면도 및 프로그램의 일 동작을 설명하기 위한 부분 확대도이다.
도 3은 도 1의 AA'선을 따라 절단한 단면도 및 리드(read)의 일 동작을 설명하기 위한 부분 확대도이다.
도 4 및 도 5는 각각 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀 스트링의 셀 소자 구조를 보여주는 사시도이다.
도 6은 종래 낸드 플래시 메모리 어레이를 보여주는 회로도이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이를 보여주는 회로도이다.
도 9 및 도 10은 각각 도 7에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
도 11 및 도 12는 각각 도 8에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[비활성 메모리의 셀 스트링에 관한 실시예 ]
본 발명의 일 실시예에 따른 비휘발성 메모리의 셀 스트링은, 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 형성되어 셀 스트링을 이루되, 상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅된 것을 특징으로 한다.
여기서, 상기 셀 소자는 기존의 평탄형 채널구조를 갖는 소자일 수 있고, 기존 평탄구조에 비해 2차원 상의 면적을 줄이면서 GIDL을 발생시킬 영역의 면적을 증가시키기 위한 핀(fin) 형태의 바디를 가진 소자일 수도 있다.
이때, 상기 평탄형 채널구조라 함은 상기 담장형 반도체 구조물에서 표면만 채널로 이용하는 경우를 의미한다. 만약 상기 담장형 반도체의 표면 및/또는 측면을 이용하는 경우는 핀(fin) 형태의 소자 구조를 갖게 된다.
셀 소자의 일례로, 도 1 내지 도 3과 같이, 반도체 기판에 돌출되게 형성된 담장형 반도체(10)와, 상기 담장형 반도체의 일정 높이까지 채워진 격리 절연막(40)과, 상기 격리 절연막 상에 적어도 상기 담장형 반도체의 양 측면 상에 형성된 전하저장층을 포함하는 게이트 절연막 스택(50)과, 상기 게이트 절연막 스택을 감싸며 형성된 게이트 전극(60)을 포함하게 된다.
또한, 상기 담장형 반도체(10)는 상기 게이트 전극(60)과 수직한 길이방향으로 상부로부터 일정 깊이로 분리되어 쌍둥이 핀(12, 14)으로 형성되고, 상기 쌍둥이 핀(12, 14)은 각각 상기 게이트 전극(60) 아래 채널 영역(10a)을 사이에 두고 상기 채널 영역(10a)과 반대 유형의 불순물 도핑층으로 셀 소자의 소스 영역(22, 26) 및 드레인 영역(24, 28)이 형성된다.
이때, 상기 소스 영역(22, 26) 및 드레인 영역(24, 28)을 이루는 불순물 도핑층의 접합깊이는, 도 1과 같이, 격리 절연막(40) 위에 위치할 수 있으나, 분리 절연막(30) 하단까지 내려올 수도 있다(즉, d=0이 가능함).
그리고, 상기 게이트 전극(60)은 상기 채널 영역(10a)과 상기 소스 영역(22, 26) 사이에 형성되는 공핍 영역 및 상기 채널 영역(10a)과 상기 드레인 영역(24, 28) 사이에 형성되는 공핍 영역(11) 중 적어도 어느 하나의 상부에 형성되는 것이 바람직하다.
상기와 같이 구성함으로써, 담장형 반도체(10)를 2개의 쌍둥이 핀(12, 14)으로 분리시켜 집적도를 높일 수 있음은 물론, GIDL(Gate Induced Drain Leakage)을 이용하여 저전력으로 메모리 동작을 시킬 수 있게 된다.
즉, 본 발명의 핵심 기술적 사상 중의 하나는 종래 MOSFET 형태의 스위칭 소자에서 Off시 전류(즉, 대기 상태의 누설전류) 중 하나인 GIDL(Gate Induced Drain Leakage)을 최대한 줄이려는 것과는 반대로, 이를 역으로 적극적으로 이용하여 메모리 동작을 하고자 하는 데 있다.
프로그램, 이레이즈, 그리고 읽기 동작의 설명을 위해 셀 소자는 n형 MOSFET 구조를 갖는다고 가정하고 설명한다.
<프로그램 동작>
종래와 같이, 해당 셀 스트링을 제외한 셀 스트링은 프로그램 금지(inhibition)가 되도록 한 상태에서 해당 셀 스트링에서 해당 워드 라인에 연결된 게이트 전극에 FN(Fowler-Nordheim) 터널링을 일으키도록 전압을 인가하여 프로그램을 수행할 수 있다.
<이레이즈(erase) 동작>
종래와 같이, 해당 워드라인에 연결된 셀의 게이트 전극에 전압을 인가하여 선택적으로 FN 터널링에 의해 이레이즈를 수행할 수 있다. 또한 채널이 형성되는 바디에 전압을 인가하여 FN 터널링에 의한 이레이즈를 수행할 수 있고, 이 경우 해당 바디에 연결된 모든 셀을 한꺼번에 지울 수 있다.
이레이즈의 다른 방법으로, 특정 셀의 게이트 전극 좌우의 바디에 형성되는 n+ 영역(NMOS 소자 등가로 볼 때 소스 또는 드레인에 해당) 중 비트 라인에 가까운 쪽이 있는 영역과 게이트 전극이 겹치는 영역에만 선택적인 이레이즈 동작을 시킬 수 있다. 즉, 일종의 bit erasing에 해당한다. 예를 들면, 도 2와 같이, p형 반도체 기판의 바디(1)는 기준 전압(예컨대, 접지; VBB=0)이 인가되고, n형 불순물 도핑층으로 형성된 드레인 영역(28)에는 비트 라인으로부터 양의 전압(VDB>0)이 인가된 상태에서, 게이트 전극(60)에 음의 전압(VGB<0)이 인가될 경우, p형 바디(10)와 n형 드레인 영역(28) 및 p형 채널 영역(10a)과 n형 드레인 영역(28)에는 역 바이어스 인가로 pn 접합부위의 공핍 영역(11)은 커지게 된다.
이때, 본 실시예와 같이, 상기 공핍 영역 상에 게이트 전극(60)이 형성되고, 상기 게이트 전극(60)에 음의 전압(VGB<0)을 인가하게 되면, 상기 공핍 영역(11)은, 도 2와 같이, 게이트 전극(60)의 하부에 있는 n형 드레인 영역(28)의 상측 일부로 확대하게 된다.
그리고, 음의 전압(VGB<0)이 인가된 게이트 전극(60)과 양의 전압(VDB>0)이 인가된 드레인 영역(28) 사이의 공핍 영역(11)에서는 밴드 휨(bending)이 생기게 되고, 그 결과 공핍 영역(11)에 있는 반도체 물질의 전자는 가전자대에서 전도대로 터널링될 확률이 높아져, 도 2의 확대도와 같이, 게이트 전극(60) 하부의 공핍 영역(11)에서 전자-홀 생성(electron-hole generation)이 생기게 된다.
상기 전자-홀 생성에 의한 전자는 양의 전압(양의 전압(VDB>0)이 인가된 드레인 영역(28)으로 이동되고, 상기 전자-홀 생성에 의한 홀은 음의 전압(VGB<0)이 인가된 게이트 전극(60)으로 향하며 가속되어, 게이트 절연막 스택(50)의 전하저장층(54)에 주입됨으로써, 지우기(erase) 상태로 된다.
<읽기 동작>
도 3과 같이, 소위 bit erasing을 통해 게이트 절연막 스택(50)의 전하저장층(54)에 홀(hole: 정공)이 주입될 경우, 게이트 전극(60) 하부의 공핍 영역(11)에서 밴드 휨이 완만해져 드레인 영역(28)과 반도체 기판의 바디(1) 사이에 흐르는 GIDL 전류의 크기가 작아짐을 이용하여, 읽기 동작을 할 수 있다.
만약 FN 터널링에 의해 홀을 저장한 경우도 상기와 같이 GIDL 전류가 감소하고 이를 읽기 동작에서 감지할 수 있다. 반대로 FN 터널링에 의해 전자를 저장한 경우 상기 GIDL 전류는 증가하게 된다.
즉, 게이트 전극(60)에는 읽기 전압으로 특정 음의 전압(VGB<0)을 인가하고, 드레인 영역(28)과 전기적으로 연결되는 비트 라인과 반도체 기판의 바디(1) 사이에 흐르는 GIDL 전류의 크기를 센싱함으로써, 특정 셀의 저장 상태를 읽게 된다.
상기와 같이, 본 실시예에서는 통상의 MOSFET 형태의 스위칭 소자와 달리, GIDL 현상이 크게 일어날 수 있도록 하는 구조가 요구되므로, 상기 소스 영역(22, 26) 및 상기 드레인 영역(24, 28) 중 적어도 어느 하나는 상기 게이트 전극(60)과 일부 겹치게(overlap 되도록) 형성함이 바람직하다. 공정상, 도 2 및 도 3과 같이, 소스 영역(22, 26) 및 드레인 영역(24, 28) 모두가 게이트 전극(60)과 일부 겹치게(overlap 되도록) 형성될 수 있음은 물론이다.
따라서, 상기와 같이 셀 소자를 동작시킬 수 있게 되므로, 상기 담장형 반도체(10)를 반도체 기판상에서 일 방향으로 소정의 길이를 갖도록 연장 형성시키고, 상기 구조를 갖는 2 이상의 셀 소자를 길이 방향으로 직렬로 형성시켜 셀 스트링을 구성할 경우, 상기 셀 스트링의 일단은 상기 담장형 반도체(10)의 일단에 형성된 스트링 선택 트랜지스터(SSL에 의한 트랜지스터)를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅(floating)된 것으로 구성하여도, 비휘발성 메모리의 셀 스트링으로 동작 가능하게 된다.
이로써, 통상의 비휘발성 메모리의 셀 스트링에서 양단에 각각 선택트랜지스터가 요구되던 것을 일단에만 스트링 선택 트랜지스터를 구비하면 되므로, 셀 스트링의 면적을 종래보다 줄일 수 있게 된다.
상기 실시예를 기초로 다양한 형태로 응용될 수 있는데, 이하에서는 그 구체적 예들을 첨부도면을 참조하며 간단히 설명한다.
먼저, 도 4와 같이, 상기 쌍둥이 핀(12, 14) 사이에 형성된 분리 절연막(30)은, 도 1과 달리, 양측의 쌍둥이 핀(12, 14)보다 돌출되어 형성될 수 있다.
이렇게 형성됨으로써, 상기 쌍둥이 핀(12, 14) 및 분리 절연막(30)을 감싸는 게이트 절연막 스택(52)의 경로를 크게 하여, 도 1의 경우보다 어느 한 핀의 전하저장층에 저장된 전하가 다른 핀의 전하저장층으로 이동되는 것을 더 억제할 수 있는 효과가 있게 된다.
한편, 도 5와 같이, 상기 쌍둥이 핀(12, 14)의 내부 양 측면으로 절연막(32)이 형성되고, 절연막(32) 사이에 차폐전극(34)으로 채워진 구조로 형성될 수도 있다.
이때, 상기 차폐전극(34)은 상기 반도체 기판과 일체로 형성된 담장형 반도체(10)와 동일한 유형(예컨대, p형)의 불순물이 도핑된 반도체 물질(예컨대, 폴리 실리콘, 비정질 실리콘 등) 또는 도전성 물질(예컨대, 금속 등)로 형성될 수 있는데, 이렇게 함으로써, 이웃 셀간의 간섭도 근본적으로 막을 수 있게 된다.
나아가, 상기 차폐전극(34)은 상기 반도체 기판과 일체로 형성된 담장형 반도체(10)에 전기적으로 연결될 수 있도록 할 수 있는데, 이렇게 함으로써, 메모리 셀의 동작을 위한 바디 컨택을 차폐전극(34)을 통하여 할 수 있게 된다.
기타, 상기 게이트 절연막 스택(50)은, 도 2의 확대도와 같이, 두 층의 절연막, 즉 터널링 절연막(52)과 블로킹 절연막(56) 사이에 상기 전하저장층(54)이 형성될 수 있고, 상기 전하저장층(54)은 질화막, 금속산화물, 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다.
[ 낸드 플래시 메모리 어레이에 관한 실시예 ]
다음은, 도 7 내지 도 12를 참조하며, 상기 비휘발성 메모리의 셀 스트링을 이용한 낸드 플래시 메모리 어레이의 실시예에 관하여 설명한다.
도 7 및 도 8은 상기 실시예에 의한 셀 스트링을 어레이로 배열한 회로 다이아그램을 보이고 있다. 이 회로 구조는, 상기 셀 스트링에 관한 실시예에서 언급한 바와 같이, 후술하는 2차원 상에서 셀의 면적을 줄이면서 GIDL을 효과적으로 이용하기 위한 셀 소자뿐만 아니라, 기존의 평탄형 채널구조를 가진 셀 소자에도 적용될 수 있다.
도 9 및 도 10은 도 7에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이고, 도 11 및 도 12는 도 8에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
본 실시예에 의한 낸드 플래시 메모리 어레이는, 기본적으로 반도체 기판(1)에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들(BL1, BL2, ..., BLn-1, BLn; 72, 72a, 74a, 76, 76a, 78a, 84, 88)과, 상기 각 셀 스트링을 선택하기 위한 하나 이상(즉, 하나 또는 그 이상)의 스트링 선택 라인(SSL; 62)을 포함하여 구성된다.
여기서, 상기 각 셀 스트링은, 도 1, 도 9 내지 도 12와 같이, 상기 반도체 기판(1)에 일정 간격으로 복수 개 돌출된 담장형 반도체(10; 91, 92)에 형성될 수 있는데, 상기 각 담장형 반도체는 길이방향으로 상부로부터 일정 깊이로 분리되어 쌍둥이 핀(12, 14)으로 형성될 수 있으므로, 결국 상기 각 쌍둥이 핀(12)(14)을 따라 형성될 수도 있다.
또한, 상기 각 쌍둥이 핀(12)(14) 사이에는, 도 5, 도 10 및 도 12와 같이, 내부 양 측면으로 절연막(32)을 사이에 두고 각 셀 소자에 차폐전극(34)을 구성하는 차폐라인(30)이 더 형성될 수 있다. 이때, 상기 차폐라인(30)은 상기 반도체 기판(1)과 전기적으로 연결될 수도 있다.
그리고, 상기 복수 개의 워드 라인들 사이의 상기 각 쌍둥이 핀(12, 14)에는 상기 각 쌍둥이 핀에 형성되는 채널영역과 반대 유형의 불순물 도핑층(22, 24, 26, 28)이 형성되고, 상기 불순물 도핑층은 상기 각 워드 라인(60)과 일부 겹치도록 형성되도록 하는 것이 바람직하다.
상기 스트링 선택 라인(62)은, 도 7, 도 9 및 도 10과 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 일측에서 하나(SSL)로 상기 담장형 반도체(10; 91, 92)를 교차하며 형성되거나, 도 8, 도 11 및 도 12와 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 양측에서 2개(SSL1, SSL2)로 형성될 수도 있다.
상기 복수 개의 비트 라인들(BL1, BL2, ..., BLn-1, BLn; 72, 72a, 74a, 76, 76a, 78a, 84, 88)은 각각 상기 스트링 선택 라인(60)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 전기적으로 연결되고, 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않아 플로팅(floating) 된다.
즉, 상기 스트링 선택 라인(62)이, 도 7, 도 9 및 도 10과 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 일측에서 하나(SSL)로 형성될 경우에는, 상기 각 비트 라인(72)(76)(84)(88)은 상기 스트링 선택 라인(SSL)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 소정의 접촉 패드(contact pad; 12a, 14a, 16a, 18a)를 통하여 연결될 수 있다. 그리고, 상기 각 비트 라인과 연결되지 않은 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않아 플로팅(floating) 된다.
한편, 상기 스트링 선택 라인(62)이, 도 8, 도 11 및 도 12와 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 양측에서 2개(SSL1, SSL2)로 형성될 경우에는, 상기 각 비트 라인(72a)(74a)(76a)(78a)은 상기 각 스트링 선택 라인(SSL1)(SSL2)을 번갈아 가며 상기 각 스트링 선택 라인(SSL1)(SSL2)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 소정의 접촉 패드(contact pad; 12b, 14a, 16b, 18a)를 통하여 연결될 수 있다. 그리고, 상기 각 비트 라인과 연결되지 않은 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않아 플로팅(floating) 된다.
전자의 실시예 즉, 도 9 및 도 10과 같이, 복수 개의 워드 라인들의 일측에서 하나의 스트링 선택 라인(SSL)을 통하여 각 셀 스트링(12)(14)의 일단에 각 비트 라인(72)(76)(84)(88)이 형성되는 경우에는 이웃 비트 라인과의 누설전류를 피하기 위하여, 층을 달리하며 형성될 수 있다. 예를 들어, 비트 라인 72, 76은 아래층에, 비트 라인 84, 88은 그 윗 층에 형성할 수 있다.
상기와 같이 구성됨으로써, 도 6과 같은 종래 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거할 수 있게 되어, 이로 인한 면적소모를 줄여 집적도를 높일 수 있게 된다.
다음은, 도 9를 참조하며, 각 메모리 셀의 동작방법에 대하여 간단히 설명한다. 도 10 내지 도 12에 따른 실시예의 동작방법은 도 9의 실시예와 유사하므로 생략한다.
먼저, 특정 셀을 프로그램하거나 리드하기 위해서는 그 특정 셀을 지나가는 워드 라인과 스트링 선택 라인(SSL) 사이에 있는 워드 라인들은 해당 메모리 셀 들이 턴온 될 정도의 패스 전압을 인가한다.
그리고, 특정 셀을 지나가는 워드 라인은 FN 프로그램시에는 프로그램 전압(예컨대, 각 셀이 p형 바디를 가진 n형 MOS 소자인 경우, VPGM > 0)을, 리드시에는 리드 전압(예컨대, 각 셀이 n형 MOS 소자인 경우, 0 < |VREAD| < VPGM)을 인가한다. 프로그램 동작에서 특정 셀을 지나는 워드 라인과 교차하되 프로그램이 금지되어야 하는 셀 스트링에는 핀(fin) 바디에 퍼텐셜이 부스팅(boosting)될 수 있도록 한다.
한편, 특정 셀이 프로그램 되어야 하는 셀 스트링에는 연결된 비트 라인으로부터 핀(fin) 바디 영역에 형성된 채널에 충분한 전자를 공급할 수 있도록 바이어스된다.
FN 이레이즈 동작은 일단의 셀 스트링 어레이에서 모든 핀(fin) 바디가 공통으로 연결된 영역에 양의 전압을 인가하면 된다. 이때 해당 어레이에 있는 워드 라인은 이레이즈 동작을 원활히 하는 바이어스가 인가될 수 있다.
상기에서는 프로그램과 이레이즈를 FN 방식하는 경우에 대한 설명을 일례로 하였고, 다른 프로그램 또는 이레이즈 방법이 적용될 수 있다.
상기와 같은 동작으로, 종래 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL이 필요 없게 됨으로써, 종래보다 집적도를 획기적으로 증가시킬 수 있는 장점이 있게 된다.
1: 반도체 기판
10, 91, 92: 담장형 반도체
10a: 채널 영역
11: 공핍 영역
12, 12', 14, 14': 쌍둥이 핀
22, 26: 소스 영역
24, 28: 드레인 영역
30: 분리 수단, 분리 절연막
32: 절연막
34; 차폐전극
40; 격리 절연막
50, 52: 게이트 절연막 스택
60: 게이트 전극, 워드 라인
62: 스트링 선택 라인
72, 72a, 74a, 76, 76a, 78a, 84, 88: 비트 라인

Claims (14)

  1. 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 형성되어 셀 스트링을 이루되,
    상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고,
    상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  2. 제 1 항에 있어서,
    상기 담장형 반도체는 길이방향으로 상부로부터 일정 깊이로 분리되어 쌍둥이 핀으로 형성되고,
    상기 쌍둥이 핀은 각각 상기 둘 이상의 셀 소자 및 상기 스트링 선택 트랜지스터의 각 게이트 전극 아래에 채널 영역을 사이에 두고 상기 채널 영역과 반대 유형의 불순물 도핑층으로 소스 및 드레인 영역이 상기 담장형 반도체의 길이 방향으로 복수 개 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  3. 제 2 항에 있어서,
    상기 게이트 전극은 상기 채널 영역과 상기 소스 영역 사이에 형성되는 공핍 영역 및 상기 채널 영역과 상기 드레인 영역 사이에 형성되는 공핍 영역 중 적어도 어느 하나의 상부에 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  4. 제 2 항에 있어서,
    상기 쌍둥이 핀은 내부에 채워진 분리 절연막으로 분리되고,
    상기 분리 절연막은 상기 쌍둥이 핀보다 돌출되어 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  5. 제 2 항에 있어서,
    상기 쌍둥이 핀은 내부 양 측면으로 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워진 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  6. 제 5 항에 있어서,
    상기 차폐전극은 상기 반도체 기판과 일체로 형성된 상기 담장형 반도체에 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  7. 제 6 항에 있어서,
    상기 차폐전극은 상기 담장형 반도체와 동일한 유형의 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 둘 이상의 셀 소자의 각 게이트 전극은 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 담장형 반도체의 길이 방향과 교차 되게 형성되고,
    상기 전하저장층은 질화막, 금속산화물, 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  9. 반도체 기판에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들과, 상기 각 셀 스트링을 선택하기 위한 하나 또는 그 이상의 스트링 선택 라인을 포함하여 구성된 낸드 플래시 메모리 어레이에 있어서,
    상기 각 셀 스트링은 상기 반도체 기판에 돌출된 담장형 반도체에 형성되고,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 적어도 일측에서 상기 담장형 반도체를 교차하며 형성되고,
    상기 각 비트 라인은 상기 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 전기적으로 연결되고,
    상기 각 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아 플로팅된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 담장형 반도체는 상기 반도체 기판에 일정 간격으로 복수 개 돌출되고, 각각 길이방향으로 상부로부터 일정 깊이로 분리되어 형성된 쌍둥이 핀으로 형성되고,
    상기 각 쌍둥이 핀 사이에는 내부 양 측면으로 절연막을 사이에 두고 각 셀 소자에 차폐전극을 구성하는 차폐라인이 더 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  11. 제 10 항에 있어서,
    상기 차폐라인은 상기 반도체 기판과 전기적으로 연결된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  12. 제 10 항에 있어서,
    상기 복수 개의 워드 라인들 사이의 상기 각 쌍둥이 핀에는 상기 각 쌍둥이 핀에 형성되는 채널영역과 반대 유형의 불순물 도핑층이 형성되고,
    상기 불순물 도핑층은 상기 각 워드 라인과 일부 겹치도록 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 일측에서 하나로 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  14. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 양측에서 2개 형성되고, 상기 각 비트 라인은 상기 각 스트링 선택 라인을 번갈아 가며 상기 각 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 연결되는 것을 특징으로 하는 낸드 플래시 메모리 어레이.
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