KR101999902B1 - 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법 - Google Patents

페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법 Download PDF

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Abstract

페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법이 게시된다. 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조방법에서는, 셀 트랜지스터 등으로 적용될 수 있는 1개 또는 적층되는 다수개의 트랜지스터들이 페이싱바의 양측면에 전송 채널을 가지도록 형성된다. 이 경우, 페이싱바의 높이가 용이하게 증대될 수 있으므로, 셀 트랜지스터를 비롯한 단위 트랜지스터, 나아가 셀스트링의 레이아웃 면적을 최소화하면서도, 셀 트랜지스터의 전송 채널의 길이가 충분히 확장될 수 있다. 그 결과, 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조방법에 의하면, 전체적인 동작 특성이 향상된다.

Description

페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법{NAND FLASH MEMORY DEVICE HAVING FACING BAR AND FABRICATING METHOD THEREFOR}
본 발명은 낸드 플래쉬 메모리 장치 및 그의 제조 방법에 관한 것으로, 특히, 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법에 관한 것이다.
낸드 플래쉬 메모리 장치는, 불휘발성 메모리 장치의 하나로서, 도 1에 도시되는 바와 같이, 다수개의 셀스트링들(STG<1:m>)이 배열되는 스트링 어레이(STARR)를 포함한다. 셀스트링들(STG<1:m>) 각각은 대응하는 비트라인(BL<1:m>)과 공통 소스 라인(CSL) 사이 직렬로 연결되는 드레인 선택 트랜지스터(DST), 다수개의 셀 트랜지스터들(MC<1:n>) 및 소오스 선택 트랜지스터(SST)로 이루어진다. 이때, 드레인 선택 트랜지스터(DST), 다수개의 셀 트랜지스터들(MC<1:n>) 및 소오스 선택 트랜지스터(SST)는 각각 드레인 선택 신호(XDS), 대응하는 워드라인(WL<1:n>) 및 소오스 선택 신호(XSS)가 인가되어 전송 채널을 형성한다. 그리고, 낸드 플래쉬 메모리 장치의 특성 향상을 위하여, 상기 셀 트랜지스터(MC)와 유사한 형태의 더미 트랜지스터(미도시)가 셀스트링(STG)의 적절한 위치에 배치될 수도 있다.
이때, 상기 셀 트랜지스터(MC<1:n>)는 전송 채널을 형성하기 위한 신호가 인가되는 제어 게이트(CGT)와, 전송 채널의 전하를 트랩하는 트랩 게이트(TGT)를 가지는 트랜지스터로서, 본 명세서에서, '트랩형 트랜지스터'로 불릴 수 있는 구조이다. 그리고, 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)는 전송 채널을 형성하기 위한 신호가 인가되는 제어 게이트(CGT)를 가지는 전송 채널을 형성하되, 트랩 게이트을 가지지 않는 트랜지스터로서, 본 명세서에서, '전송형 트랜지스터'로 불릴 수 있다.
한편, 최근의 낸드 플래쉬 메모리 장치가 점점 고집적화되고 있다. 이때, 평면상에 전송 채널이 형성되는 기존의 낸드 플래쉬 메모리 장치의 경우, 셀 트랜지스터(MC)의 채널의 길이가 짧아지게 된다. 이에 따라, 기존의 낸드 플래쉬 메모리 장치의 경우, 단채널 효과(short channel effect), 실리콘 기판의 누설 전류, GIDL(Gate Induced Drain Leakage), DIBL(Drain Induced Barrier Lowering), 프로그램 디스터번스(program disturbance), 상실되는 트랩 전하비의 증대 등의 현상이 발생되며, 인접한 셀 트랜지스터의 간섭 효과에 따른 문턱 전압(thershold voltage)의 변화 등의 문제가 발생된다.
대한민국 등록특허공보 제10-1287364호, 공고일 2013년 07월 19일
본 발명의 목적은 레이아웃 면적을 최소화하면서도, 셀스트링을 구성하는 트랜지스터들의 전송 채널의 길이를 용이하게 확장할 수 있음으로써, 전체적인 동작 특성이 향상되는 낸드 플래쉬 메모리 장치 및 그의 제조 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 낸드 플래쉬 메모리 장치에 관한 것이다. 본 발명의 낸드 플래쉬 메모리 장치는 반도체 기판의 평면에 대하여 일정한 폭과 높이로 돌출되어 수평의 제1 방향으로 확장되고, 다수개의 액티브 영역들에 의해 다수개의 소자 형성 구간들로 구분되는 페이싱바; 및 상기 페이싱바의 양측면에 형성되며, 각각이 상기 액티브 영역들 상에 형성되도록 상기 제1 방향으로 확장되는 도전성의 베이스 전극 가드를 포함하는 제1 측면 구조물 및 제2 측면 구조물로서, 상기 다수개의 소자 형성 구간들에 대응하여, 다수개의 제1 액티브 구조물들과 제2 액티브 구조물들로 구분되는 상기 제1 측면 구조물 및 상기 제2 측면 구조물을 구비한다. 상기 다수개의 제1 액티브 구조물들 각각과 상기 제2 액티브 구조물들 각각은 각자의 제어 게이트에 인가되는 전압에 따라 상기 페이싱바의 측면에 각자의 전송 채널의 적어도 일부분이 형성되되, 상기 각자의 제어 게이트는 상기 베이스 전극 가드의 일부로 형성되는 베이스 트랜지스터를 포함한다. 동일한 상기 소자 형성 구간에 대응하는 상기 제1 액티브 구조물의 상기 베이스 트랜지스터와 상기 제2 액티브 구조물의 상기 베이스 트랜지스터는 하나의 셀스트링의 일부로 형성된다. 그리고, 상기 다수개의 액티브 영역들은 상기 제1 방향과 교차되는 수평의 제2 방향으로 나란히 확장되고 서로 전기적으로 분리된다.
상기의 목적을 달성하기 위한 본 발명의 다른 일면은 낸드 플래쉬 메모리 장치의 제조 방법에 관한 것이다. 본 발명의 낸드 플래쉬 메모리 장치의 제조 방법은 반도체 기판에 분리 트렌치를 형성하여 액티브 영역을 형성하는 액티브 영역 형성단계; 상기 액티브 영역이 형성된 상기 반도체 기판에 페이싱바를 형성하는 페이싱바 형성 단계; 상기 페이싱바의 측면에 접하여 보조 물질층과 몰드층을 적층하는 적층 단계; 상기 보조 물질층을 제거하여 몰드를 형성하는 몰드 형성 단계; 상기 몰드가 형성된 상기 페이싱바의 측면에 게이트 물질을 증착하는 게이트 물질 증착 단계; 상기 페이싱바의 측면에 증착된 상기 게이트 물질을 식각하여 트랜지스터의 게이트 전극을 형성하는 게이트 형성 단계; 및 상기 게이트 물질이 식각된 영역의 상부에 덮게층을 형성하여 에어갭을 확보하는 에어갭 형성 단계를 구비한다.
상기와 같은 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조방법에서는, 셀 트랜지스터 등으로 적용될 수 있는 1개 또는 수직으로 적층되는 다수개의 트랜지스터들이 페이싱바의 양측면에 전송 채널을 가지도록 형성된다. 이에 따라, 레이아웃 면적을 최소화하면서도, 셀 트랜지스터의 전송 채널의 길이가 충분히 확장될 수 있다. 그 결과, 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조방법에 의하면, 전체적인 동작 특성이 향상된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 낸드 플래쉬 메모리 장치의 스트링 어레이를 나타내는 도면이다.
도 2a 및 도 2b는 본 발명의 낸드 플래쉬 메모리 장치를 개념적으로 나타내는 도면들로서, 각각 셀스트링 어레이의 일부가 도시되는 사시도 및 평면도이다.
도 3a 및 도 3b는 각각 도 2a의 액티브 구조물쌍의 일예 및 다른 일예를 설명하기 위한 도면으로서, 도 2a의 A-A' 선의 단면을 개념적으로 나타낸다. 그리고, 도 3c는 도 3a를 등가적으로 나타내는 회로이다.
도 4는 본 발명의 일실시예에 따른 낸드 플래쉬 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 5a 내지 도 5g는 본 발명의 낸드 플래쉬 메모리 장치의 제조 방법에서 수행단계에 따른 단면을 나타내는 도면들이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2a 및 도 2b는 본 발명의 낸드 플래쉬 메모리 장치를 개념적으로 나타내는 도면들로서, 각각 셀스트링 어레이의 일부가 도시되는 사시도 및 평면도이다. 도 2a 및 도 2b에서는, 이해의 명확화를 위하여, 주요 구성요소만이 도시된다.
도 2a 및 도 2b를 참조하면, 본 발명의 낸드 플래쉬 메모리 장치는 페이싱바(FBAR)와, 제1 및 제2 측면 구조물(PSIDa, PSIDb)을 구비한다.
본 발명의 낸드 플래쉬 메모리 장치에 포함되는 상기 페이싱바(FBAR)의 개수는 적어도 하나로서, 다수개인 것이 바람직하다. 그리고, 하나의 쌍을 이루는 상기 제1 및 제2 측면 구조물(PSIDa, PSIDb)의 개수는 상기 페이싱바(FBAR)의 개수에 대응한다.
상기 페이싱바(FBAR)는 반도체 기판(100)의 평면에 대하여 일정한 폭과 높이로 돌출되어 수평의 제1 방향(본 실시예에서는, X 방향)으로 확장되며, 다수개의 액티브 영역(RACT<1>, RACT<2>)들에 의하여 다수개의 소자 형성 구간(PFA)들로 구분된다. 여기서, 상기 다수개의 액티브 영역(RACT<1>, RACT<2>)들은 수평의 제2 방향(본 실시예에서는, Y 방향)으로 나란히 확장되고 전기적으로 분리된다. 이때, 상기 '제1 방향'과 상기 '제2 방향'은 교차하며, 바람직하기로는 직교(直交)한다.
상기 제1 측면 구조물(PSIDa) 및 상기 제2 측면 구조물(PSIDb) 각각은 대응하는 상기 페이싱바(FBAR)의 양측면에 형성되며, 각각이 상기 '제1 방향'으로 확장되는 도전성의 베이스 전극 가드(BGUC)을 포함한다.
그리고, 실시예에 따라 상기 제1 측면 구조물(PSIDa) 및 상기 제2 측면 구조물(PSIDb) 각각은 베이스 트랩 가드(BGUT)를 더 포함한다. 이때, 상기 베이스 트랩 가드(BGUT)는 대응하는 상기 베이스 전극 가드(BGUC)와 상기 페이싱바(FBAR)의 측면 사이에 상기 '제1 방향'으로 확장되도록 형성되며, 전하를 트랩(trap)할 수 있다.
또한, 바람직하기로는, 상기 제1 측면 구조물(PSIDa) 및 상기 제2 측면 구조물(PSIDb) 각각은 도전성(導電性)의 적층 전극 가드(SGUC) 및 적층 트랩 가드(SGUT)를 더 포함한다. 이때, 상기 적층 전극 가드(SGUC)는 상기 베이스 전극 가드(BGUC)의 상부(上部)에 상기 '제1 방향'으로 확장되도록 형성된다. 상기 적층 트랩 가드(SGUT)는 대응하는 상기 적층 전극 가드(SGUC)와 상기 페이싱바(FBAR)의 측면 사이에 상기 '제1 방향'으로 확장되도록 형성되며, 전하를 트랩(trap)할 수 있다.
이때, 상기 베이스 전극 가드(BGUC), 상기 베이스 트랩 가드(BGUT), 상기 적층 전극 가드(SGUC) 및 상기 적층 트랩 가드(SGUT)는 상기 다수개의 액티브 영역(RACT<1>, RACT<2>)들 상에 걸쳐 형성된다.
그리고, 상기 제1 측면 구조물(PSIDa)은 상기 다수개의 소자 형성 구간(PFA)들에 대응하여 다수개의 제1 액티브 구조물(PATa)들로 구분될 수 있으며, 상기 제2 측면 구조물(PSIDb)은 상기 다수개의 소자 형성 구간(PFA)들에 대응하여 다수개의 제2 액티브 구조물(PATb)들로 구분될 수 있다.
이때, 동일한 상기 소자 형성 구간(PFA)에 대응하는 상기 제1 액티브 구조물(PATa)와 제2 액티브 구조물(PATb)은 하나의 쌍을 이룬다.
도 3a 및 도 3b는 각각 도 2a의 하나의 쌍을 이루는 제1 및 제2 액티브 구조물(PATa, PATb)의 일예 및 다른 일예를 설명하기 위한 도면으로서, 도 2a의 A-A' 선의 단면을 개념적으로 나타낸다. 도 3a 및 도 3b에서는, 이해의 명확화를 위하여, 주요 구성요소만이 도시된다.
도 3a 및 도 3b를 참조하면, 상기 하나의 쌍을 이루는 제1 및 제2 액티브 구조물(PATa, PATb) 각각은 대응하는 상기 페이싱바(FBAR)의 양측면(도면에서 좌측과 우측)에 형성된다.
그리고, 상기 제1 및 상기 제2 액티브 구조물(PATa, PATb) 각각에는, 1개의 트랜지스터가 형성될 수도 있으며, 적층되는 2개 이상의 트랜지스터들이 형성될 수도 있다.
본 명세서에서는, 상기 제1 및 상기 제2 액티브 구조물(PATa, PATb) 각각에2개의 트랜지스터들이 적층되는 예들이 대표적으로 도시되고 기술된다. 이때, 맨 아래에 형성되는 트랜지스터는 '베이스 트랜지스터(BTR)'로 불릴 수 있다. 그리고, 상기 베이스 트랜지스터(BTR)의 상부에 적층되어 형성되는 트랜지스터는 '적층 트랜지스터(STR)'로 불릴 수 있다.
이때, 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>) 모두는, 도 3a에서와 같이, 전송 채널을 형성하기 위한 전압이 인가되는 제어 게이트(CGT)와 전하를 트랩하는 트랩 게이트(TGT)를 포함하는 '트랩형 트랜지스터'로 구현될 수 있다. 이러한 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>) 모두는, 본 발명의 낸드 플래쉬 메모리 장치에서, '셀 트랜지스터(MC)'로 적용될 수 있다.
이 경우, 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>)의 상기 제어 게이트(CGT) 및 상기 트랩 게이트(TGT)는 대응하는 상기 베이스 전극 가드(BGUC) 및 상기 베이스 트랩 가드(BGUT)의 일부로 형성된다.
또한, 도 3b에서와 같이, 상기 페이싱바(FBAR)의 일측면에 형성되는 상기 베이스 트랜지스터(BTR<11>) 및 상기 적층 트랜지스터(STR<11>)가 '전송형 트랜지스터'로 구현될 수 있다. 이 경우, 전송형 트랜지스터로 구현된 상기 베이스 트랜지스터(BTR<11>) 및 상기 적층 트랜지스터(STR<11>)는 동일한 타이밍에서 게이팅되도록 형성됨으로써, 본 발명의 낸드 플래쉬 메모리 장치에서, '드레인 선택 트랜지스터(DST)' 또는 '소오스 선택 트랜지스터(SST)'로 적용될 수 있다.
그리고, 상기 베이스 트랜지스터(BTR)에 적층되어 형성되는 트랜지스터는 '적층 트랜지스터(STR)'로 불릴 수 있다. 즉, 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>) 각각은 대응하는 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>)에 직렬로 연결되도록 적층되어 형성된다.
도 3a 및 도 3b의 실시예에서, 상기 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>)은 전송 채널을 형성하기 위한 전압이 인가되는 제어 게이트(CGT)와 전하를 트랩하는 트랩 게이트(TGT)를 포함하는 '트랩형 트랜지스터'로 구현될 수 있다. 이러한 상기 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>)은 모두 본 발명의 낸드 플래쉬 메모리 장치에서, '셀 트랜지스터(MC)'로 채용될 수도 있다.
이 경우, 상기 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>)의 상기 제어 게이트(CGT) 및 상기 트랩 게이트(TGT)는 대응하는 상기 적층 전극 가드(SGUC) 및 상기 적층 트랩 가드(SGUT)의 일부로 형성된다.
그리고, 본 명세서에서, 대응하는 상기 페이싱바(FBAR)의 좌측 및 우측에 형성되는 베이스 트랜지스터(BTR<11>/BTR<12>), BTR<13>/BTR<14>) 및 적층 트랜지스터(STR<11>/STR<12>, STR<13>/STR<14>)는 각각 '한쌍'으로 불릴 수 있다.
계속 도 3a 및 도 3b를 참조하여, 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>) 및 상기 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>)의 전송 채널에 대하여 살펴본다.
상기 베이스 트랜지스터(BTR<11>~BTR<14>)들의 전송 채널은 적어도 일부분이 대응하는 페이스바(FBAR)의 측면에 형성된다. 즉, 상기 베이스 트랜지스터(BTR<11>~BTR<14>)들의 전송 채널은 대응하는 페이스바(FBAR)의 측면과 반도체 수평면에 형성된다.
그러므로, 본 발명의 낸드 플래쉬 메모리 장치에 의하면, 셀 트랜지스터(MC) 등의 트랜지스터를 위한 레이아웃 면적이 최소화됨으로써, 전체적인 레이아웃 면적이 최소화된다.
이때, 쌍을 이루는 상기 적층 트랜지스터들(STR<11>/STR<12>, STR<13>/STR<14>)전송 채널은 동작시에 대응하는 페이싱바(FBAR)의 상부에서 전기적으로 연결된다. 그리고, 이웃하는 페이싱바(FBAR)들에 형성되는 상기 베이스 트랜지스터(BTR<12>, BTR<13>)들의 전송 채널과 반도체 기판(100)의 수평면을 통하여 전기적으로 연결된다.
이에 따라, 상기 베이스 트랜지스터들(BTR<11>, BTR<12>, BTR<13>, BTR<14>) 및 상기 적층 트랜지스터들(STR<11>, STR<12>, STR<13>, STR<14>)은, 도 3c에 도시되는 바와 같이, 서로 직렬로 연결되어 하나의 셀스트링(STG)의 일부로 이용될 수 있다.
계속하여, 본 발명의 낸드 플래쉬 메모리 장치의 제조 방법에 대하여 기술된다.
도 4는 본 발명의 일실시예에 따른 낸드 플래쉬 메모리 장치의 제조 방법을 나타내는 순서도이다. 그리고, 도 5a 내지 도 5g는 본 발명의 낸드 플래쉬 메모리 장치의 제조 방법에서 수행단계에 따른 단면을 나타내는 도면들이다. 이때, 도 5a는 도 2a의 B-B'선의 단면을 나타내며, 도 5b 내지 도 5g는 도 2a의 A-A'선의 단면을 나타냄에 유의한다.
그리고, 본 명세서에서는, 상기 베이스 트랜지스터들(BTR<11>~BTR<14>) 모두가 '트랩형 트랜지스터'로 구현되는 예가 대표적으로 도시되고 기술된다.
도 4를 참조하면, 본 발명의 낸드 플래쉬 메모리 장치의 제조 방법은 액티브 영역 형성 단계(S100), 페이싱바 형성 단계(S200), 적층 단계(S300), 몰드 형성 단계(S400), 게이트 물질 증착 단계(S500) 및 게이트 형성 단계(S600)를 구비하며, 바람직하기로는, 에어갭 형성 단계(S700)를 더 구비한다.
상기 액티브 영역 형성 단계(S100)에서는, 도 5a에 도시되는 바와 같이, 반도체 기판(100)에 분리 트렌치(TRH)가 형성된다. 이때, 상기 분리 트렌치(TRH)를 형성하는 작업은 상기 액티브 영역(RACT<1>, RACT<2>)을 마스킹하는 포토 마스크(photo mask) 등을 이용하여 수행될 수 있다. 이후 산화층과 같은 절연물이 상기 분리 트렌치(TRH)에 매립되어 상기 액티브 영역(RACT<1>, RACT<2>)이 확보된다.
상기 페이싱바 형성 단계(S200)에서는, 도 5b에 도시되는 바와 같이, 상기 액티브 영역(RACT)이 형성된 반도체 기판(100)이 식각(etching)되어, 상기 페이싱바(FBAR<1>, FBAR<2>)가 형성된다. 이때, 상기 페이싱바(FBAR<1>, FBAR<2>)는 일정한 폭과 높이를 가지며, 수평의 제1 방향으로 확장되도록 형성된다. 그리고, 상기 페이싱바(FBAR<1>, FBAR<2>)를 형성하는 작업은, 상기 페이싱바(FBAR<1>, FBAR<2>)의 영역을 마스킹하는 포토 마스크(photo mask) 등을 이용하여 수행될 수 있다.
그리고, 미도시되었지만, 상기 페이싱바(FBAR<1>, FBAR<2>)와 반도체 기판(100)의 수평면에 이후 형성될 트랜지스터의 접합과 전송 채널의 형성을 위한 채널 불순물이 주입될 수 있다.
이와 같은 채널 불순물의 주입 등에 의하여, 상기 베이스 트랜지스터(BTR<12>, 도 3a 및 도 3b 참조)와 상기 베이스 트랜지스터(BTR<13>, 도 3a 및 도 3b 참조)의 접합은 전기적으로 연결될 수 있다. 그리고, 동일한 페이싱바(FBAR<1>, FBAR<2>)를 이용하여 맨 위의 적층 트랜지스터쌍(STR<11>/STR<12>, STR<13>/STR<14>, 도 3a 및 도 3b 참조)의 접합도 전기적으로 연결될 수 있다
상기 적층 단계(S300)에서는, 도 5c에 도시되는 바와 같이, 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 적층수(積層數)에 따른 보조 물질층(110)과 몰드층(120)이 교번적으로(alternatively) 적층된다. 여기서, 상기 '적층수'는 적층되는 트랜지스터의 개수로서, 상기 페이싱바(FBAR<1>, FBAR<2>)의 일측면에 형성되는 베이스 트랜지스터(BTR)와 적층 트랜지스터(STR)의 합에 개수에 해당된다.
이때, 상기 보조 물질층(110)으로는 실리콘 질화막이 사용될 수 있으며, 상기 몰드층(120)으로 실리콘 산화막이 사용될 수 있다.
상기 몰드 형성 단계(S400)에서는, 상기 적층 단계(S300)에서 적층된 상기 보조 물질층(110)이 제거된다. 그 결과, 상기 몰드 형성 단계(S400)에서는, 도 5d에 도시되는 바와 같이, 상기 몰드층(120)이 잔존(殘存)되어 몰드(MOD)를 형성한다.
이와 같은 상기 보조 물질층(110)의 제거 작업은 상기 페이싱바들(FBAR<1>, FBAR<2>) 사이의 일정한 스페이스 영역(RSPA)를 식각하여 확보한 후, 식각 공정을 통하여 수행될 수 있다.
상기 게이트 물질 증착 단계(S500)에서는, 도 5e에 도시되는 바와 같이, 상기 몰드(MOD)가 형성된 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 게이트 물질(130)이 증착된다. 이때, 상기 게이트 물질(130)의 증착은 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 채널 산화막(131), 트랩 전극 물질(133), 유전막(135) 및 제어 전극 물질(137)이 순차적으로 증착되어 형성된다.
이때, 상기 채널 산화막(131)은 얇은 실리콘 산화막으로 형성될 수 있으며, 상기 트랩 전극 물질(133)은 실리콘 질화막으로 형성될 수 있다. 그리고, 상기 유전막(135)은 높은 유전율의 유전체로 형성될 수 있으며, 상기 제어 전극 물질(137)은 도핑된 폴리실리콘, 텅스텐(W), 티타늄(Ti) 등의 전도성 높은 물질로 형성될 수 있다.
참고로, 베이스 트랜지스터가 '전송형 트랜지스터'인 경우에는, 상기 트랩 전극 물질(133)의 형성이 생략될 것이다.
이러한 상기 게이트 물질(130)을 증착하는 방법은, 당업자에게는 용이하게 수행될 수 있으므로, 이에 대한 구체적인 기술은 생략된다.
상기 게이트 형성 단계(S600)에서는, 도 5f에 도시되는 바와 같이, 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 증착된 상기 게이트 물질(130)이 식각되어 트랜지스터의 게이트 전극(GT)이 형성된다.
이때, 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 잔존된 상기 트랩 전극 물질(133)은 상기 베이스 트랩 가드(BGUT, 도 2a 및 도 2b 참조) 및 상기 적층 트랩 가드(SGUT, 도 2a 및 도 2b 참조)로 형성된다. 그리고, 상기 페이싱바(FBAR<1>, FBAR<2>)의 측면에 잔존된 상기 제어 전극 물질(137)은 상기 베이스 전극 가드(BGUC, 도 2a 및 도 2b 참조) 및 상기 적층 전극 가드(SGUC, 도 2a 및 도 2b 참조)로 형성된다.
상기 게이트 물질(130)의 식각 작업은, 상기 몰드층(120)를 스토퍼(stopper)로 이용하여 수행할 수 있다.
상기 에어갭 형성 단계(S700)에서는, 도 5g에 도시되는 바와 같이, 상기 게이트 물질(130)이 식각된 영역의 상부에 덮게층(150)을 형성하여 에어갭(GAI)이 확보된다.
이때, 상기 덮게층(150)은 개략적으로 다음과 같은 방법으로 형성될 수 있다. 즉, 산화막(141)을 형성한 후, 하드마스크 조성물(SOH: Spin-On Hardmask, 미도시)이 코팅(coating)된다. 그 후, 상기 하드마스크 조성물이 평탄화된 후에, 원자층 증착막(ALD:atomic layer deposition, 150)이 형성된다. 이후, 상기 하드마스크 조성물이 소각(ashing)되어 제거됨으로써, 상기 덮게층(150)이 형성된다. 이에 따라, 상기 에어갭(GAI)이 확보된다.
한편, 상기 비트라인(BL), 상기 공통 소오스 라인(CSL) 등의 필요한 신호 및/또는 전압을 제공하기 위한 콘택 및 메탈의 형성을 위한 공정들은 당업자라면 용이하게 구현할 수 있다. 특히, 복수개의 트랜지스터가 적층되어 형성되는 구조의 낸드 플래쉬 메모리 장치에서, 워드라인으로 이용되는 제어 게이트가 계단식으로 연장됨으로써, 콘택 및 메탈의 형성이 용이하게 수행될 수 있다는 점 또한 당업자에게는 자명하다. 그러므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
정리하면, 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조방법에서는, 셀 트랜지스터 등으로 적용될 수 있는 1개 또는 적층되는 다수개의 트랜지스터들이 페이싱바의 양측면에 전송 채널을 가지도록 형성된다. 이 경우, 페이싱바의 높이가 용이하게 증대될 수 있으므로, 셀 트랜지스터를 비롯한 단위 트랜지스터, 나아가 셀스트링의 레이아웃 면적을 최소화하면서도, 셀 트랜지스터의 전송 채널의 길이가 충분히 확장될 수 있다.
그 결과, 본 발명의 낸드 플래쉬 메모지 장치 및 그의 제조방법에 의하면, 단채널 효과(short channel effect), 실리콘 기판의 누설 전류, GIDL(Gate Induced Drain Leakage), DIBL(Drain Induced Barrier Lowering), 프로그램 디스터번스(program disturbance) 등의 현상이 크게 완화되며, 상실되는 트랩 전하의 비도 크게 개선된다.
또한, 상기와 같은 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조 방법에서는, 페이싱바의 폭의 조절이 용이하며, 페이싱바들 사이에 용이하게 에어갭이 형성될 수 있다. 이에 따라, 본 발명의 낸드 플래쉬 메모지 장치 및 그의 제조 방법에 의하면, 인접한 셀 트랜지스터의 간섭 효과에 따른 문턱 전압(thershold voltage)의 변화가 억제됨으로써, 전체적인 셀 트랜지스터의 문턱 전압의 산포가 감소되어 특성이 개선된다.
또한, 상기와 같은 본 발명의 낸드 플래쉬 메모리 장치 및 그의 제조 방법에서는, 증착 및 식각과 같은 상당수의 공정들이 페이싱바를 이용하여 수행된다. 그러므로, 본 발명의 낸드 플래쉬 메모지 장치 및 그의 제조 방법에 의하면, 추가적인 포토 마스크 공정 및 재료가 요구되지 않으므로, 제조 비용이 최소화된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 낸드 플래쉬 메모리 장치에 있어서,
    반도체 기판의 평면에 대하여 일정한 폭과 높이로 돌출되어 수평의 제1 방향으로 확장되고, 다수개의 액티브 영역들에 의해 다수개의 소자 형성 구간들로 구분되는 페이싱바; 및
    상기 페이싱바의 양측면에 형성되며, 각각이 상기 액티브 영역들 상에 형성되도록 상기 제1 방향으로 확장되는 도전성의 베이스 전극 가드를 포함하는 제1 측면 구조물 및 제2 측면 구조물로서, 상기 다수개의 소자 형성 구간들에 대응하여, 다수개의 제1 액티브 구조물들과 제2 액티브 구조물들로 구분되는 상기 제1 측면 구조물 및 상기 제2 측면 구조물을 구비하며,
    상기 다수개의 제1 액티브 구조물들 각각과 상기 제2 액티브 구조물들 각각은
    각자의 제어 게이트에 인가되는 전압에 따라 상기 페이싱바의 측면에 각자의 전송 채널의 적어도 일부분이 형성되되, 상기 각자의 제어 게이트는 상기 베이스 전극 가드의 일부로 형성되는 베이스 트랜지스터를 포함하며,
    동일한 상기 소자 형성 구간에 대응하는 상기 제1 액티브 구조물의 상기 베이스 트랜지스터와 상기 제2 액티브 구조물의 상기 베이스 트랜지스터는
    하나의 셀스트링의 일부로 형성되며,
    상기 다수개의 액티브 영역들은
    상기 제1 방향과 교차되는 수평의 제2 방향으로 나란히 확장되고, 서로 전기적으로 분리되는
    것을 특징으로 하는 낸드 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 베이스 트랜지스터의 전송 채널은
    상기 페이싱바의 측면과 상기 반도체 기판의 평면에 형성되는 것을 특징으로 하는 낸드 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 제1 측면 구조물과 상기 제2 측면 구조물 각각은
    상기 베이스 전극 가드와 상기 페이싱바의 측면 사이에 상기 제1 방향으로 확장되도록 형성되며, 전하를 트랩할 수 있는 베이스 트랩 가드를 더 포함하며,
    상기 베이스 트랜지스터는
    상기 베이스 트랩 가드의 일부로 형성되는 트랩 게이트를 가지는 트랩형 트랜지스터인 것을 특징으로 하는 낸드 플래쉬 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 측면 구조물 및 상기 제2 측면 구조물 각각은
    상기 베이스 전극 가드의 상부에 상기 제1 방향으로 확장되도록 형성되는 도전성의 적층 전극 가드; 및
    상기 적층 전극 가드와 상기 페이싱바의 측면 사이에 상기 제1 방향으로 확장되도록 형성되며, 전하를 트랩할 수 있는 적층 트랩 가드를 더 포함하며,
    상기 제1 액티브 구조물 및 상기 제2 액티브 구조물 각각은
    각자의 제어 게이트에 인가되는 전압에 따라 상기 페이싱바의 측면에 각자의 전송 채널이 형성되되, 상기 각자의 제어 게이트는 상기 적층 전극 가드의 일부로 형성되는 적층 트랜지스터를 더 포함하며,
    상기 적층 트랜지스터는
    대응하는 상기 베이스 트랜지스터와 직렬로 연결되어 상기 하나의 셀스트링의 일부로 형성되며, 상기 적층 트랩 가드의 일부로 형성되는 트랩 게이트를 가지는 트랩형 트랜지스터인 것을 특징으로 하는 낸드 플래쉬 메모리 장치.
  5. 낸드 플래쉬 메모리 장치의 제조 방법에 있어서,
    반도체 기판에 분리 트렌치를 형성하여 액티브 영역을 형성하는 액티브 영역 형성단계;
    상기 액티브 영역이 형성된 상기 반도체 기판에 페이싱바를 형성하는 페이싱바 형성 단계;
    상기 페이싱바의 측면에 접하여 보조 물질층과 몰드층을 적층하는 적층 단계;
    상기 보조 물질층을 제거하여 몰드를 형성하는 몰드 형성 단계;
    상기 몰드가 형성된 상기 페이싱바의 측면에 게이트 물질을 증착하는 게이트 물질 증착 단계;
    상기 페이싱바의 측면에 증착된 상기 게이트 물질을 식각하여 트랜지스터의 게이트 전극을 형성하는 게이트 형성 단계를 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  6. 제5 항에 있어서, 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    상기 게이트 물질이 식각된 영역의 상부에 덮게층을 형성하여 에어갭을 확보하는 에어갭 형성 단계를 더 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.


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