KR101097121B1 - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
본 발명의 플래쉬 메모리 소자는 복수의 셀 스트링과, 복수의 셀 스트링의 외측에 각각 형성된 드레인 및 소오스와, 드레인의 선택 영역과 연결되며, 인접한 셀 스트링에서 서로 다른 위치에 형성된 복수의 드레인 콘택과, 소오스의 선택 영역과 연결되며, 인접한 셀 스트링에서 서로 다른 위치에 형성된 복수의 소오스 콘택을 포함하며, 드레인 콘택으로부터 소오스 콘택까지의 거리가 복수의 셀 스트링에서 동일하다.
본 발명에 의하면, 이븐 셀 스트링 및 오드 셀 스트링의 채널 저항이 동일하여 비트라인 사이의 전류량이 동일하고, 그에 따라 플래쉬 메모리 소자의 오동작이 발생되지 않는다.
드레인 콘택, 소오스 콘택, 지그재그, 채널 저항, 전류량
Description
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 드레인 콘택을 지그재그(zigzag) 형상으로 형성하는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자(flash memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원 공급이 중단되어도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 플래쉬 메모리 소자는 메모리 셀의 접속 형태에 따라 NOR형과 NAND형으로 구분된다. NOR형 플래쉬 메모리 소자는 복수의 메모리 셀이 매트릭스 방식으로 접속되며, NAND형 플래쉬 메모리 소자는 복수의 메모리 셀이 직렬로 접속된 스트링(String) 형태를 이룬다. NAND형 플래쉬 메모리 소자는 동작 속도가 NOR형 플래쉬 메모리 소자에 비해 늦지만, 셀 면적을 작게 할 수 있기 때문에 집적률을 향상시킬 있다.
NAND형 플래쉬 메모리 소자는 복수의 셀 블럭을 포함하며, 셀 블럭은 또한 복수의 셀 스트링을 포함한다. 셀 스트링은 드레인과 소오스 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소오스 선택 트랜지스터를 포함한다. 메모리 셀은 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 셀 게이트와, 셀 게이트 양측의 반도체 기판에 형성된 접합부를 포함한다. 또한, 각 셀 스트링마다 드레인 콘택이 형성되어 드레인 콘택을 통해 드레인이 비트라인과 연결되고, 소오스는 공통 소오스 라인을 통해 복수의 셀 스트링이 전체적으로 연결된다.
그런데, NAND형 플래쉬 메모리 소자의 디자인룰(design rule)이 감소함에 따라 드레인 콘택의 사이즈 및 그 간격 또한 감소하게 된다. 드레인 콘택의 간격이 감소함에 따라 드레인 콘택 사이에 브리지(bridge)가 발생하고, 이에 따라 플래쉬 메모리 셀의 동작에 문제를 발생시키게 된다.
이러한 드레인 콘택 사이의 브리지를 방지하기 위해 드레인 콘택을 지그재그(zigzag) 형상으로 형성하게 된다. 예를들어, 이븐 셀 스트링의 드레인 콘택은 메모리 셀과 가까운 영역에 형성하고, 오드 셀 스트링의 드레인 콘택을 셀 스트링과 먼 영역에 형성한다.
그런데, 드레인 콘택을 지그재그 형상으로 형성하면 드레인 콘택을 통해 드레인과 연결되는 비트라인으로부터 소오스까지의 거리가 셀 스트링마다 다르게 된다. 즉, 이븐 셀 스트링과 오드 셀 스트링의 드레인 콘택으로부터 소오스까지의 거리가 각각 다르게 된다. 따라서, 이븐 셀 스트링과 오드 셀 스트링의 채널 저항이 다르게 되고, 그에 따라 이븐 비트라인과 오드 비트라인의 전류량의 다르게 된다. 따라서, 인접한 비트라인의 셀 전류량의 차이에 의해 셀 동작에 많은 문제점이 발생된다.
본 발명은 지그재그 형상으로 형성된 드레인 콘택으로부터 소오스까지의 거리를 이븐 셀 스트링과 오드 셀 스트링이 동일하게 하여 셀 스트링의 채널 저항 및 비트라인 사이의 전류량을 동일하게 하는 플래쉬 메모리 소자 및 그 제조 방법을 제공한다.
본 발명은 드레인 콘택과 마찬가지로 소오스 콘택을 지그재그 형상으로 형성하고, 소오스 콘택을 공통 소오스 라인으로 연결하는 플래쉬 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 플래쉬 메모리 소자는 서로 이격된 드레인 및 소오스; 상기 드레인 및 소오스 사이에 형성된 복수의 셀 스트링; 상기 드레인의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 드레인 콘택; 및 상기 소오스의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 소오스 콘택을 포함하며, 상기 드레인 콘택으로부터 상기 셀 스트링을 통해 상기 소오스 콘택까지의 거리가 상기 복수의 셀 스트링에서 동일하다.
또한, 본 발명의 다른 양태에 따른 플래쉬 메모리 소자는 서로 이격된 드레인 및 소오스; 상기 드레인 및 소오스 사이에 형성되며, 드레인 선택 게이트, 메모 리 셀 게이트 및 소오스 선택 게이트를 각각 포함하는 복수의 셀 스트링; 상기 드레인의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 드레인 콘택; 및 상기 소오스의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 소오스 콘택을 포함하며, 이븐 셀 스트링의 상기 드레인 콘택은 상기 드레인 선택 게이트로부터 멀리 형성되고 상기 소오스 콘택은 상기 소오스 선택 게이트로부터 가까이 형성되며, 오드 셀 스트링의 상기 드레인 콘택은 상기 드레인 선택 게이트로부터 가까이 형성되고 상기 소오스 콘택은 상기 소오스 선택 게이트로부터 멀리 형성된다.
상기 복수의 소오스 콘택을 지나도록 일 방향으로 연장 형성된 공통 소오스 라인을 더 포함한다.
상기 드레인 콘택 각각과 연결되며, 상기 공통 소오스 라인과 직교하는 방향으로 연장 형성된 복수의 비트라인을 더 포함한다.
그리고, 본 발명의 또다른 양태에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상의 드레인 및 소오스 사이에 복수의 셀 스트링을 형성하는 단계; 상기 반도체 기판 상에 제 1 층간 절연막을 형성한 후 상기 소오스의 선택 영역을 노출시키는 복수의 소오스 콘택홀을 형성하고, 상기 복수의 소오스 콘택홀 상을 지나도록 일 방향으로 트렌치를 형성하는 단계; 상기 복수의 소오스 콘택홀 및 트렌치를 매립하도록 도전층을 형성하여 소오스 콘택 및 공통 소오스 라인을 형성하는 단계; 전체 상부에 제 2 층간 절연막을 형성한 후 상기 제 1 및 제 2 층간 절연막의 소정 영역을 식각하여 상기 드레인의 선택 영역을 노출시키는 복수의 드레인 콘택홀을 형성하는 단계; 및 상기 복수의 드레인 콘택홀이 매립되도록 도전층을 형성한 후 패터닝하여 드레인 콘택 및 비트라인을 형성하는 단계를 포함한다.
본 발명은 지그재그(zigzag) 형상으로 형성된 복수의 드레인 콘택과 마찬가지로 복수의 소오스 콘택 또한 지그재그 형상으로 형성한다. 그리고, 복수의 소오스 콘택을 지나도록 일 방향으로 연장된 공통 소오스 라인을 형성한다.
본 발명에 의하면, 드레인 콘택 및 소오스 콘택을 지그재그 형상으로 형성함으로써 드레인 콘택으로부터 소오스 콘택까지의 거리가 이븐 셀 스트링과 오드 셀 스트링에서 동일하게 된다. 따라서, 이븐 셀 스트링 및 오드 셀 스트링의 채널 저항이 동일하여 비트라인 사이의 전류량이 동일하고, 그에 따라 플래쉬 메모리 소자의 오동작이 발생되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 등가 회로도이고, 도 2는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 개략 평면도이며, 도 3 및 도 4는 각각 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도이다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자는 반도체 기판(100) 상의 소정 영역에 일 방향으로 연장 형성되어 액티브 영역(A)과 필드 영역(B)을 확정하는 소자 분리막(110)과, 액티브 영역(A)의 반도체 기판(100) 상에 형성되며 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(M1 내지 M32) 및 소오스 선택 트랜지스터(SST)를 포함하는 이븐 및 오드 셀 스트링(10a 및 10b; 10)과, 셀 스트링(10)의 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)의 외측에 각각 형성된 드레인(171) 및 소오스(173)와, 드레인(171)의 일 영역과 각각 연결되는 복수의 드레인 콘택(191) 및 소오스(173)의 일 영역과 각각 연결되는 복수의 소오스 콘택(192)를 포함한다. 또한, 복수의 소오스 콘택(192) 상을 지나도록 일 방향으로 형성된 공통 소오스 라인(CSL)을 더 포함한다. 여기서, 드레인 선택 트랜지스터(DST)는 게이트(161)(이하, 드레인 선택 게이트)가 드레인 선택 라인(DSL)에 연결되고, 드레인(171)이 드 레인 콘택(191)을 통해 비트라인(BL1, BL2,…)에 연결되며, 드레인 선택 게이트(161)과 메모리 셀(M1) 사이의 접합부(172)가 소오스가 된다. 그리고, 복수의 메모리 셀(M1 내지 M32)은 터널링층(120), 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 셀 게이트(162)와, 셀 게이트(162) 사이의 반도체 기판(100) 상에 형성된 접합부(172)를 포함한다. 또한, 소오스 선택 트랜지스터(SST)는 게이트(163)(이하, 소오스 선택 게이트)가 소오스 선택 라인(SSL)에 연결되고, 소오스 선택 게이트(163)와 메모리 셀(M32) 사이에 형성된 접합부(172)가 드레인이 되며, 소오스(173)가 소오스 콘택(192)을 통해 공통 소오스 라인(CSL)에 연결된다. 한편, 메모리 셀(M1 내지 M32)은 콘트롤 게이트(150)가 워드라인(WL1 내지 WL32)에 각각 연결되고, 하나의 셀 스트링(10) 내에 포함된 메모리 셀(M1 내지 M32)의 수는 메모리 소자의 저장 용량에 따라 달라질 수 있다. 이하, 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자를 이루는 구성 요소들에 대해 좀더 상세히 설명하겠다.
반도체 기판(100)은 단결정 반도체층을 갖는 SOI(Silicon On Insulation) 기판 또는 단결정 반도체 웨이퍼일 수 있다. 단결정 반도체층은 단결정 실리콘층, 단결정 게르마늄층, 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층중 어느 하나일 수 있다. 또한, 단결정 반도체 웨이퍼는 단결정 실리콘 웨이퍼, 단결정 게르마늄 웨이퍼, 단결정 실리콘 게르마늄 웨이퍼 또는 단결정 실리콘 카바이드 웨이퍼중 어느 하나일 수 있다.
소자 분리막(110)은 일 방향, 예를들어 세로 방향으로 연장 형성되며, 소자 분리막(110)에 의해 액티브 영역(A) 및 필드 영역(B)이 확정된다. 즉, 소자 분리막(110)이 형성되지 않은 영역이 액티브 영역(A)이 되고, 소자 분리막(110)이 형성된 영역이 필드 영역(B)이 된다. 여기서, 액티브 영역(A)과 필드 영역(B)은 동일 폭으로 형성될 수 있고, 서로 다른 폭으로 형성될 수 있다. 소자 분리막(110)은 예를들어 반도체 기판(100)을 세로 방향으로 식각하여 소정 간격 이격된 복수의 트렌치(미도시)를 형성하고, 트렌치의 적어도 일부를 절연막으로 매립함으로써 형성될 수 있다.
터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 형성된다. 즉, 터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 전체적으로 형성될 수 있고, 부분적으로 형성될 수 있다. 이러한 터널링층(120)은 소정 바이어스에서 전하, 즉 전자 또는 홀이 반도체 기판(100)의 채널 영역으로부터 플로팅 게이트(130)으로 주입될 수 있도록 한다. 터널링층(120)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(120)은 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다.
플로팅 게이트(130)는 액티브 영역(A)의 터널링층(120) 상부에 형성되며, 각각 가로 방향 및 세로 방향으로 소정 간격 이격되어 형성된다. 즉, 플로팅 게이트(130)는 세로 방향으로 소정 간격 이격되어 형성되고, 가로 방향으로 소자 분리 막(110)을 사이에 두고 인접한 액티브 영역(A)의 동일 영역에 형성된다. 또한, 플로팅 게이트(130)의 가로 및 세로 폭은 가로 및 세로 방향으로 인접한 플로팅 게이트(130)과의 간격과 동일할 수 있다. 그러나, 플로팅 게이트(130)의 폭이 플로팅 게이트(130) 사이의 간격보다 크거나 작을 수도 있다. 이러한 플로팅 게이트(130)는 반도체 기판(100)의 채널 영역으로부터 터널링층(120)을 관통하여 주입되는 전하를 저장한다. 플로팅 게이트(130)는 불순물이 도핑된 폴리실리콘막을 이용하여 형성할 수 있다.
유전체막(140)은 가로 방향으로 연장 형성되어 가로 방향으로 서로 인접하는 플로팅 게이트(130) 상부를 지나도록 형성된다. 유전체막(140)은 플로팅 게이트(130)와 콘트롤 게이트(150)를 절연시킨다. 유전체막(140)은 예를들어 산화막, 질화막 및 산화막이 적층된 ONO 구조로 형성할 수 있고, 고유전 물질로 형성할 수도 있다. 고유전 물질로는 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 금속 산화막중 적어도 하나가 이용될 수 있다.
콘트롤 게이트(150)는 유전체막(140) 상부를 지나 가로 방향으로 연장 형성된다. 콘트롤 게이트(150)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 플로팅 게이트(130)에 저장되어 프로그램되도록 하고, 플로팅 게이트(130)에 저장된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(150)는 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 예를들어 콘트롤 게이트(150)는 불순물이 도핑된 폴리실리콘막으로 형성할 수 있고, 불순물이 도핑된 폴리실리콘막과 텅스텐막을 적층하여 형성할 수 있으며, 불순물이 도핑된 폴리실리콘막과 실리사이드막을 적층하여 형성할 수 있다. 또한, 콘트롤 게이트(150)는 텅스텐막과 텅스텐 질화막을 적층하여 형성할 수도 있다.
드레인 선택 게이트(161) 및 소오스 선택 게이트(163)는 터널링층(120), 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 셀 게이트(162)와 동일한 적층 구조로 형성되며, 드레인 선택 게이트(161) 및 소오스 선택 게이트(163)의 최상층은 셀 게이트(162)의 콘트롤 게이트(150)와 동일 방향으로 연장 형성된다. 도 2에는 드레인 선택 게이트(161) 및 소오스 선택 게이트(163)가 콘트롤 게이트(150)와 동일하게 일 방향으로 연장된 것으로 표시하였으나, 드레인 선택 게이트(161) 및 소오스 선택 게이트(163)는 상기한 바와 같이 복수의 층이 적층된 구조를 가진다. 또한, 드레인 선택 게이트(161) 및 소오스 선택 게이트(163)는 셀 게이트(162)보다 폭이 크게 형성될 수 있고, 이들 사이의 간격 또한 셀 게이트(162) 사이의 간격보다 크게 형성될 수 있다.
셀 접합부(172)는 셀 게이트(162) 사이의 반도체 기판(100) 상에 형성된다. 셀 접합부(172)는 불순물 이온 주입 공정으로 형성될 수 있다. 또한, 셀 접합부(172)와 동시에 드레인 선택 게이트(161) 사이에는 드레인(171)이 형성되고, 소오스 선택 게이트(162) 사이에는 소오스(173)가 형성된다.
제 1 층간 절연막(181)은 셀 게이트(162) 사이와 셀 게이트(162)와 드레인 선택 게이트(161) 및 소오스 선택 게이트(163) 사이를 절연시키기 위해 전체 구조 상부에 형성된다. 그리고, 제 2 층간 절연막(182)은 제 1 층간 절연막(181) 상부에 형성된다. 제 1 및 제 2 층간 절연막(181 및 182)은 실리콘 산화막, 실리콘 질화막 등의 절연막을 이용하여 단층 또는 다층으로 형성할 수 있다.
드레인 콘택(191a 및 191b; 191)은 드레인(171)의 일 영역을 노출되도록 제 1 및 제 2 층간 절연막(181 및 182)의 선택 영역을 제거한 후 제 1 및 제 2 층간 절연막(181 및 182)이 제거된 영역을 도전층으로 매립하여 형성한다. 드레인 콘택(191a 및 191b)은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 서로 다른 위치에 형성된다. 예를들어, 드레인 콘택(191a)은 이븐 셀 스트링(10a)의 드레인 선택 게이트(161)와 멀리 형성되고, 드레인 콘택(191b)은 오드 셀 스트링(10b)의 드레인 선택 게이트(161)와 가까이 형성된다. 즉, 드레인 콘택(191a 및 191b)은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 지그재그(zigzag) 형상으로 형성된다. 한편, 드레인 콘택(191a 및 191b)을 통해 비트라인(BLe1, BLo1, …)이 드레인(171)의 선택 영역과 연결된다. 비트라인(BLe1, BLo1, …)은 콘트롤 게이트(150)와 직교하는 방향으로 형성된다.
소오스 콘택(192a 및 192b; 192)은 소오스(173)의 일 영역이 노출되도록 제 1 층간 절연막(181)의 선택 영역을 제거한 후 제 1 층간 절연막(181)이 제거된 영역을 도전층으로 매립하여 형성한다. 소오스 콘택(192a 및 192b)은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 서로 다른 위치에 형성되며, 메모리 셀(M1 내지 M32)을 중심으로 드레인 콘택(191a 및 191b)의 형성 위치와 반대 위치에 형성된 다. 예를들어, 소오스 콘택(192a)은 이븐 셀 스트링(10a)의 소오스 선택 게이트(163)와 가까이 형성되고, 소오스 콘택(192b)은 오드 셀 스트링(10b)의 소오스 선택 게이트(163)과 멀리 형성된다. 즉, 소오스 콘택(192a 및 192b)은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 지그재그(zigzag) 형상으로 형성된다. 따라서, 드레인 콘택(191a 및 191b)으로부터 소오스 콘택(192a 및 192b)까지의 거리가 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 동일하게 된다. 한편, 복수의 소오스 콘택(192a 및 192b) 상에는 공통 소오스 라인(CSL)이 일 방향, 예를들어 가로 방향으로 형성된다. 공통 소오스 라인(CSL)은 일 방향, 즉 콘트롤 게이트(150)와 동일 방향으로 연장되도록 제 1 층간 절연막(181)을 식각하여 트렌치를 형성하고, 트렌치 상에 도전층을 형성함으로써 형성된다. 따라서, 소오스 콘택(192a 및 192b)를 통해 소오스(173)가 공통 소오스 라인(CSL)과 전기적으로 연결된다.
상기한 바와 같이 본 발명에 따른 NAND형 플래쉬 메모리 소자는 드레인 콘택(191a 및 191b)과 마찬가지로 소오스 콘택(192a 및 192b) 또한 지그재그(zigzag) 형상으로 형성한다. 이에 따라, 드레인 콘택(191a 및 191b)으로부터 소오스 콘택(192a 및 192b)까지의 거리가 이븐 셀 스트링(10a)과 오드 셀 스트링(10b)이 동일하게 된다. 따라서, 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)의 채널 저항이 동일하고, 비트라인(BLe, BLo)의 전류량이 동일하여 플래쉬 메모리 소자의 오동작이 발생되지 않는다.
상기와 같은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제 조 방법을 도 5(a) 내지 도 5(d)와 도 6(a) 내지 도 6(d)를 이용하여 설명하면 다음과 같다. 여기서, 도 5(a) 내지 도 5(d)는 도 2의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도이고, 도 6(a) 내지 도 6(d)는 도 2의 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도이다.
도 2, 도 5(a) 및 도 6(a)를 참조하면, 반도체 기판(100) 상의 소정 영역에 소자 분리막(110)을 형성하여 액티브 영역(A) 및 필드 영역(B)을 확정한다. 소자 분리막(110)은 반도체 기판(100) 상의 소정 영역에 일 방향으로 연장되는 복수의 트렌치(미도시)를 형성한 후 트렌치가 매립되도록 절연막을 형성함으로써 형성된다. 이어서, 액티브 영역(A)의 반도체 기판(100) 상에 터널링층(120), 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 셀 게이트(162)를 형성하고, 셀 게이트(162)와 동일한 공정으로 동일한 적층 구조를 갖는 드레인 선택 게이트(161) 및 소오스 선택 게이트(162)를 셀 게이트(162)와 동일 공정으로 형성한다. 그리고, 불순물 이온 주입 공정을 실시하여 셀 게이트(162) 사이에 셀 접합부(172)를 형성하고, 드레인 선택 게이트(161) 사이에 드레인(171)을 형성하며, 소오스 선택 게이트(162) 사이에 소오스(173)를 형성한다. 이에 따라 드레인 선택 트랜지스터(DST), 메모리 셀(M1 내지 M32) 및 소오스 선택 트랜지스터(SST)가 형성된다.
도 2, 도 5(b) 및 도 6(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(181)을 형성한 후 제 1 층간 절연막(181) 상부에 제 1 감광막(미도시)을 형성한 후 소정의 사진 및 현상 공정으로 제 1 감광막을 패터닝한다. 제 1 감광막은 이븐 셀 스트링(10a)에서 소오스(173) 상의 제 1 층간 절연막(181)의 제 1 영역이 노출 되고, 오드 셀 스트링(10b)에서 소오스(173) 상의 제 1 층간 절연막(181)의 제 2 영역이 노출되도록 패터닝된다. 예를들어, 제 1 감광막은 이븐 셀 스트링(10a)에서 소오스 선택 게이트(163)에 가까운 영역의 소오스(173) 상의 제 1 층간 절연막(181)이 노출되도록 패터닝되고, 오드 스트링(10b)에서는 소오스 선택 게이트(163)와 먼 영역의 소오스(173) 상의 제 1 층간 절연막(181)이 노출되도록 패터닝된다. 즉, 제 1 감광막은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 제 1 층간 절연막(181)이 지그재그 형태로 노출되도록 패터닝된다. 패터닝된 제 1 감광막을 식각 마스크로 제 1 층간 절연막(181)을 식각하여 지그재그 형태로 소오스(173)를 노출시키는 소오스 콘택홀(192a)를 형성한다. 이어서, 제 1 감광막을 제거한 후 전체 상부에 제 2 감광막(미도시)을 형성한다. 그리고, 지그재그 형상으로 형성된 복수의 소오스 콘택홀(192a)이 적어도 일부 포함되는 영역이 라인 형상으로 노출되도록 제 2 감광막을 패터닝한다. 패터닝된 제 2 감광막을 식각 마스크로 제 1 층간 절연막(181)을 소정 두께 식각한다. 이에 따라 일 방향으로 연장된 트렌치(200)가 형성된다. 상기에서는 소오스 콘택홀(192a)을 먼저 형성한 후 트렌치를 형성하였으나, 트렌치를 먼저 형성한 후 소오스 콘택홀(192a)을 형성할 수도 있다. 또한, 제 1 층간 절연막(181)은 트렌치의 하부가 위치하는 부분에 식각 정지막을 형성하여 트렌치 형성 시 식각이 정지되도록 할 수 있다. 이렇게 식각 정지막을 형성하는 경우에는 트렌치를 먼저 형성하는 것이 바람직하다.
도 2, 도 5(c) 및 도 6(c)를 참조하면, 트렌치(200) 및 소오스 콘택홀(192a)이 매립되도록 전체 상부에 도전층을 형성한다. 그리고, 제 1 층간 절연막(181)이 노출되도록 전면 식각 또는 연마 공정을 실시한다. 이에 따라, 소오스 콘택홀(192a)을 매립하는 소오스 콘택(192) 및 이를 연결하며 트렌치(200)를 매립하는 공통 소오스 라인(CSL)이 형성된다.
도 2, 도 5(d) 및 도 6(d)를 참조하면, 전체 상부에 제 2 층간 절연막(182)을 형성한다. 그리고, 제 2 층간 절연막(182) 상부에 제 3 감광막(미도시)을 형성한 후 소정의 사진 및 현상 공정으로 패터닝한다. 제 3 감광막은 이븐 셀 스트링(10a)에서 드레인(171) 상의 제 2 층간 절연막(182)의 제 1 영역이 노출되고, 오드 셀 스트링(10b)에서 드레인(171) 상의 제 2 층간 절연막(182)의 제 2 영역이 노출되도록 패터닝된다. 예를들어, 제 3 감광막은 이븐 셀 스트링(10a)에서 드레인 선택 게이트(161)와 먼 영역의 드레인(171) 상의 제 2 층간 절연막(182)이 노출되도록 패터닝되고, 오드 셀 스트링(10b)에서는 드레인 선택 게이트(161)와 가까운 영역의 드레인(171) 상의 제 2 층간 절연막(182)이 노출되도록 패터닝된다. 즉, 제 3 감광막은 이븐 셀 스트링(10a) 및 오드 셀 스트링(10b)에서 드레인(171) 상의 제 2 층간 절연막(182)이 지그재그 형태로 노출되도록 패터닝된다. 패터닝된 제 3 감광막을 식각 마스크로 제 2 및 제 1 층간 절연막(182 및 181)을 식각하여 지그재그 형태로 드레인(171)를 노출시키는 드레인 콘택홀를 형성한다. 그리고, 제 3 감광막을 제거한 후 드레인 콘택홀이 매립되고, 충분한 두께로 도전층을 형성한 후 도전층을 패터닝하여 드레인 콘택(191) 및 비트라인(BL)을 형성한다. 따라서, 도전층은 비트라인(BL)의 두께를 고려한 두께로 형성한다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 등가 회로도.
도 2는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 개략 평면도.
도 3 및 도 4는 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도.
도 5(a) 내지 도 5(d) 및 도 6(a) 내지 도 6(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 공정순으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 소자 분리막
120 : 터널링층 130 : 플로팅 게이트
140 : 유전체막 150 : 콘트롤 게이트
161 : 드레인 선택 게이트 162 : 셀 게이트
163 : 소오스 선택 게이트 171 : 드레인
172 : 셀 접합부 173 : 소오스
181 및 182 : 제 1 및 제 2 층간 절연막
191a 및 191b : 드레인 콘택 192a 및 192b : 소오스 콘택
Claims (5)
- 서로 이격된 드레인 및 소오스;상기 드레인 및 소오스 사이에 형성된 복수의 셀 스트링;;상기 드레인의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성되어 지그재그 형상으로 형성된 복수의 드레인 콘택; 및상기 소오스의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성되어 지그재그 형상으로 형성된 복수의 소오스 콘택;상기 드레인 콘택으로부터 상기 셀 스트링을 통해 상기 소오스 콘택까지의 거리가 상기 복수의 셀 스트링에서 동일한 플래쉬 메모리 소자.
- 서로 이격된 드레인 및 소오스;상기 드레인 및 소오스 사이에 형성되며, 드레인 선택 게이트, 메모리 셀 게이트 및 소오스 선택 게이트를 각각 포함하는 복수의 셀 스트링;상기 드레인의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 드레인 콘택; 및상기 소오스의 선택 영역과 연결되며, 인접한 상기 셀 스트링에서 서로 다른 위치에 형성된 복수의 소오스 콘택을 포함하며,이븐 셀 스트링의 상기 드레인 콘택은 상기 드레인 선택 게이트로부터 멀리 형성되고 상기 소오스 콘택은 상기 소오스 선택 게이트로부터 가까이 형성되며, 오드 셀 스트링의 상기 드레인 콘택은 상기 드레인 선택 게이트로부터 가까이 형성되고 상기 소오스 콘택은 상기 소오스 선택 게이트로부터 멀리 형성되는 플래쉬 메모리 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2 항에 있어서, 상기 복수의 소오스 콘택을 지나도록 일 방향으로 연장 형성된 공통 소오스 라인을 더 포함하는 플래쉬 메모리 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서, 상기 드레인 콘택 각각과 연결되며, 상기 공통 소오스 라인과 직교하는 방향으로 연장 형성된 복수의 비트라인을 더 포함하는 플래쉬 메모리 소자.
- 반도체 기판 상의 드레인 및 소오스 사이에 복수의 셀 스트링을 형성하는 단계;상기 반도체 기판 상에 제 1 층간 절연막을 형성한 후 상기 소오스의 선택 영역을 노출시키는 복수의 소오스 콘택홀을 인접한 상기 셀 스트링에서 서로 다른 위치에 지그재그 형상으로 형성하는 단계;상기 복수의 소오스 콘택홀 상을 지나도록 일 방향으로 트렌치를 형성한 후 상기 복수의 소오스 콘택홀 및 트렌치를 매립하도록 도전층을 형성하여 소오스 콘택 및 공통 소오스 라인을 형성하는 단계;전체 상부에 제 2 층간 절연막을 형성한 후 상기 제 1 및 제 2 층간 절연막의 소정 영역을 식각하여 상기 드레인의 선택 영역을 노출시키는 복수의 드레인 콘택홀을 인접한 상기 셀 스트링에서 서로 다른 위치에 지그재그 형상으로 형성하는 단계; 및상기 복수의 드레인 콘택홀이 매립되도록 도전층을 형성한 후 패터닝하여 드레인 콘택 및 비트라인을 형성하는 단계를 포함하고,상기 드레인 콘택으로부터 상기 셀 스트링을 통해 상기 소오스 콘택까지의 거리가 상기 복수의 셀 스트링에서 동일하도록 하는 플래쉬 메모리 소자의 제조 방법.
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| KR100224765B1 (ko) * | 1996-10-08 | 1999-10-15 | 윤종용 | 불휘발성 반도체 메모리 장치 및 그 제조방법 |
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2009
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |