KR20130138052A - 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이 - Google Patents

게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이 Download PDF

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Abstract

본 발명은 담장형 반도체를 2개의 쌍둥이 핀으로 분리시키고, 각 핀에 게이트 다이오드 구조를 갖는 메모리 셀로 메모리 셀 스트링을 형성함으로써, 집적도를 높일 수 있음은 물론, 이웃 셀간의 간섭을 근본적으로 막을 수 있고, 게이트 전극이 감싸는 제 1 반도체층 및 PN 접합에 공핍 영역 상에 형성함으로써, GIDL에 의한 메모리 동작으로 종래 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거하여, 집적도를 획기적으로 높일 수 있어, 신경모방 기술에도 적용할 수 있는 비휘발성 메모리의 셀 스트링 및 이를 이용한 메모리 어레이를 제공한다.

Description

게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이{MEMORY CELL STRING BASED ON GATED-DIODE CELL AND MEMORY ARRAY USING THE SAME}
본 발명은 비휘발성 메모리 셀 스트링 및 이를 이용한 낸드 플래시 메모리 어레이에 관한 것이다. 또한 신경모방(neuromorphic) 기술에서 시냅스 및 시냅스 어레이, 뉴런(neuron)과 시냅스(synapse) 기능을 흉내 내는 기술에 관한 것이다.
낸드 플래시 메모리 등에서 메모리 집적도를 높이기 위해, 메모리 셀 소자 및 이들이 직렬로 연결된 메모리 셀 스트링의 구조에 대한 연구는 계속되어 왔다.
또한, 최근 각광받고 있는 뉴런과 시냅스 기능을 흉내 내는 기술에서 고집적의 메모리 기능과 이를 연결한 스트링 및 어레이에 대한 요구가 증가하고 있다. 시냅스의 기능을 메모리로 흉내 내는 것이 가능한데, 신뢰성, 저전력, 저잡음과 재현성 등의 우수한 특성이 필요하다. 특히, 인간의 뇌를 흉내 내는 경우 약 1014개의 시냅스를 메모리 셀로 구현해야 하므로 집적도를 크게 높이는 것이 필요하다.
기존의 평면형 소자가 갖는 단채널효과(Short Channel Effect: SCE), 누설 전류 등에 의한 작은 리드(read) 전류, DIBL(Drain Induced Barrier Lowering) 문제 등을 해결하고자 핀펫(FinFET) 구조가 개발되었다.
그런데, 핀펫(FinFET) 구조는, 상기 평면 구조가 갖는 문제점을 해결할 수는 있으나, 하나의 셀에 요구되는 핀의 두께와 핀 양측에 형성되는 ONO(Oxide/Nitride/Oxide)층이 차지하는 두께를 줄이는 데는 일정한 한계가 있어, 고집적의 문제로 지적되어 왔다.
상기와 같은 종래 핀펫(FinFET) 구조의 문제점을 해결하고자, 한국 등록특허 제10-0745766호(특허문헌 1)에서는 매몰절연막을 사이에 두고 2 개의 핀 구조를 분리하고, 상기 2개의 핀은 단순히 게이트 절연막을 사이에 두고 게이트 전극이 감싸도록 함으로써, 인접한 셀 간의 핀 이격 거리를 줄여 집적도를 높이고자 하는 기술이 제안되었다.
그런데, 상기 특허문헌 1에 의하면, 상기 매몰절연막을 사이에 두고 분리된 2개의 핀 구조는 인접한 셀 스트링(cell string)을 형성하며, 각 셀 스트링에는 다수의 셀 소자와 적어도 2개의 스위치 소자를 포함하고 있다. 상기 매몰절연막을 사이에 두고 서로 마주보게 형성된 FET 기반 셀 소자는 서로에게 interference를 주기 때문에, 소자의 문턱전압이 변하는 문제가 있다. 상기 매몰절연막으로 분리된 2개의 인접한 셀 스트링은 각각 양단에 통상의 셀 스트링보다 폭이 약 3배 정도 넓은 셀 스트링 접촉 패드(contact pad)와 공통소스라인(Common Source Line: CSL) 접촉 패드를 각각 필요로 하고 있어 면적에 손실이 있다. 특히, 폭이 좁은 상기 매몰절연막을 사이에 두고 금속과 접촉하기 위한 상기 패드를 형성하기에는 설계규칙상 문제가 되므로 더 많은 면적을 소요하는 문제가 있다.
그리고, 종래 낸드 플래시 메모리 어레이는, 도 10과 같이, 각 메모리 스트링 양측에는 셀 스트링을 선택하기 위한 SSL(String Selection Line), 공통소스라인(Common Source Line: CSL) 및 이를 선택하기 위한 GSL(Ground Selection Line)이 필수적으로 구비하여야 한다.
그런데, 상기 SSL과 GSL은 통상 각 워드 라인보다 선폭을 4~5배 크게 형성하므로(이는 SSL 및 GSL에 의한 선택트랜지스터는 각 워드 라인에 의한 메모리 소자 보다 4~5배 정도 큰 면적으로 형성해주어야 하므로), 이로 인한 면적 손실이 고집적을 방해하는 한 원인이 되어 왔다.
상기 문제는 기존의 낸드 플래시 메모리의 특정 셀 스트링에 있는 어떤 셀을 읽을 때, 반드시 SSL 및 GSL에 의한 선택트랜지스터를 턴온(turn-on) 시킨 후 특정 셀 스트링이 연결된 비트 라인과 CSL 사이에 흐르는 전류를 읽어야 하기 때문에 발생한다.
따라서, 본 발명은 게이트 다이오드(gated diode) 구조를 갖는 메모리 셀로 메모리 셀 스트링으로 구성하여, 상기 종래 낸드 플래시 메모리의 특정 셀 스트링에 있는 임의 셀을 읽는 방식을 근본적으로 바꾸어, 종래 셀 스트링 및 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거함으로써, 집적도를 획기적으로 높일 수 있는 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이를 제공하는데 그 목적이 있다. 또한 이 메모리 셀 구조, 셀 스트링 및 셀 어레이는 신경모방 기술에 이용할 수 있도록 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비휘발성 메모리의 셀 스트링은 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 형성되어 셀 스트링을 이루되, 상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 적어도 하나 이상의 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않고, 상기 각 셀 소자는 상기 담장형 반도체의 상부에 특정 유형의 불순물로 도핑되어 형성된 제 1 반도체층과, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 담장형 반도체에 상기 제 1 반도체층과 반대 유형의 불순물로 도핑되어 형성된 제 2 반도체층 상에 형성된 것을 특징으로 한다.
상기 스트링 선택 트랜지스터는 게이트 전극이 스트링 선택라인에 연결되고, 소스와 드레인, 그리고 바디를 갖는다. 상기 제 1 반도체층이 소스 또는 드레인이 될 수 있다. 이 스트링 선택 트랜지스터의 바디는 상기 제 2 반도체층과 같은 불순물 유형으로 도핑될 수 있고 전기적으로 같이 연결될 수 있다. 그러나 상기 바디의 불순물과 반대 유형의 불순물을 웰(well)로 구현하고, 상기 웰 속에 상기 셀 소자를 형성하여 상기 스트링 선택 소자의 바디와 상기 제 2 반도체층을 전기적으로 격리할 수 있다.
여기서, 상기 담장형 반도체는 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 쌍둥이 핀으로 형성되고, 상기 쌍둥이 핀은 각각 상부로부터 상기 제 1 반도체층과 상기 제 2 반도체층이 형성되어 독립된 2개의 셀 스트링을 형성할 수 있다.
상기 쌍둥이 핀은 상기 트랜치 내부에 채워진 분리 절연막으로 분리되고, 상기 분리 절연막은 상기 쌍둥이 핀보다 돌출되어 형성되거나, 트랜치 내부 양 측면으로 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워질 수 있다.
그리고, 상기 쌍둥이 핀 사이에 형성된 상기 트랜치 바닥의 하부에 형성된 상기 제 2 반도체층의 표면 근처에는 상기 제 2 반도체층의 다른 곳보다 불순물 도핑 농도가 더 높게 형성될 수 있다.
상기 차폐전극은 상기 반도체 기판과 일체로 형성된 상기 담장형 반도체에 전기적으로 연결될 수 있고, 상기 담장형 반도체와 동일한 유형의 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성될 수 있다.
상기 각 셀 소자의 게이트 전극은 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 담장형 반도체의 길이 방향과 교차 되게 상기 PN 접합을 포함하여 상기 제 1 반도체층을 감싸며 형성될 수 있다. 이때, 상기 제 1 반도체층은 제 1 반도체층의 상부와 측면이 만나는 모서리 부분이 둥글게 라운된 구조로 형성될 수 있다.
상기 게이트 절연막 스택은 터널링 절연막/상기 전하저장층/블로킹 절연막 순으로 형성되거나, 상기 전하저장층이 절연막으로 구성되는 경우 단순히 상기 전하저장층/블로킹 절연막 순으로 형성될 수 있다.
상기 전하저장층은 2층 이상의 유전상수가 다른 물질로(예컨대, 제 1 전하저장층, 제 2 전하저장층으로) 구성하여 짧은 기간 메모리(short-term memory)와 긴 기간 메모리(long-term memory) 구성이 가능하도록 할 수도 있다.
이때, 상기 게이트 절연막 스택은 상기 담장형 반도체의 측벽 상에만 터널링절연막/상기 전하저장층/블로킹절연막 순으로 적층 형성될 수 있다.
또한, 상기 담장형 반도체는 상기 제 2 반도체층의 하부에 상기 제 2 반도체층과 PN 접합을 이루도록 상기 제 1 반도체층과 동일한 유형의 불순물로 도핑된 제 3 반도체층이 더 형성될 수 있다.
상기 제 3 반도체층은 상기 반도체 기판으로 확장 형성되어 이웃 담장형 반도체와 전기적으로 연결될 수 있다.
그리고, 상기 제 1 반도체층 상부에는 상기 제 1 반도체층과 동일한 유형의 불순물로 도핑되되, 상기 제 1 반도체층보다 에너지 밴드갭이 작은 제 4 반도체층이 더 형성될 수 있다.
한편, 본 발명에 의한 낸드 플래시 메모리 어레이는 반도체 기판에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들과, 상기 각 셀 스트링을 선택하기 위한 하나 이상의 스트링 선택 라인을 포함하여 구성된 낸드 플래시 메모리 어레이에 있어서, 상기 각 셀 스트링은 상기 반도체 기판에 돌출된 담장형 반도체에 형성되고, 상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 적어도 일측에서 상기 담장형 반도체를 교차하며 형성되고, 상기 각 비트 라인은 상기 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 전기적으로 연결되고, 상기 각 셀 스트링의 타단은 외부와 전기적으로 연결되지 않고, 상기 각 셀 스트링을 구성하는 각 셀 소자는 상기 담장형 반도체의 상부에 특정 유형의 불순물로 도핑되어 형성된 제 1 반도체층과, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 담장형 반도체에 상기 제 1 반도체층과 반대 유형의 불순물로 도핑되어 형성된 제 2 반도체층 상에 형성된 것을 특징으로 한다.
여기서, 상기 담장형 반도체는 상기 반도체 기판에 일정 간격으로 복수 개 돌출되고, 각각 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 형성된 쌍둥이 핀으로 형성되고, 상기 각 쌍둥이 핀 사이에는 내부 양 측면으로 절연막을 사이에 두고 각 셀 소자에 차폐전극을 구성하는 차폐라인이 더 형성될 수 있고, 상기 차폐라인은 상기 반도체 기판과 전기적으로 연결될 수 있다.
상기 스트링 선택 라인(SSL)은 상기 복수 개의 워드 라인들의 일측에서 하나로 형성될 수도 있고, 상기 복수 개의 워드 라인들의 양측에서 2개로 형성될 수도 있다. 후자의 경우 상기 각 비트 라인은 상기 각 스트링 선택 라인을 번갈아 가며 상기 각 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 연결된다.
본 발명에 의한 비휘발성 메모리의 셀 스트링 및 이를 이용한 메모리 어레이는 종래 읽기 방식인 비트라인과 공통소스라인(CSL) 사이의 전류를 읽는 대신, 종래 스위칭 소자의 누설전류로 인식되어 왔던 GIDL(Gate Induced Drain Leakage)에 의한 전류를 적극 이용하여, 비트라인과 공통바디(common body) 사이의 전류를 읽음으로써, 낸드 플래시 메모리에 적용될 경우 기존 대비 저전력으로 메모리를 동작시킬 수 있음은 물론 종래 셀 스트링 및 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거하여, 이로 인한 면적소모를 줄여 집적도를 획기적으로 높일 수 있고, 신경모방 기술로 시냅스 및 시냅스 어레이를 구현하는데 적용할 수 있게 된 효과가 있다.
또한, 본 발명에 의한 비휘발성 메모리의 셀 스트링 및 이를 이용한 메모리 어레이에서 구현되는 셀 소자는 종래 핀펫 구조가 아닌, 게이트 다이오드 구조를 갖는 메모리 셀로, 담장형 반도체를 2개의 쌍둥이 핀으로 분리시킴으로써, 집적도를 높일 수 있음은 물론, 차폐전극으로 분리시킬 경우에는 이웃 셀간의 간섭을 근본적으로 막을 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 스트링의 셀 소자 구조를 보여주는 사시도이다.
도 2는 도 1의 AA'선을 따라 절단한 단면도이다.
도 3은 도 1의 BB'선을 따라 절단한 단면도 및 리드(read)의 일 동작을 설명하기 위한 부분 확대도이다.
도 4 내지 도 9는 각각 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀 스트링의 셀 소자 구조를 보여주는 사시도이다.
도 10은 종래 낸드 플래시 메모리 어레이를 보여주는 회로도이다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이를 보여주는 회로도이다.
도 13 및 도 14은 각각 도 11 또는 도 12에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
도 15 및 도 16은 각각 도 13 및 도 14의 변형으로 본 발명의 다른 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[비활성 메모리의 셀 스트링에 관한 실시예 ]
본 발명의 일 실시예에 따른 비휘발성 메모리의 셀 스트링은, 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 연결되어 셀 스트링을 이루되, 상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않고, 상기 각 셀 소자는 상기 담장형 반도체의 상부에 특정 유형의 불순물로 도핑되어 형성된 제 1 반도체층과, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 담장형 반도체에 상기 제 1 반도체층과 반대 유형의 불순물로 도핑되어 형성된 제 2 반도체층 상에 형성되어, 게이트 다이오드 구조를 갖는 것을 특징으로 한다.
여기서, 상기 게이트 다이오드 구조를 갖는다 함은, 도 1 및 도 2와 같이, 각 셀 소자가 담장형 반도체(10)의 상부로부터 특정 유형(예컨대, N형)의 불순물로 도핑되어 형성된 제 1 반도체층(22, 24)과, 이와 반대 유형(예컨대, P형)의 불순물로 도핑되어 형성된 제 2 반도체층(12, 14) 상에 형성되어, 셀 소자의 게이트 전극(60) 밑에 PN 다이오드 접합을 적어도 하나 이상 갖는 것을 말한다.
따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리의 셀 스트링을 구성하는 각 셀 소자는 구체적인 일례로, 도 1 내지 도 3과 같이, 반도체 기판(1)에 제 1 반도체층(22, 24) 및 제 2 반도체층(12, 14)으로 PN 접합을 이루면서 돌출되게 형성된 담장형 반도체(10)와, 상기 담장형 반도체의 일정 높이까지 채워진 격리 절연막(40)과, 상기 격리 절연막(40) 상에 적어도 담장형 반도체(10)의 양 측면 상에 형성된 전하저장층을 포함하는 게이트 절연막 스택(50)과, 상기 게이트 절연막 스택(50)을 감싸며 형성된 게이트 전극(60)을 포함하게 된다.
또한, 상기 담장형 반도체(10)는 상기 게이트 전극(60)과 수직한 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 쌍둥이 핀으로 형성되고, 상기 쌍둥이 핀은 각각 상부로부터 상기 제 1 반도체층(22, 24)과 상기 제 2 반도체층(12, 14)이 형성되어 독립된 2개의 셀 스트링을 형성할 수 있다.
그리고, 상기 각 셀 소자의 게이트 전극(60)은, 도 3과 같이, 전하저장층(54)을 포함한 게이트 절연막 스택(50)을 사이에 두고 담장형 반도체(10)의 길이 방향(셀 스트링의 길이 방향)과 교차 되게 상기 제 1 반도체층(22, 24)을 감싸며 형성하되, 상기 제 1 반도체층(22, 24)과 상기 제 2 반도체층(12, 14) 사이에 형성된 PN 접합이 포함되도록 상기 제 2 반도체층(12, 14)의 일부까지 내려오도록 하는 것이 바람직하다.
상기와 같이 구성함으로써, 담장형 반도체(10)를 2개의 쌍둥이 핀(12,22; 14, 24)으로 분리시켜 집적도를 높일 수 있음은 물론, GIDL(Gate Induced Drain Leakage)을 이용하여 저전력으로 메모리 동작을 시킬 수 있게 된다.
즉, 본 발명의 핵심 기술적 사상 중의 하나는 종래 MOSFET 형태의 스위칭 소자에서 Off시 전류(즉, 대기 상태의 누설전류) 중 하나인 GIDL(Gate Induced Drain Leakage)을 최대한 줄이려는 것과는 반대로, 이를 역으로 적극적으로 이용하여 메모리 동작을 하고자 하는 데 있다.
도 1 내지 도 3에 도시된 실시 예의 각 셀 소자의 구조로 비휘발성 메모리의 셀 스트링을 형성하고, 복수 개의 상기 셀 스트링으로 후술하는 바와 같이, 메모리 어레이를 구성하게 되면, 도 11과 같은 회로도로 구성할 수 있게 된다.
도 11에서는 상기 제 1 반도체층(22, 24)을 종래 MOSFET 소자의 소스/드레인 영역과 같은 고농도로 N형 불순물이 도핑된 반도체층으로, 상기 제 2 반도체층(12, 14)을 종래 MOSFET 소자의 바디 영역과 같은 농도의 P형 불순물이 도핑된 반도체층으로 각각 형성하여 각 셀 소자마다 PN 접합을 갖는 게이트 다이오드 구조를 갖게 되는 예를 보여준다.
도 11에서 특정 셀 스트링을 이루는 각 셀 소자는 P형 반도체층인 제 2 반도체층(12, 14)을 공통바디라인(CBL)으로 이웃 셀 소자의 제 2 반도체층과 연결되고, N형 반도체층인 제 1 반도체층(22, 24)으로 각 담장형 반도체(10)의 상부에서 이웃 셀 소자의 제 1 반도체층과 연결되어, 각 담장형 반도체(10)의 일단에 형성된 스트링 선택 라인(SSL)으로 형성된 스트링 선택 트랜지스터를 통해 각 비트라인(BL1, BL2 등)에 연결되며, 상기 각 셀 소자의 게이트 전극(60)은 각 워드라인(WL1, WL2 등)에 연결된다. 상기 공통바디라인은 상기 스트링 선택 트랜지스터의 바디와 전기적으로 연결되지 않게 웰(well) 속에 형성되게 할 수 있다.
한편, 도 12는 도 8에 도시된 실시 예의 각 셀 소자의 구조로 비휘발성 메모리의 셀 스트링을 형성하고, 복수 개의 셀 스트링으로 낸드 플래시 메모리 어레이를 구성한 일 예를 회로도로 도시한 것이다.
도 8에 도시된 각 셀 소자는 도 1 내지 도 3에 도시된 실시 예에서, 담장형 반도체(10)를 이루는 제 2 반도체층(16, 18)의 하부에 제 2 반도체층과 PN 접합을 이루도록 제 1 반도체층(22, 24)과 동일한 유형의 불순물로 도핑된 제 3 반도체층(26)을 더 형성하여 상기 제 2 반도체층(16, 18)이 플로팅(floating) 바디로 형성될 수 있음을 보여준다.
도 8에서는 상기 제 3 반도체층이 담장형 바디 내에 형성된 일례를 보인다. 이 경우, 담장형 바디의 상부에서 반도체 기판 사이에 베이스가 플로팅 된 NPN 또는 PNP 바이폴라 트랜지스터가 형성되고, 상기 각 셀에서 발생하는 GIDL 전류를 증폭하는 효과를 가져 온다. 경우에 따라 각 셀 스트링에 형성되는 상기 제 2 반도체 층에 임의의 전압이 인가될 수 있다.
물론, 도 8에 도시된 실시예에서도, 제 1 반도체층(22, 24)은 종래 MOSFET 소자의 소스/드레인 영역과 같은 고농도 도핑층으로(N+ 또는 P+), 제 2 반도체층(16, 18)은 종래 MOSFET 소자의 바디 영역 또는 반도체 기판(1)과 같은 농도의 도핑층으로(P 또는 N), 제 3 반도체층(26)은 제 1 반도체층(22, 24)와 같거나 낮은 농도의 도핑층으로(N 또는 P) 각각 구현될 수 있다.
또한, 상기 제 3 반도체층(26)은, 첨부 도면에는 도시되어 있지 않으나, 상기 반도체 기판(1)으로 확장 형성되어 이웃 담장형 반도체와 전기적으로 연결되도록 구현될 수도 있다. 이와 같이 공통으로 연결된 제 3 반도체층(26)에 적절한 전압을 인가할 수 있거나, 이 영역을 통해 흐르는 전류를 읽어낼 수 있다.
도 12에서는 셀 스트링을 구성하는 각 셀 소자가 도 8의 화살표 방향으로, 담장형 반도체(10) 상부의 제 1 반도체층(22, 24)부터 반도체 기판(1)까지, NPNP 타입으로 복수 개의 PN 접합을 갖는 게이트 다이오드 구조를 갖게 되는 예를 보여준다. 이 경우, 각 셀 소자는 마치 베이스(P형 제 2 반도체 영역: 16, 18)가 플로팅된 NPN 바이폴라트랜지스터로 트랜지스터로 동작하게 되므로, 이를 도 12에 반영한 것이다.
도 12와 같이, 셀 스트링을 구성하는 각 셀 소자가 베이스가 플로팅된 NPN 바이폴라트랜지스터로 트랜지스터로 동작하게 되면, 후술하는 바와 같이, N+ 영역인 제 1 반도체층(22, 24)과 게이트 전극(60) 사이의 공핍 영역(11)에서 발생한 홀(hole: 정공)이 플로팅된 P형 베이스인 제 2 반도체층(16, 18)으로 들어와 쌓이게 되고, 그 결과로 제 1 반도체층(22, 24)과 제 2 반도체층(16, 18) 사이의 퍼텐셜장벽이 낮아지게 되면서 제 1 반도체층(22, 24)에서 제 3 반도체층(26)으로 많은 전류가 흐르게 되어, 증폭된 리드 전류를 얻게 된다.
도 1 내지 도 3에 도시된 실시 예와 도 8에 도시된 셀 스트링을 구성하는 각 셀 소자의 동작에 대하여, 각각 도 11 및 도 12를 참조하여 설명한다.
<프로그램 동작>
종래와 같이, 해당 셀 스트링을 제외한 셀 스트링은 프로그램 금지(inhibition)가 되도록 한 상태에서 해당 셀 스트링에서 해당 워드 라인에 연결된 게이트 전극에 FN(Fowler-Nordheim) 터널링을 일으키도록 전압을 인가하여 프로그램을 수행할 수 있다. 일례로, 프로그램 금지가 필요한 셀 스트링에만 제 1 반도체층의 전압을 부스팅시키고 프로그램이 필요한 셀 스트링은 상기 부스팅을 제거할 수 있다. 상기 제 1 반도체층이 N형이라 가정하면 상기 제 2 반도체층은 P형이 된다. 상기 게이트 전극에 양의 전압을 인가하면 주로 제 1 반도체 층으로부터 전자가 상기 전하저장층으로 터널링을 통해 이동한다.
<이레이즈 동작>
종래와 같이, 해당 워드라인에 연결된 셀의 게이트 전극에 전압을 인가하여 선택적으로 FN 터널링에 의해 이레이즈를 수행할 수 있다. 일례로 상기 제 1 반도체층이 N형이라 가정하면 상기 제 2 반도체층은 P형이 된다. 상기 게이트 전극에 음의 전압을 인가하면 상기 전하저장층에 저장된 전자가 FN 터널링을 통해 주로 제 1 반도체 층으로 빠져나가거나 홀(hole)이 FN 터널링을 통해 전하저장층에 저장된다. 다른 방법으로 제 1 반도체 층에 양의 전압을 인가하여 특정 셀 또는 셀 스트링 전체를 이레이즈할 수 있다. 이 개념을 확장하면 특정 크기의 어레이 전체를 한꺼번에 지울 수 있다.
<읽기 동작>
도 3에서 상기 제 1 반도체 층(22, 24)이 N+(단순히 N으로 표기된 것보다 N형 불순물 농도가 더 높은 것을 말함)로 도핑되어 있고, 상기 제 2 반도체 층(12, 14)이 P형 불순물로 도핑되어 있다고 가정한다. 만약, 게이트 절연막 스택(50)의 전하저장층(54)에 홀이 주입되어 있을 경우, 게이트 전극(60) 하부의 공핍 영역(11)에서 밴드 휨이 완만해져, 도 3의 확대도와 같이, 제 1 반도체층(22, 24)과 제 2 반도체층(12, 14; 16, 18) 사이에 흐르는 GIDL 전류의 크기가 작아진다.
반대로 게이트 절연막 스택(50)의 전하저장층(54)에 전자가 저장된 경우는 상기 GIDL 전류가 증가하게 된다.
이와 같이 프로그램이나 이레이즈에 따른 GIDL 전류 차이를 이용하여 읽기 동작을 수행한다.
또한, 상기 전하저장층에 있는 홀이나 전자의 양에 따라 상기 GIDL 전류의 크기가 변한다. 이러한 차이가 역시 읽기 동작에서 충분히 감지된다.
상기 읽기 동작에서 GIDL은 게이트 전극(60) 하부의 공핍 영역(11)에서 밴드 밴딩에 따른 전자-홀 쌍발생(electron-hole generation)에 기인한다. 발생된 전자는 제 1 반도체층(22, 24)을 통해 비트라인으로 흘러가고 발생된 홀은 제 2 반도체층(12, 14; 16, 18)으로 흘러간다.
도 11에 도시된 것과 같이 셀 스트링에서 특정 셀을 읽을 때는 해당 리드 셀의 게이트에 GIDL을 잘 관찰할 수 있는 전압을 인가하고 상기 SSL을 열어서(turn-on하여) 비트라인의 전류를 읽으면 된다. 이때 특정 리드 셀을 제외한 패스(pass) 셀들의 게이트 전극에는 GIDL이 가급적 발생하지 않도록 하는 전압을 인가하거나 0 V를 인가할 수 있다.
도 8에서는 상기 읽기 동작에서 전류를 증폭할 수 있는 구조를 보인다. 제 1 반도체층(22, 24)는 N+로 도핑되고 제 2 반도체층(16, 18)은 P형 불순물로 도핑되며, 제 3 반도체층(26)은 N형 불순물로 도핑되었다고 가정하고 설명한다. 상기 도 3에서 설명한 것과 같이 상기 전하저장층에 저장된 전하의 양이나 극성(양 또는 음)에 따라 상기 읽기 동작에서 전자-홀 쌍이 공핍 영역(11)에서 발생한다. 발생된 전자는 제 1 반도체층(22, 24)을 따라 양의 전압이 인가된 비트라인으로 흘러간다. 발생된 홀은 기본적으로 플로팅된 제 2 반도체층(16, 18)에 들어가 쌓이게 되고, 이 경우 상기 제 2 반도체층(16, 18)과 상기 제 3 반도체층(26) 사이의 전위장벽이 낮아지면서 상기 제 3 반도체층(26)에서 전자가 주입된다. 상기 제 3 반도체층은 일종의 N웰(well)로 어떤 전압이 인가될 수 있으나 바람직한 전압은 0 V이다. 상기 제 3 반도체층(26)으로부터 주입된 전자는 상기 제 2 반도체층(16, 18)을 지나 상기 제 1 반도체층(22, 24)에 도달하여 결국 비트라인으로 흘러간다. 이렇게 하여 원래 GIDL이 발생하는 바이어스 조건하에서 게이트 전극(60) 하부의 공핍 영역(11)에서 생성된 전자에 추가적으로 제 3 반도체층(26)으로부터 주입된 전자가 더해지게 되고, 이는 읽기 동작에서 전류를 증폭하는 효과를 가져 온다. 따라서, 도 8에서 화살표를 따라 수직으로 형성되는 소자는 베이스(16, 18)가 플로팅된 NPN 또는 PNP 바이폴라 트랜지스터로 동작하게 된다.
상기 동작원리를 고려할 때, 셀 소자의 게이트 전극(60)은 제 1 반도체층(22, 24)과 제 2 반도체층(12, 14; 16, 18) 사이의 PN 접합 아래에까지 내려온 상태에서 제 1 반도체층(22, 24)을 감싸며 형성되도록 하는 것이 바람직하다. 이는 도 3에서 보인 공핍 영역(11)에서 상기 터널링 절연막(52)과 인접한 영역에서 발생한 홀(정공)을 제 2 반도체층(12, 14; 16, 18)으로 효과적으로 흐르게 할 수 있다.
따라서, 상기와 같이 셀 소자를 동작시킬 수 있게 되므로, 상기 담장형 반도체(10)를 반도체 기판상에서 일 방향으로 소정의 길이를 갖도록 연장 형성시키고, 상기 각 실시 예에 따른 구조를 갖는 2개 이상의 셀 소자를 길이 방향으로 직렬로 형성시켜 셀 스트링을 구성할 경우, 상기 셀 스트링의 일단은 상기 담장형 반도체(10)의 일단에 형성된 스트링 선택 트랜지스터(SSL에 의한 트랜지스터)를 통하여 외부와 전기적으로 연결되고, 상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않아도, 비휘발성 메모리의 셀 스트링으로 동작 가능하게 된다.
이로써, 통상의 비휘발성 메모리의 셀 스트링에서 양단에 각각 선택트랜지스터가 요구되던 것을 일단에만 스트링 선택 트랜지스터를 구비하면 되므로, 셀 스트링의 면적을 종래보다 줄일 수 있게 된다.
상기 실시예를 기초로 다양한 형태로 응용될 수 있는데, 이하에서는 그 구체적 예들을 첨부도면을 참조하며 간단히 설명한다.
먼저, 도 4에서는 상기 게이트 절연막 스택(50)이 상기 담장형 반도체의 측벽 및 상부에 형성되고, 상기 격리 절연막(40) 상에는 상기 전하저장층(54)/블로킹절연막(56) 순으로 적층된 구조를 갖는 게이트 절연막 스택(50a)이 형성되어 있다.
도 5에서는 상기 게이트 절연막 스택(50)이 상기 담장형 반도체의 측벽에만 형성되고, 상기 격리 절연막(40) 상에는 형성되어 있지 않다. 이 경우, 상기 제 1 반도체층(22, 24)의 상부에 상대적으로 두꺼운 절연막(33, 34)이 형성되어 프로그램이나 이레이저 동작에서 발생할 수 있는 문제를 제거한다.
도 6과 도 7은 기본적으로 상기 도 1과 도 4와 각각 유사하다. 그러나 상기 쌍둥이 핀 사이에 형성된 분리 절연막(30)은, 다른 실시 예에서와 달리, 양측의 쌍둥이 핀(12', 22; 14', 24)보다 돌출되어 형성되어 있다.
이렇게 형성됨으로써, 상기 쌍둥이 핀(12', 22; 14', 24) 및 분리 절연막(30)을 감싸는 게이트 절연막 스택(50)의 경로를 크게 하여, 그렇지 않은 경우보다 어느 한 핀의 전하저장층에 저장된 전하가 분리 절연막(30)을 사이에 둔 이웃한 다른 핀의 전하저장층으로 이동되는 것을 더 억제할 수 있는 효과가 있게 된다.
그리고, 도 9는 상술한 각 실시 예에서 상기 제 1 반도체층(22, 24) 상부에 상기 제 1 반도체층(22, 24)과 동일한 유형의 불순물로 도핑되고, 상기 제 1 반도체층(22, 24)보다 에너지 밴드갭이 작은 제 4 반도체층(21, 23)이 더 형성될 수도 있음을 보여준다. GIDL을 발생시키기 위해 적절한 바이어스가 인가된 상태에서, 상대적으로 밴드갭이 작은 영역에서 band-to-band 터널링에 의한 전자-홀 쌍이 더 많이 발생하므로 읽기 동작의 전류를 증가시킬 수 있는 특징이 있다.
한편, 도면에는 도시되지 않았으나, 상기 각 실시 예에서 분리 절연막(30) 대신 쌍둥이 핀을 분리하는 트랜치 표면에 절연막이 형성되고, 절연막 사이에 차폐전극으로 채워진 구조로 형성될 수도 있다.
이때, 상기 차폐전극은 상기 반도체 기판과 일체로 형성된 담장형 반도체(10)와 동일한 유형(예컨대, p형)의 불순물이 도핑된 반도체 물질(예컨대, 폴리 실리콘, 비정질 실리콘 등) 또는 도전성 물질(예컨대, 금속 등)로 형성될 수 있는데, 이렇게 함으로써, 이웃 셀간의 간섭도 근본적으로 막을 수 있게 된다.
상기 차폐전극에 임의의 전압이 인가될 수 있다. 예를 들어 상기 제 1 반도체층이 N+ 영역이라고 가정할 때, 담장형 바디의 어떤 영역과도 전기적 절연을 유지하는 상기 차폐전극에 양의 전압을 인가하면 상기 N+로 도핑된 제 1 반도체층에 전자가 축적되어 저항을 줄일 수 있는 효과가 있다. 이 경우 쌍둥이 핀의 상부에 형성되는 제 1 반도체층이 제 2 반도체층에 유기되는 반전층에 의해 전기적으로 연결되는 문제가 발생할 수 있다. 이는 마치 차폐전극을 게이트 전극, 쌍둥이 핀 양측 상부에 형성된 제 1 반도체층은 소스/드레인 영역, 제 2 반도체층은 채널 영역으로 기능하게 되어, 차폐전극에 상기와 같이 양의 전압 인가시 제 2 반도체층에 반전층에 의한 채널이 형성되어 쌍둥이 핀 양측의 제 1 반도체층이 서로 전기적으로 연결되는 문제가 발생될 수 있다. 이를 막기 위해서 상기 차폐전극과 절연막을 사이에 두고 접하는 제 2 반도체층의 표면에는 P형 불순물 도핑 농도를 제 2 반도체층의 다른 곳보다 상대적으로 높여 반전층이 잘 형성되지 않도록 함이 바람직하다. 상기 차폐전극에 음의 전압을 인가하면 상기 제 2 반도체층에서에 축적이 일어나 쌍둥이 핀에 있는 제 1 반도체층이 전기적으로 격리되고, 동시에 상기 제 1 반도체층에는 오히려 저항이 증가한다.
나아가, 상기 차폐전극은 상기 반도체 기판과 일체로 형성된 담장형 반도체(10)에 전기적으로 연결될 수 있도록 할 수 있는데, 이렇게 함으로써, 메모리 셀의 동작을 위한 바디 컨택을 차폐전극을 통하여 할 수 있게 된다.
기타, 상기 게이트 절연막 스택(50)에서 상기 전하저장층(54)은 질화막, 금속산화물, 나노입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있고, 상기 제 1 반도체층(22, 24)은 제 1 반도체층의 상부와 측면이 만나는 모서리 부분이 둥글게 라운된 구조로 형성되어, 상기 라운딩된 제 1 반도체층(22, 24)을 감싸며 상기 게이트 절연막 스택(50)이 형성되도록 함이 바람직하다.
상기 비휘발성 메모리의 셀 스트링의 각 실시예로 설명한 각 셀 소자는 신경모방(neuromorphic) 기술에서 하나의 시냅스로 모델링할 수 있고, 그 결과로 상기 각 실시예로 설명한 메모리의 셀 스트링은 시냅스 어레이를 구성하는 하나의 구성으로 응용될 수 있다.
[메모리 어레이에 관한 실시예 ]
다음은, 도 11 내지 도 16을 참조하며, 상기 비휘발성 메모리의 셀 스트링을 이용한 메모리 어레이의 실시예에 관하여 설명한다. 이하에서는, 상기 비휘발성 메모리의 셀 스트링을 이용한 메모리 어레이로 낸드 플래시 메모리 어레이를 중심으로 설명하나, 여기서 설명된 낸드 플래시 메모리 어레이는 필요에 따라, 즉 구체적인 신경모방을 위한 시냅스 어레이로 적용될 수도 있다.
도 11 및 도 12는 상기 실시예에 의한 셀 스트링을 어레이로 배열한 회로 다이어그램을 보이고 있다.
도 13 및 도 14는 도 11 또는 도 12에 따라 본 발명의 일 실시예로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이고, 도 15 및 도 16은 각각 도 13 및 도 14의 변형으로 구현된 낸드 플래시 메모리 어레이의 구조를 보여주는 도식적인 레이아웃(layout)이다.
본 실시예에 의한 낸드 플래시 메모리 어레이는, 기본적으로 반도체 기판(1)에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들(BL1, BL2, ..., BLn-1, BLn; 72, 72a, 74a, 76, 76a, 78a, 84, 88)과, 상기 각 셀 스트링을 선택하기 위한 하나 이상(즉, 하나 또는 그 이상)의 스트링 선택 라인(SSL; 62)을 포함하여 구성된다.
여기서, 상기 각 셀 스트링은, 도 1, 도 13 내지 도 16과 같이, 상기 반도체 기판(1)에 일정 간격으로 복수 개 돌출된 담장형 반도체(10; 91, 92)에 형성될 수 있는데, 상기 각 담장형 반도체는 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 쌍둥이 핀(12, 14)으로 형성될 수 있으므로, 결국 상기 각 쌍둥이 핀(12)(14)을 따라 형성될 수도 있다.
또한, 상기 각 쌍둥이 핀(12)(14) 사이에는, 도 14 및 도 16과 같이, 내부 양 측면으로 절연막을 사이에 두고 각 셀 소자에 차폐전극을 구성하는 차폐라인(32)이 더 형성될 수 있다. 이때, 상기 차폐라인(32)은 상기 반도체 기판(1)과 전기적으로 연결될 수도 있다.
그리고, 상기 복수 개의 워드 라인들 사이의 상기 각 쌍둥이 핀(12, 14)에는, 상기 셀 스트링에 관한 각 실시 예에서 언급한 바와 같은 구조, 즉, 상기 각 쌍둥이 핀(12, 14)의 상부에 특정 유형의 불순물로 도핑된 제 1 반도체층이 형성되고, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 제 1 반도체층과 반대 유형의 불순물로 도핑된 제 2 반도체층이 형성된다.
상기 각 쌍둥이 핀(12, 14)을 따라 상기 각 셀 스트링을 구성하는 각 셀 소자는 상기 제 1 반도체층 및 상기 제 2 반도체층 상에 형성된다.
상기 스트링 선택 라인(62)은, 도 11 내지 도 14와 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 일측에서 하나(SSL)로 상기 담장형 반도체(10; 91, 92)를 교차하며 형성되거나, 도 15 및 도 16과 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 양측에서 2개(SSL1, SSL2)로 형성될 수도 있다.
상기 복수 개의 비트 라인들(BL1, BL2, ..., BLn-1, BLn; 72, 72a, 74a, 76, 76a, 78a, 84, 88)은 각각 상기 스트링 선택 라인(60)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 전기적으로 연결되고, 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않는다.
즉, 상기 스트링 선택 라인(62)이, 도 11 내지 도 14와 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 일측에서 하나(SSL)로 형성될 경우에는, 상기 각 비트 라인(72)(76)(84)(88)은 상기 스트링 선택 라인(SSL)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 소정의 접촉 패드(contact pad; 12a, 14a, 16a, 18a)를 통하여 연결될 수 있다. 그리고, 상기 각 비트 라인과 연결되지 않은 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않는다.
한편, 상기 스트링 선택 라인(62)이, 도 15 및 도 16과 같이, 상기 복수 개의 워드 라인들(WL1, WL2, ..., WLm-1, WLm; 60)의 양측에서 2개(SSL1, SSL2)로 형성될 경우에는, 상기 각 비트 라인(72a)(74a)(76a)(78a)은 상기 각 스트링 선택 라인(SSL1)(SSL2)을 번갈아 가며 상기 각 스트링 선택 라인(SSL1)(SSL2)의 일측으로 나온 상기 각 셀 스트링(12)(14)의 일단에 소정의 접촉 패드(contact pad; 12b, 14a, 16b, 18a)를 통하여 연결될 수 있다. 그리고, 상기 각 비트 라인과 연결되지 않은 상기 각 셀 스트링(12)(14)의 타단은 외부와 전기적으로 연결되지 않는다.
전자의 실시예 즉, 도 11 내지 도 14와 같이, 복수 개의 워드 라인들의 일측에서 하나의 스트링 선택 라인(SSL)을 통하여 각 셀 스트링(12)(14)의 일단에 각 비트 라인(72)(76)(84)(88)이 형성되는 경우에는 이웃 비트 라인과의 누설전류를 피하기 위하여, 층을 달리하며 형성될 수 있다. 예를 들어, 비트 라인 72, 76은 아래층에, 비트 라인 84, 88은 그 윗 층에 형성할 수 있다.
상기 셀 스트링의 일단에 연결된 스트링 선택 트랜지스터는 적어도 한 개 이상으로 구성된다. 셀 어레이가 간단한 경우에는 하나의 스트링 선택 트랜지스터로도 동작이 가능하지만, 복잡할 경우 하나 이상의 스트링 선택 트랜지스터를 직렬로 연결하여 동작할 수 있다.
상기와 같이 구성됨으로써, 도 10과 같은 종래 낸드 플래시 메모리 어레이에서 필수적으로 요구되었던 GSL 및 CSL을 제거할 수 있게 되어, 이로 인한 면적소모를 줄여 집적도를 높일 수 있게 된다.
1: 반도체 기판
10, 91, 92: 담장형 반도체
11: 공핍 영역
12, 12', 14, 14': 쌍둥이 핀, 제 2 반도체층
22, 24: 제 1 반도체층
30: 분리 절연막
32: 차폐라인
40; 격리 절연막
50: 게이트 절연막 스택
60: 게이트 전극, 워드 라인
62: 스트링 선택 라인
72, 72a, 74a, 76, 76a, 78a, 84, 88: 비트 라인

Claims (20)

  1. 반도체 기판에 돌출되어 일 방향으로 소정의 길이를 갖도록 형성된 담장형 반도체에 둘 이상의 셀 소자가 직렬로 형성되어 셀 스트링을 이루되,
    상기 셀 스트링의 일단은 상기 담장형 반도체의 일단에 형성된 적어도 하나 이상의 스트링 선택 트랜지스터를 통하여 외부와 전기적으로 연결되고,
    상기 셀 스트링의 타단은 외부와 전기적으로 연결되지 않고,
    상기 각 셀 소자는 상기 담장형 반도체의 상부에 특정 유형의 불순물로 도핑되어 형성된 제 1 반도체층과, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 담장형 반도체에 상기 제 1 반도체층과 반대 유형의 불순물로 도핑되어 형성된 제 2 반도체층 상에 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  2. 제 1 항에 있어서,
    상기 스트링 선택 트랜지스터의 바디는 상기 제 2 반도체층과 전기적으로 격리된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  3. 제 1 항에 있어서,
    상기 담장형 반도체는 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 쌍둥이 핀으로 형성되고,
    상기 쌍둥이 핀은 각각 상부로부터 상기 제 1 반도체층과 상기 제 2 반도체층이 형성되어 독립된 2개의 셀 스트링을 형성하는 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  4. 제 3 항에 있어서,
    상기 쌍둥이 핀은 상기 트랜치 내부에 채워진 분리 절연막으로 분리되고,
    상기 분리 절연막은 상기 쌍둥이 핀보다 돌출되어 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  5. 제 3 항에 있어서,
    상기 쌍둥이 핀을 분리하는 트랜치 표면에 절연막이 형성되고, 상기 절연막 사이에 차폐전극으로 채워진 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  6. 제 5 항에 있어서,
    상기 차폐전극은 상기 반도체 기판과 일체로 형성된 상기 담장형 반도체에 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  7. 제 6 항에 있어서,
    상기 차폐전극은 상기 담장형 반도체와 동일한 유형의 불순물이 도핑된 반도체 물질 또는 도전성 물질로 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  8. 제 3 항에 있어서,
    상기 쌍둥이 핀 사이에 형성된 상기 트랜치 바닥의 하부에 형성된 상기 제 2 반도체층의 표면 근처에는 상기 제 2 반도체층의 다른 곳보다 불순물 도핑 농도가 더 높은 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 각 셀 소자의 게이트 전극은 전하저장층을 포함한 게이트 절연막 스택을 사이에 두고 상기 담장형 반도체의 길이 방향과 교차 되게 상기 PN 접합을 포함하여 상기 제 1 반도체층을 감싸며 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  10. 제 9 항에 있어서,
    상기 제 1 반도체층은 상부와 측면이 만나는 모서리 부분이 둥글게 라운된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  11. 제 9 항에 있어서,
    상기 게이트 절연막 스택은 상기 담장형 반도체의 측벽 상에만 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  12. 제 9 항에 있어서,
    상기 게이트 절연막 스택은 상기 전하저장층/블록킹 절연막 순으로, 또는 터널링절연막/상기 전하저장층/블로킹절연막 순으로, 또는 제 1 터널링절연막/제 1 전하저장층/제 2 터널링절연막/ 제 2 전하저장층/블로킹절연막 순으로 적층되어 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 담장형 반도체는 상기 제 2 반도체층의 하부에 상기 제 2 반도체층과 PN 접합을 이루도록 상기 제 1 반도체층과 동일한 유형의 불순물로 도핑된 제 3 반도체층이 더 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  14. 제 13 항에 있어서,
    상기 제 3 반도체층은 상기 반도체 기판으로 확장 형성되어 이웃 담장형 반도체와 전기적으로 연결시킨 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  15. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층 상부에는 상기 제 1 반도체층과 동일한 유형의 불순물로 도핑되되, 상기 제 1 반도체층보다 에너지 밴드갭이 작은 제 4 반도체층이 더 형성된 것을 특징으로 하는 비휘발성 메모리의 셀 스트링.
  16. 반도체 기판에 일 방향으로 소정의 길이를 갖도록 형성된 복수 개의 셀 스트링들과, 상기 각 셀 스트링을 교차하며 형성된 복수 개의 워드 라인들과, 상기 각 셀 스트링의 일단과 전기적으로 연결된 복수 개의 비트 라인들과, 상기 각 셀 스트링을 선택하기 위한 하나 이상의 스트링 선택 라인을 포함하여 구성된 낸드 플래시 메모리 어레이에 있어서,
    상기 각 셀 스트링은 상기 반도체 기판에 돌출된 담장형 반도체에 형성되고,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 적어도 일측에서 상기 담장형 반도체를 교차하며 형성되고,
    상기 각 비트 라인은 상기 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 전기적으로 연결되고,
    상기 각 셀 스트링의 타단은 외부와 전기적으로 연결되지 않고,
    상기 각 셀 스트링을 구성하는 각 셀 소자는 상기 담장형 반도체의 상부에 특정 유형의 불순물로 도핑되어 형성된 제 1 반도체층과, 상기 제 1 반도체층의 하부에서 PN 접합을 이루도록 상기 담장형 반도체에 상기 제 1 반도체층과 반대 유형의 불순물로 도핑되어 형성된 제 2 반도체층 상에 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  17. 제 16 항에 있어서,
    상기 담장형 반도체는 상기 반도체 기판에 일정 간격으로 복수 개 돌출되고, 각각 길이방향으로 상부로부터 일정 깊이의 트랜치로 분리되어 형성된 쌍둥이 핀으로 형성되고,
    상기 각 쌍둥이 핀 사이에는 내부 양 측면으로 절연막을 사이에 두고 각 셀 소자에 차폐전극을 구성하는 차폐라인이 더 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  18. 제 17 항에 있어서,
    상기 차폐라인은 상기 반도체 기판과 전기적으로 연결되거나 상기 반도체 기판과 독립적으로 특정 전압이 인가되는 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 일측에서 적어도 하나로 이상으로 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 스트링 선택 라인은 상기 복수 개의 워드 라인들의 양측에서 2개 형성되고, 상기 각 비트 라인은 상기 각 스트링 선택 라인을 번갈아 가며 상기 각 스트링 선택 라인의 일측으로 나온 상기 각 셀 스트링의 일단에 연결되는 것을 특징으로 하는 낸드 플래시 메모리 어레이.
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