KR20160110362A - 핀 기반 반도체 디바이스들 및 방법들 - Google Patents
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Abstract
반도체 디바이스들, 집적 회로 디바이스들 및 방법들의 실시예들이 개시된다. 일부 실시예들에서, 반도체 디바이스는 기판 상에 배치된 제1 핀 및 제2 핀을 포함할 수 있다. 제1 핀은 제2 재료와 기판 사이에 배치된 제1 재료, 제3 재료와 제1 재료 사이에 배치된 제2 재료, 및 제4 재료와 제2 재료 사이에 배치된 제3 재료를 포함하는 부분을 가질 수 있다. 제1 및 제3 재료들은 제1 유형의 외인성 반도체로부터 형성될 수 있고, 제2 및 제4 재료들은 제2의 상이한 유형의 외인성 반도체로부터 형성될 수 있다. 제2 핀은 제1 핀과 측방향으로 분리될 수 있고 제1, 제2, 제3 또는 제4 재료들 중 적어도 하나와 물질적으로 연속할 수 있다. 다른 실시예들이 개시 및/또는 청구될 수 있다.
Description
본 개시내용의 실시예들은 일반적으로 반도체 디바이스들의 분야, 및 특히, 핀 기반 반도체 디바이스들 및 방법들에 관한 것이다.
일부 기존의 집적 회로(IC) 디바이스들은 디바이스의 접합 레벨에 하나 이상의 실리콘 제어 정류기들(SCR들)을 포함한다. 이들 SCR들은 전형적으로 실리콘 기판의 표면을 따라 실질적으로 측방향으로 배열된 N형 및 P형 재료들을 형성하기 위해 이온 주입을 사용하여 제조된다. 접합 갭들은 이온 주입으로 달성할 수 있는 제한된 정밀도뿐만 아니라, 종래의 리소그래피에 의해 도입된 최소 거리들로 되기 때문에 이러한 SCR들은 쉽게 스케일되지 않는 큰 풋프린트를 갖는다. 결과적으로, 기존의 SCR들 및 다른 플레이너(planar) 반도체 디바이스들은 IC 특징 크기들이 계속 소형화됨에 따라 부적합할 수 있다.
실시예들은 첨부 도면과 함께 이루어진 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해서, 유사한 참조 번호들이 유사한 구성 요소들을 표시한다. 실시예들은 첨부 도면에서 예로서 도시되고 그것에 의해 제한되는 것은 아니다.
도 1-4는 일부 실시예들에 따른, 다양한 반도체 디바이스들의 단면도들.
도 5-17은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 다양한 스테이지들을 도시한 도면.
도 18-21은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 패터닝 동작들의 다양한 스테이지들을 도시한 도면.
도 22는 일부 실시예들에 따른, 기판 상에 배열된 복수의 반도체 디바이스의 어레이의 사시도.
도 23은 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도
도 24는 사이리스터로서 구성된 반도체 디바이스의 실시예의 물리도.
도 25는 일부 실시예들에 따른, 디바이스 층에서의 반도체 디바이스들을 포함하는 집적 회로 디바이스의 부분의 단면도.
도 26은 일부 실시예들에 따른, 반도체 디바이스를 포함할 수 있는 컴퓨팅 디바이스의 블록도.
도 1-4는 일부 실시예들에 따른, 다양한 반도체 디바이스들의 단면도들.
도 5-17은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 다양한 스테이지들을 도시한 도면.
도 18-21은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 패터닝 동작들의 다양한 스테이지들을 도시한 도면.
도 22는 일부 실시예들에 따른, 기판 상에 배열된 복수의 반도체 디바이스의 어레이의 사시도.
도 23은 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도
도 24는 사이리스터로서 구성된 반도체 디바이스의 실시예의 물리도.
도 25는 일부 실시예들에 따른, 디바이스 층에서의 반도체 디바이스들을 포함하는 집적 회로 디바이스의 부분의 단면도.
도 26은 일부 실시예들에 따른, 반도체 디바이스를 포함할 수 있는 컴퓨팅 디바이스의 블록도.
본 개시내용의 실시예들은 핀 기반 반도체 디바이스들 및 그들의 제조를 위한 방법 및 집적 회로(IC) 디바이스들에서의 사용을 설명한다. 다음의 설명에서, 예시적 구현들의 다양한 양태들이 그들의 연구의 본질을 본 기술 분야의 다른 통상의 기술자에게 전달하기 위해 본 기술 분야의 통상의 기술자에 의해 공통으로 이용되는 용어들을 사용하여 설명될 것이다. 그러나, 본 개시내용이 설명된 양태들의 일부로만 실시될 수 있다는 것은 본 기술 분야의 통상의 기술자에게 분명할 것이다. 설명의 목적들을 위해, 특정한 수들, 재료들 및 구성들이 예시적 구현들의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 개시내용의 실시예들이 특정한 상세들 없이 실시될 수 있다는 것은 본 기술 분야의 통상의 기술자에게 분명할 것이다. 다른 예들에서, 널리 공지된 특징들은 예시적 구현들을 불명하게 하지 않기 위해 생략 또는 간소화된다.
다음의 상세한 설명에서, 유사한 번호들이 전체에 걸쳐 유사한 부분들을 표시하고, 본 개시내용의 주제가 실시될 수 있는 예시적 실시예들에 의해 도시된, 그 부분을 형성하는 첨부 도면이 참조된다. 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변화들이 본 개시내용의 범위에서 벗어나지 않고서 이루어질 수 있다는 것을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한된 의미로 취해지지 않고, 실시예들의 범위는 첨부된 청부 범위 및 그들의 균등물들에 의해 정의된다.
본 개시내용의 목적들을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A와 B)를 의미한다. 본 개시내용의 목적들을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A와 B), (A와 C), (B와 C), 또는 (A, B, 및 C)를 의미한다.
설명은 상부/하부, 안/밖, 위/아래, 수직/수평, 위로/아래로 등과 같은 시각에 기초한 설명들을 사용할 수 있다. 이러한 설명들은 단지 논의를 용이하게 하는 데 사용되고 여기에 설명된 실시예들의 응용을 어떤 특정한 배향으로 제한하려는 것은 아니다. 설명은 동일한 또는 상이한 실시예들 중 하나 이상을 참조할 수 있는, 문구들 "실시예에서", 또는 "실시예들에서"를 사용할 수 있다. 또한, 본 개시내용의 실시예들에 대해 사용되는 것과 같은, 용어들 "구성하는", "포함하는", "갖는" 등은 동의어이다.
도 1-4는 반도체 디바이스(100)의 실시예들의 단면도들이다. 반도체 디바이스(100)는 예를 들어, IC 디바이스의 디바이스 층에(예를 들어, 접합 레벨에) 형성될 수 있다. 각각의 반도체 디바이스(100)는 제1 핀(102) 및 제2 핀(104)을 포함할 수 있다. 제1 핀(102) 및 제2 핀(104)은 기판(106) 상에 배치될 수 있다. 기판(106)은 반도체 기판, 반도체-온-절연체(SOI) 기판, 절연체 기판(예를 들어, 사파이어), 및/또는 이들의 임의의 조합과 같지만, 이들로 제한되지 않는 반도체 디바이스를 형성하는 데 적합한 본 기술 분야에 공지된 임의의 기판일 수 있다. 일부 실시예들에서, 기판(106)은 실리콘과 같지만, 이로 제한되지 않는 실질적으로 단결정 반도체를 포함한다. 도 1에서, 기판(106)은 (아래에 논의되는 바와 같이, 도핑된 실리콘과 같은, 외인성 반도체일 수 있는) 재료(130) 및 (실리콘 또는 다른 기판 재료일 수 있는) 재료(138)를 포함할 수 있다.
제1 핀(102) 및/또는 제2 핀(104)은 광범위하게 다양한 구조적 형태들 및 치수들을 취할 수 있다. 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 각각 기판(106)의 상부 표면(148)의 평면에 비평행한 측면 표면들(142 및 144) 및 각각 기판(106)의 상부 표면(148)과 함께 둥굴게 되거나 실질적으로 플레이너일 수 있는 상부 표면들(152 및 154)을 포함할 수 있다.
제1 핀(102)은 제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114)를 포함할 수 있다. 제1 재료(108)는 제2 재료(110)와 기판(106) 사이에 배치될 수 있다. 제2 재료(110)는 제3 재료(112)와 제1 재료(108) 사이에 배치될 수 있다. 제3 재료(112)는 제4 재료(114)와 제2 재료(110) 사이에 배치될 수 있다.
일부 실시예들에서, 제1 재료(108) 및 제3 재료(112)는 한 유형의 외인성 반도체로부터 형성될 수 있다. 여기에 사용되는 바와 같이, "외인성 반도체"는 도펀트가 반도체의 전자 및 정공 농도를 변화시키도록 도입된 반도체를 말한다. 여기에 사용되는 바와 같이, 외인성 반도체의 "유형"은 외인성 반도체가 정공 농도보다 전자 농도가 큰("N형 반도체" 또는 "N형"이라고 함) 또는 전자 농도보다 정공 농도가 큰("P형 반도체" 또는 "P형"이라고 함) 외인성 반도체를 말한다. 일부 실시예들에서, 제1 재료(108) 및 제3 재료(112)는 N형 반도체로부터 형성될 수 있고; 다른 실시예들에서, 제1 재료(108) 및 제3 재료(112)는 P형 반도체로부터 형성될 수 있다. 유사하게, 도펀트는 도펀트가 (N형 외인성 반도체를 위한 도펀트로서 작용하는) 전자들 또는 (P형 외인성 반도체를 위한 도펀트로서 작용하는) 정공들을 제공하는지에 따라 특정한 외인성 반도체 유형을 "위한" 도펀트를 말한다.
임의의 바람직한 도펀트들이 여기에 사용될 수 있다. 예를 들어, 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 Ⅳ족 반도체 조성물들(예를 들어, 실리콘 또는 게르마늄)로부터 형성될 수 있고; 이러한 실시예들에서, 예시적인 P형 도펀트들은 Ⅲ족 억셉터들(예를 들어, 붕소 또는 게르마늄)을 포함할 수 있고, 예시적인 N형 도펀트들은 Ⅴ족 도너들(예를 들어, 인 또는 비소)을 포함할 수 있다. 일부 실시예들에서, 도펀트는 보로실리케이트 글래스, 포스포실리케이트 글래스, 또는 다른 도핑된 글래스들과 같은 도핑된 글래스일 수 있다.
일부 실시예들에서, 제2 재료(110) 및 제4 재료(114)는 제1 재료(108) 및 제3 재료(112)를 형성하는 데 사용된 유형과 상이한 유형의 외인성 반도체로부터 형성될 수 있다. 예를 들어, 제1 재료(108) 및 제3 재료(112)가 P형 반도체로부터 형성되면, 제2 재료(110) 및 제4 재료(114)는 N형 반도체로부터 형성될 수 있고, 그 반대도 가능하다. 상이한 유형들을 갖는 인접한 재료들은 반도체 디바이스(100)를 형성하도록 임의의 바람직한 방식으로 배열될 수 있는 NP 접합들을 제공할 수 있다. 예를 들어, 일부 실시예들에서, 반도체 디바이스(100)는 제1 핀(102)의 제1 부분(102a)을 따라 수직으로 배열된 (제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(112)의 "스택"에 의해 제공된) NPNP 또는 PNPN 접합 스택을 포함할 수 있다.
제2 핀(104)은 기판(106) 상에서 제1 핀(102)과 측방향으로 분리될 수 있고, 제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114) 중 적어도 하나와 물질적으로 연속하는 재료(134)를 가질 수 있다. 여기에 사용되는 바와 같이, 재료들 사이의 반도체의 공통의 유형을 통해 전기적으로 연속하는 경로가 있다면 2개의 재료는 "물질적으로 연속할" 수 있다.
일부 실시예들에서, 그들이 동일한 재료로부터 형성되고 그들 사이의 동일한 재료의 다른 부분을 갖거나 이에 인접하면 2개의 재료는 물질적으로 연속할 수 있다. 일부 실시예들에서, 핀은 단지 핀의 실질적으로 모두를 둘러쌀 수 있는 단일 재료를 포함할 수 있다. 예를 들어, 도 1, 3 및 4의 실시예들에서, 제2 핀(104)의 재료(134)는 제2 핀(104)의 실질적으로 모두를 둘러쌀 수 있다. 도 2의 실시예에서, 제2 핀은 재료(134)와 기판(106) 사이에 (기판(106)과 동일한 재료, 또는 기타 재료로 형성될 수 있는) 재료(136)를 포함할 수 있다. 도 1, 3 및 4에서, 재료(134)는 (아래에 논의되는 바와 같이, 제1 재료(108) 및 재료(134)와 동일한 유형의 외인성 반도체로 형성될 수 있고 예를 들어, 고체 소스 확산에 의해 형성될 수 있는 브리징 부분(130)을 통해) 제1 핀(102)의 제1 재료(108)와 물질적으로 연속할 수 있다. 도 2에서, 재료(134)는 (제2 재료(110) 및 재료(134)와 동일한 유형의 외인성 반도체로 형성될 수 있고 절연체 재료(132)에 의해 지지될 수 있는 브리징 부분(130)을 통해) 제1 핀(102)의 제2 재료(110)와 물질적으로 연속할 수 있다.
일부 실시예들에서, 반도체 디바이스(100)는 하나 이상의 도전성 컨택을 포함할 수 있다. 예를 들어, 도 3 및 4의 실시예들에서, 도전성 컨택(212)은 제2 핀(104)의 재료(134) 상에 배치될 수 있고, 도전성 컨택(214)은 제1 핀(102)의 제4 재료(114) 상에 배치될 수 있고, 도전성 컨택(216)은 제1 핀(102)의 제2 재료(110) 상에 배치될 수 있다.
일부 실시예들에서, 반도체 디바이스(100)의 제1 핀(102)은 제1 부분 및 제2 부분을 포함할 수 있다. 이러한 실시예들의 예들은 제1 핀(102)의 제1 부분(102a) 및 제2 부분(102b)이 측방향으로 배치된, 도 3 및 4에 도시된다. 일부 실시예들에서, 제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114)는 제1 부분(102a) 내에 포함될 수 있고, 다른 재료들은 제2 부분(102b) 내에 포함될 수 있다. 예를 들어, 도 3의 실시예에서, 제2 부분(102b)은 제1 재료(220) 및 제2 재료(222)를 포함할 수 있다. 도 4의 실시예에서, 제2 부분(102b)은 제1 재료(220), 제2 재료(222), 및 제3 재료(224)를 포함할 수 있다.
일부 실시예들에서, 제2 부분(102b)의 하나 이상의 재료는 제1 부분(102a)의 하나 이상의 재료와 물질적으로 연속할 수 있다. 예를 들어, 도 3에 도시한 바와 같이, 제1 부분(102a)의 제1 재료(108) 및 제2 재료(110)는 각각 제2 부분(102b)의 제1 재료(220) 및 제2 재료(222)와 물질적으로 연속할 수 있다. 도 4에 도시한 바와 같이, 제1 부분(102a)의 제1 재료(108), 제2 재료(110), 및 제3 재료(112)는 각각 제2 부분(102b)의 제1 재료(220), 제2 재료(222), 및 제3 재료(224)와 물질적으로 연속할 수 있다. 제2 부분(102b) 내에 포함된 재료들은 제1 부분(102a) 내의 재료들과 유사하게 또는 상이하게 배열될 수 있다. 예를 들어, 도 4에 도시한 바와 같이, 제1 부분(102a)의 제1 재료(108) 및 제2 부분(102b)의 제1 재료(220)는 실질적으로 플레이너일 수 있다. 제1 부분(102a) 내의 제2 재료(110)는 실질적으로 플레이너일 수 있지만, 제2 부분(102b)의 제2 재료(222)는 상이한 기하 구조(즉, 제2 부분(102b) 내의 상이한 두께들)를 가질 수 있다. 제1 부분(102a) 내의 제3 재료(112)는 실질적으로 선형으로 배열될 수 있지만, 제2 부분(102b)의 제3 재료(224)는 상이한 기하 구조(즉, 제1 부분(102a)보다 제2 부분(102b)에서 두껍고, 제2 부분(102b) 내의 제2 재료(222)의 일부 위에 그리고 제2 부분(102b) 내의 제2 재료(222)의 일부에 대해 측방향으로 배치됨)를 가질 수 있다.
일부 실시예들에서, 제1 부분(102a)의 제4 재료(114)와 제2 부분(102b)의 제2 재료(222)는 제1 부분(102a)의 제3 재료(112)와 물질적으로 연속하는 재료에 의해 측방향으로 분리될 수 있다. 이러한 실시예들은 제2 부분(102b)의 제3 재료(224)가 제1 부분(102)의 제4 재료(114)와 제2 부분(102b)의 제2 재료(222)를 측방향으로 분리시키고, 제1 부분(102a)의 제3 재료(112)와 물질적으로 연속하는 도 4에 도시된다.
위에 주목된 바와 같이, 일부 실시예들에서, 반도체 디바이스(100)는 제1 핀(102)의 제1 부분(102a)을 따라 수직으로 배열된 (제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114)의 "스택"에 의해 제공된) NPNP 또는 PNPN 접합 스택을 포함할 수 있다. 제2 핀(104) 및 제1 핀(102)의 제2 부분(102b)은 각각 NPNP 또는 PNPN 재료들 중 적어도 하나와 물질적으로 연속하는 재료를 포함할 수 있고, 도전성 컨택이 NPNP 또는 PNPN 접합 스택 내의 바람직한 재료와 전기적으로 접촉하여 배치될 수 있는 표면을 제공할 수 있다. 예를 들어, 도전성 컨택(212)은 제1 재료(108)와의 전기적 액세스를 제공하기 위해 제2 핀(104)의 재료(134) 상에 배치될 수 있고, 도전성 컨택(216)은 제2 재료(110)와의 전기적 액세스를 제공하기 위해 제1 핀(102)의 제2 부분(102b)의 제2 재료(222) 상에 배치될 수 있다. 제2 핀(104) 및 제1 핀(102)의 제2 부분(102b)은 그러므로 제1 부분(102a) 내의 다양한 재료들과의 전기적 접속의 도관들로서 기능할 수 있다.
일부 실시예들에서, 제1 부분(102a)의 표면(152a)은 제2 부분(102b)의 표면(152b)과 동일한 평면이거나 상이한 평면에 있을 수 있다. 예를 들어, 도 3은 표면(152a) 및 표면(152b)이 동일한 평면에 있지 않고 (대신에 거리(206)만큼 분리된) 반도체 디바이스(100)의 실시예를 도시한다. 도 4는 표면(152a) 및 표면(152b)이 실질적으로 동일한 평면에 있는 반도체 디바이스(100)의 실시예를 도시한다.
일부 실시예들에서, 제2 핀(104)은 제1 핀(102)과 절연체에 의해 측방향으로 분리될 수 있다. 예를 들어, 도 3 및 4에서, 제1 핀(102)은 제2 핀(104)과 절연체(210)에 의해 측방향으로 분리될 수 있다. 일부 실시예들에서, 절연체(210)는 실리콘 이산화물, 실리콘 산화질화물, 또는 실리콘 질화물 중 하나 이상의 층과 같지만 이들로 제한되지 않는 분리 절연체를 포함할 수 있다.
도 1-4가 4개의 교대하는 유형들의 반도체들을 갖는 제1 핀의 부분을 갖는 반도체 디바이스들(100)을 도시하지만, 반도체 디바이스(100)의 다양한 실시예들은 다양한 유형들 및 배열들을 갖는 더 많거나 더 적은 수의 재료를 포함할 수 있다. 예를 들어, 반도체 디바이스(100)의 일부 실시예들은 3개의 교대하는 재료들을 포함할 수 있다. 3개의 교대하는 재료들("NPN" 또는 "PNP" 구조들 등)은 바이폴라 접합 트랜지스터들(BJT들)을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 낮거나 진성 도핑의 영역들이 고전압 또는 광학 응용들에서 사용하기 위해 P형/절연체/N형("PIN") 구성에 삽입될 수 있다. 반도체 디바이스(100)의 일부 실시예들은 5개의 교대하는 재료들을 포함할 수 있다. 예를 들어, PNPNP 또는 NPNPN 구성들은 정전기 방전 보호 디바이스들에서 유용할 수 있다.
일부 실시예들에서, 반도체 디바이스(100)는 재료들의 "NPNP" 또는 "PNPN" 배열을 가질 수 있고, 사이리스터(또한 때때로 "실리콘 제어 정류기" 또는 "SCR"이라고 함)로서 사용될 수 있다. 사이리스터의 물리도가 사이리스터(2400)가 한 쌍의 트랜지스터: NPN 트랜지스터(2402)와 PNP 트랜지스터(2404)로서 모델화될 수 있는 도 24의 물리도에 도시된다. 사이리스터(2400)는 캐소드(2406)(및 대응하는 컨택(2412)), 게이트(2408)(및 대응하는 컨택(2414)), N형 재료(2418), 및 애노드(2410)(및 대응하는 컨택(2416))를 가질 수 있다. 작은 전압이 게이트(2408)와 캐소드(2406) 사이에 인가될 때, NPN 트랜지스터(2402)는 결과적인 전류에 의해 턴 온될 있고, PNP 트랜지스터(2404)를 턴 온시킬 수 있다. PNP 트랜지스터(2404)를 통하는 전류는 NPN 트랜지스터(2402)에 전류를 공급하여, NPN 트랜지스터(2402)는 게이트(2408)에 인가된 전위 없이 온으로 유지될 수 있다. 일부 실시예들에서, 제1 재료(108)는 캐소드(2406)로서 기능할 수 있고, 제2 재료(110)는 게이트(2408)로서 기능할 수 있고, 제3 재료(112)는 N형 재료(2418)로서 기능할 수 있고, 제4 재료(114)는 애노드(2410)로서 기능할 수 있다. 일부 실시예들에서, 도 3-4의 도전성 컨택(212)은 컨택(2412)으로서 기능할 수 있고, 도전성 컨택(212)은 컨택(2414)으로서 기능할 수 있고, 도전성 컨택(216)은 컨택(2416)으로서 기능할 수 있다.
일부 실시예들에서, 사이리스터로서 형성된 반도체 디바이스(100)는 IC 디바이스 내의 정전기 방전 보호 회로(예를 들어, 고전압 클램핑 메커니즘)에서 사용될 수 있다. 사이리스터들은 특히 그렇지 않으면 소형 IC 디바이스들을 손상시킬 수 있는 고 전류 스파이크들을 싱크하기 위해 시스템-온-칩(SoC) 아키텍처들에서 유용할 수 있지만, (예를 들어, 컨택 핀이 외부 환경에 노출되므로, 정전기 방전 보호를 요구할 때마다) 다른 보호 응용들에서 사용될 수 있다. 사이리스터들 및 다른 정류기들은 또한 다양한 전압 제어 응용들에서 사용될 수 있다.
여기에 개시된 기술들에 따라 형성된 사이리스터들 및 다른 정류기들 및 다른 반도체 디바이스들은 IC 디바이스들에서 사용된 기존의 SCR들보다 많은 장점을 가질 수 있다. 위에 주목된 바와 같이, 일부 기존의 플레이너 상보형 금속 산화물 반도체(CMOS) 공정들에서, SCR들은 전형적으로 실리콘 기판의 표면을 따라 실질적으로 측방향으로 배열된 N형 및 P형 재료들로 구성된다. 이러한 SCR들은 N형 및 P형 재료들이 측방향으로 분배되어야 하기 때문에 큰 풋프린트를 갖는다. 이 풋프린트는 측방향으로 분리된 N형 및 P형 재료들이 바람직한 NP 접합들을 형성하기 위해 실리콘 내에서 이격되어야 하고, 이 간격은 종래의 리소그래피에 의해 도입된 최소 길이들로 되기 때문에 쉽게 스케일되지 않는다. 부가적으로, 기존의 SCR들은 보통 실리콘 기판 내로 도펀트들을 주입하기 위해 이온 주입 기술을 사용함으로써 제조된다. 도펀트들을 실리콘 내로 몰아넣는(drive) 것은 전형적으로 실질적으로 수평 및 수직 "스트래글(straggle)"을 나타내는 고 에너지 입자들을 요구하므로 실리콘 내에 정밀하게 배치될 수 없다. 결과적으로, 이온 주입을 통해 형성된 구조들의 정밀도 (및 그러므로, 최소 달성가능한 특징 크기)는 제한될 수 있다. 스트래글과 조합된 리소그래픽 바이어스 및 침투는 또한 주입된 이온의 도펀트 분배에 영향을 줄 수 있게 되어 의도된 접합의 위치에 영향을 주고, 주입된 이온 (및 접합) 위치에 추가 변화를 부가할 수 있다.
여기에 개시된 핀 기반 배열들 및 기술들을 사용하여 형성된 사이리스터들 및 다른 반도체 디바이스들은 핀 전계 효과 트랜지스터(FinFET) 및 다른 제조 공정 흐름들 내로 쉽게 결합될 수 있는 소형의 스케일가능한 디바이스들을 제공할 수 있다. 일부 실시예들에서, 고체 소스 확산 기술들이 여기에 설명된 핀 기반 반도체 디바이스의 제조에 유리하게 사용될 수 있다. 아래에 논의되는 바와 같이, 고체 소스 확산 기술들은 반도체 디바이스(100)의 각각의 재료 내의 도핑의 치수들이 이온 주입 기술들을 사용하여 가능한 것보다 정밀하게 제어되게 할 수 있다. 특히, 고체 소스 확산은 NP 접합 깊이들 및 도핑의 양에 대한 더욱 정밀한 제어를 가능하게 하여, 반도체 디바이스들(예를 들어, 사이리스터들) 간의 변화를 최소화시키고 그들의 동작 특성들의 미세 조정을 가능하게 한다. (예를 들어, NPNP 접합 스택에서) 핀을 따라 재료를 적층함으로써, 사이리스터들 및 다른 반도체 디바이스들이 종래의 플레이너 디바이스들보다 더 조밀하게 구성될 수 있다. 전통적인 이온 주입 기술들은 반도체 디바이스(100)의 접합 스택킹 구성을 위해 요구된 정밀도 및 치수들을 용이하게 달성할 수 없다. 부가적으로, 접합 갭들이 기판에서 측방향으로 배열될 필요가 없기 때문에, 반도체 디바이스(100)의 다양한 부분들 및 핀들 내의 재료들의 치수들은 단지 선택 위치들에 배치될 도전성 컨택들의 최소 치수들만큼만 제약될 수 있다. 이것은 반도체 디바이스(100)의 적극적인 스케일링을 가능하게 할 수 있다.
도 5-17은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 다양한 스테이지들을 도시한다. 도 5-17 각각은 파선들을 따라 취해진, 반도체 디바이스의 제조에서의 관련된 스테이지의 2개의 단면 도시들(a 및 b)을 포함한다. 도 5-17이 단일 반도체 디바이스의 제조를 도시하지만, 아래에 설명된 동작들은 원하는 밀도를 달성하기 위해 기판 상의 반도체 디바이스들의 어레이에 병렬로 적용될 수 있다.
도 5를 참조하면, 어셈블리(500)가 도시된다. 어셈블리(500)는 기판(106)을 참조하여 위에 논의된 기판들 중 어느 하나와 같은, 실리콘 웨이퍼 또는 다른 기판 재료를 포함할 수 있다.
도 6을 참조하면, 어셈블리(500) 내에 제1 핀(102) 및 제2 핀(104)을 형성한 후의 어셈블리(600)가 도시된다. 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 임의의 종래의 핀 형성 기술을 사용하여 형성될 수 있다. 제1 핀(102)과 제2 핀(104)은 기판(106) 상에 형성될 수 있고, 거리(616)만큼 측방향으로 분리될 수 있다. 일부 실시예들에서, 어셈블리(600)는 제1 핀(102) 및 제2 핀(104)을 남겨 놓기 위해 어셈블리(500)로부터 재료를 제거함으로써 형성될 수 있다. 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 실질적으로 단결정일 수 있고, 기판(106)과 동일한 결정 배향을 가질 수 있다. 다결정 핀 실시예들이 또한 가능하다. 제1 핀(102)은 측면 표면(808) 및 상부 표면(606)을 가질 수 있고, 제2 핀(104)은 측면 표면(608) 및 상부 표면(610)을 가질 수 있다.
도 7을 참조하면, 어셈블리(600) 상에 도펀트 소스 막(702)을 퇴적한 후의 어셈블리(700)가 도시된다. 도펀트 소스 막(702)은 제1 핀(102)의 측면 표면(808) 및 상부 표면(606) 위에, 제2 핀(104)의 측면 표면(608) 및 상부 표면(610) 위에, 및 기판(106)의 중간 표면들 위에 퇴적될 수 있다. (여기에 설명된 도펀트 소스 막들 중 어느 것뿐만 아니라) 도펀트 소스 막(702)을 퇴적하는 데 사용되는 퇴적 기술은 그것의 조성물에 따라 다를 수 있고; 예시적인 기술들은 화학 증착(CVD), 원자 층 퇴적(ALD) 및 물리 증착(PVD)을 포함할 수 있다. 도펀트 소스 막(702)의 조성물 및 두께는 응용에 따라 변화할 수 있다. 예를 들어, 일부 실시예들에서, 도펀트 소스 막(702)은 약 2나노미터의 두께를 가질 수 있다. 일부 실시예들에서, 도펀트 소스 막(702)은 컨포멀할 수 있고 균일하게 도핑될 수 있다. 일부 실시예들에서, 도펀트 소스 막(702)은 포스포실리케이트 글래스와 같은, N형 도펀트일 수 있다. 일부 실시예들에서, 질화물의 얇은 층(예를 들어, 두께가 3-5나노미터) 또는 또 하나의 보호 층(예를 들어, 실리콘 또는 산화물)이 에칭 장벽으로서 기능하도록 도펀트 소스 막(702)(또는 여기에 설명된 도펀트 소스 막들 중 어느 것)에 도포될 수 있다. 에칭 장벽은 도핑된 글래스 산화물의 패터닝/제거를 용이하게 할 수 있다. 일부 패터닝 기술들은 에칭 장벽으로부터 이익을 얻을 수 없고, 일부는 이전에 형성된 패터닝된 재료의 하부 층들을 보호하기 위한 에칭 스톱을 필요로 할 수 있다.
도 8을 참조하면, 도펀트 소스 막(802)을 형성하기 위해 도펀트 소스 막(702)의 일부를 제거하도록 어셈블리(700)의 도펀트 소스 막(702)을 패터닝한 후의 어셈블리(800)가 도시된다. 도 8에 도시한 바와 같이, 도펀트 소스 막(802)은 제2 핀(104) 및 제1 핀(102)의 측면 표면(808)의 영역(804)과 접촉할 수 있고, 측면 표면(808)의 영역(806)과 접촉하지 않을 수 있다. 임의의 적합한 패터닝 동작이 (3층 레지스트/리세스 구조와 같은) 도펀트 소스 막(802)을 형성하도록 도펀트 소스 막(702)을 패터닝하는 데 사용될 수 있다. (여기에 설명된 도펀트 소스 막들 중 어느 것뿐만 아니라) 도펀트 소스 막(702)을 패터닝하는 데 사용될 수 있는 예시적인 패터닝 동작들이 도 18-21을 참조하여 아래에 논의된다.
도 9를 참조하면, 어셈블리(800) 상에 도펀트 소스 막(902)을 퇴적한 후의 어셈블리(900)가 도시된다. 도펀트 소스 막(902)은 제1 핀(102)의 측면 표면(808) 및 상부 표면(606) 위에, 제2 핀(104)의 측면 표면(608) 및 상부 표면(610) 위에, 및 기판(106)의 중간 도펀트 소스 막들 및 표면들 위에 컨포멀하게 퇴적될 수 있다. 일부 실시예들에서, 도펀트 소스 막(902)의 유형은 도펀트 소스 막(802)의 유형과 상이할 수 있다. 예를 들어, 도펀트 소스 막(902)은 P형 도펀트일 수 있고, 도펀트 소스 막(802)은 N형 도펀트일 수 있다(또는 그 반대도 가능하다). 도펀트 소스 막(902)의 조성물 및 두께는 응용에 따라 변화할 수 있다. 일부 실시예들에서, 도펀트 소스 막(902)은 컨포멀할 수 있고 균일하게 도핑될 수 있다.
도 10을 참조하면, 도펀트 소스 막(1002)을 형성하기 위해 도펀트 소스 막(902)의 일부를 제거하도록 어셈블리(900)의 도펀트 소스 막(902)을 패터닝한 후의 어셈블리(1000)가 도시된다. 도 10에 도시한 바와 같이, 도펀트 소스 막(1002)은 제1 핀(102)의 측면 표면(808)의 영역(1004)과 접촉할 수 있고, 측면 표면(808)의 영역(1006)과 접촉하지 않을 수 있다. 부가적으로, 도펀트 소스 막(1002)은 제1 핀(102)의 상부 표면(606)의 영역(1008)과 접촉할 수 있고, 상부 표면(606)의 영역(1010)과 접촉하지 않을 수 있다. 도펀트 소스 막(802)는 도펀트 소스 막(1002)과 기판(106) 사이에 배치될 수 있다.
도 11을 참조하면, 어셈블리(1000) 상에 도펀트 소스 막(1102)을 퇴적한 후의 어셈블리(1100)가 도시된다. 도펀트 소스 막(1102)은 제1 핀(102)의 측면 표면(808) 및 상부 표면(606) 위에, 제2 핀(104)의 측면 표면(608) 및 상부 표면(610) 위에, 및 기판(106)의 중간 도펀트 소스 막들 및 표면들 위에 컨포멀하게 퇴적될 수 있다. 일부 실시예들에서, 도펀트 소스 막(1102)의 유형은 도펀트 소스 막(1002)의 유형과 상이할 수 있다. 예를 들어, 도펀트 소스 막(1102)은 N형 도펀트일 수 있고, 도펀트 소스 막(1002)은 P형 도펀트일 수 있다(또는 그 반대도 가능하다). 일부 실시예들에서, 도펀트 소스 막들(802, 1002 및 1102)은 유형이 교대할 수 있다(예를 들어, NPN 또는 PNP). 일부 실시예들에서, 도펀트 소스 막(702)은 포스포실리케이트 글래스와 같은 N형 도펀트일 수 있다. 도펀트 소스 막(1102)의 조성물 및 두께는 응용에 따라 변화할 수 있다. 일부 실시예들에서, 도펀트 소스 막(1102)은 컨포멀할 수 있고 균일하게 도핑될 수 있다.
도 12를 참조하면, 도펀트 소스 막(1202)을 형성하기 위해 도펀트 소스 막(1102)의 일부를 제거하도록 어셈블리(1100)의 도펀트 소스 막(1102)을 패터닝한 후의 어셈블리(1200)가 도시된다. 도 12에 도시한 바와 같이, 도펀트 소스 막(1202)은 제1 핀(102)의 측면 표면(808)의 영역(1204)과 접촉할 수 있고, 측면 표면(808)의 영역(1206)과 접촉하지 않을 수 있다. 부가적으로, 도펀트 소스 막(1202)은 제1 핀(102)의 상부 표면(606)의 영역(1208)과 접촉할 수 있고, 상부 표면(606)의 영역(1210)과 접촉하지 않을 수 있다. 도펀트 소스 막(1002)는 도펀트 소스 막(1202)과 도펀트 소스 막(802) 사이에 배치될 수 있다.
도 13을 참조하면, 어셈블리(1200) 상에 도펀트 소스 막(1302)을 퇴적한 후의 어셈블리(1300)가 도시된다. 도펀트 소스 막(1302)은 제1 핀(102)의 측면 표면(808) 및 상부 표면(606) 위에, 제2 핀(104)의 측면 표면(608) 및 상부 표면(610) 위에, 및 기판(106)의 중간 도펀트 소스 막들 및 표면들 위에 컨포멀하게 퇴적될 수 있다. 도펀트 소스 막(1202)은 도펀트 소스 막(1302)과 도펀트 소스 막(1002) 사이에 배치될 수 있다. 일부 실시예들에서, 도펀트 소스 막(1302)의 유형은 도펀트 소스 막(1202)의 유형과 상이할 수 있다. 예를 들어, 도펀트 소스 막(1302)은 P형 도펀트일 수 있고, 도펀트 소스 막(1202)은 N형 도펀트일 수 있다(또는 그 반대도 가능하다). 일부 실시예들에서, 도펀트 소스 막들(802, 1002, 1202 및 1302)은 유형이 교대할 수 있다(예를 들어, NPNP 또는 PNPN). 일부 실시예들에서, 도펀트 소스 막(1302)의 조성물 및 두께는 응용에 따라 변화할 수 있다. 일부 실시예들에서, 도펀트 소스 막(1302)은 컨포멀할 수 있고 균일하게 도핑될 수 있다. 도 13b에 도시한 바와 같이, 도펀트 소스 막들(802, 1002, 1202 및 1302)은 제1 핀(102) 및 제2 핀(104) 주위와 위에 집중적으로 적층될 수 있다.
도 14를 참조하면, 어셈블리의 제1 핀(102) 및 제2 핀(104) 내로, 도펀트 소스 막들(802, 1002, 1202 및 1302)로부터의 도펀트들을 몰아넣기 위해 고체 소스 확산 기술을 수행한 후의 어셈블리(1400)가 도시된다. 퍼니스 드라이브(furnace drive) 또는 급속 열 어닐링과 같은, 임의의 적합한 열 공정이 수직 방향으로(예를 들어, 도 22에서의 높이(2208)의 방향으로) 실질적으로 확산하지 않고 제1 핀(102) 및 제2 핀(104)의 전체 측방향 두께(예를 들어, 도 22의 폭(2206) 및 길이들(2210 및 2212)의 방향으로)를 침투하도록 도펀트 소스 막들(802, 1002, 1202 및 1302)에 존재하는 도펀트들에 대한 충분한 확산을 달성하도록 수행될 수 있다. 다양한 응용들에서의 수직 확산의 허용 오차는 반도체 디바이스(100)의 설계 및 목적에 따라 다를 수 있다. 일부 실시예들에서, 샤프한 뚜렷한 접합들을 갖는 것이 바람직할 수 있다. 다른 실시예들은 (예를 들어, 고전압 사용에서) 접합을 나누기 위해 보다 많은 확산을 선호할 수 있다. 수직 확산은 임의의 중간 층들이 "역도핑"되지 않도록 예를 들어, 위 층에 션트되지 않도록 제한될 수 있다.
온도 및 시간 파라미터들은 도펀트 소스 막들(802, 1002, 1202 및 1302) 및/또는 핀들(102 및 104) 내의 핀 폭(예를 들어, 도 22의 폭(2206)), 원하는 핀 도핑 농도, 및/또는 도펀트 이동도와 같은 다양한 팩터들에 기초하여 선택될 수 있다. 다양한 실시예들에서, 확산은 급속 열 어닐링("RTA") 또는 표준 확산 퍼니스(standard diffusion furnace), 또는 기타 제어된 고온 어닐링 툴에서 수행될 수 있다. 핀들(102 및 104)이 약 30나노미터 미만인 두께(예를 들어, 도 22의 폭(2206))를 갖는 실시예들에 대해 예시적인 온도 범위는 섭씨 800-1100도일 수 있고 예시적인 시간 범위는 수초 내지 수분일 수 있다.
고체 소스 확산 기술이 적용된 후에, 제1 핀(102)은 제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114)를 갖는 제1 부분(102a), 및 제1 재료(220), 제2 재료(222), 및 제3 재료(224)를 갖는 제2 부분(102b)을 포함할 수 있다. 제2 핀(104)은 재료(134)를 포함할 수 있다. 재료(134)는 제1 재료(108)와 물질적으로 연속할 수 있다. 제1 부분(102a)의 제1 재료(108)는 제2 부분(102b)의 제1 재료(220)와 물질적으로 연속할 수 있다. 제1 부분(102a)의 제2 재료(110)는 제2 부분(102b)의 제2 재료(222)와 물질적으로 연속할 수 있다. 제1 부분(102a)의 제3 재료(112)는 제2 부분(102b)의 제3 재료(224)와 물질적으로 연속할 수 있다.
위에 논의된 바와 같이, 일부 실시예들에서, 어셈블리(1400)는 사이리스터를 형성하도록 구성될 수 있다. 일부 이러한 실시예들에서, 제1 재료(108)는 N형 캐소드로서 기능할 수 있고, 제2 재료(110)는 P형 게이트로서 기능할 수 있고, 제4 재료(114)는 P형 애노드로서 기능할 수 있다.
도 15를 참조하면, 어닐링된 제1 핀(102)과 어닐링된 제2 핀(104) 사이의 측방향 공간(1406)(및 기판(106) 상에 배치된 소자들 사이의 기타 측방향 공간들)을 절연체(210)로 채우고, 또한 실질적으로 플레이너 표면(1502)을 형성하기 위해 어셈블리(1400)를 평탄화한 후의 어셈블리(1500)가 도시된다. 일부 실시예들에서, 절연체(210)는 통상적인 분리 산화물일 수 있다. 어셈블리(1400)를 평탄화하면 추가 패터닝에 도움을 주기 위해 실질적으로 플레이너 표면을 제공할 수 있는, 플레이너 표면(1502)(예를 들어, 도핑된 글래스) 위의 도펀트 소스 막을 제거할 수 있다.
도 16을 참조하면, 핀 리세스 공정 이후의 어셈블리(1600)가 도시된다. 예를 들어, 활성 핀들을 노출하기 위한 산화물 리세스는 예를 들어, 웨트 화학 에칭(불산 기반 화학)을 통해, 또는 통상적인 드라이 에칭을 통해 달성될 수 있다. 핀 리세스 공정들은 트랜지스터 핀 아키텍처 제조에 공통으로 포함되고, 여기서 더 이상 논의되지 않는다.
도 17을 참조하면, 어셈블리(1600) 상에 제1 도전성 컨택(212), 제2 도전성 컨택(214) 및 제3 도전성 컨택(216)을 형성한 후의 어셈블리(1700)가 도시된다. 특히, 제1 도전성 컨택(212)은 제2 핀(104)의 재료(134) 상에 형성될 수 있다. 재료(134)는 제1 핀(102)의 제1 재료(108)와 물질적으로 연속할 수 있다. 제2 도전성 컨택(214)은 제1 핀(102)의 제1 부분(102a)의 제4 재료(114) 상에 형성될 수 있다. 제3 도전성 컨택(216)은 제1 핀(102)의 제2 부분(102b)의 제2 재료(222) 상에 형성될 수 있다. 제2 부분(102b)의 제2 재료(222)는 제1 부분(102a)의 제2 재료(110)와 물질적으로 연속할 수 있다. 어셈블리(1700)의 상부에 형성된 추가의 층들 및 디바이스의 관점으로부터, 도 17b의 단면도에 도시한 바와 같이, 어셈블리(1700)는 실질적으로 플레이너 표면으로부터 부상하는 몇 개의 도전성 컨택들의 형태를 취하므로, 통상적인 트랜지스터 또는 SCR의 모양을 갖는다. 결과적으로, 추가의 IC 제조 공정은 보다 큰 IC 디바이스들을 제조하기 위해 어셈블리(1700)에 적용될 수 있다.
도 5-17에 도시된 제조 동작들 중 하나 이상은 다양한 실시예들에서 생략되거나 하나 이상의 대안적 동작으로 대체될 수 있다. 예를 들어, 도펀트 소스 막(802)으로부터 고체 소스 확산에 의해 제1 재료(108)를 형성하는 것 대신에, 제1 재료(108)는 깊은 역행 주입 기술(deep retrograde implant technique)을 사용하여 형성될 수 있다. 일부 이러한 실시예들에서, 도펀트 소스 막들(902, 1102 및 1302) 만이 (주입 이후에) 퇴적될 수 있다. 또 하나의 예에서, 도펀트 소스 막(1302)으로부터 고체 소스 확산에 의해 제4 재료(114)를 형성하는 것 대신에, 소스 스트레인 에피택시 기술이 사용될 수 있다.
도 18-21은 일부 실시예들에 따른, 반도체 디바이스의 제조에서의 패터닝 동작들의 다양한 스테이지들을 도시한다. 설명의 용이성을 위해, 도 18-21은 어셈블리(700)(도 7)로부터 어셈블리(800)(도 8)를 제조하기 위해 수행될 수 있는 패터닝 동작들을 도시하지만, 도 18-21을 참조하여 아래에 논의되는 동작들은 임의의 원하는 어셈블리를 패터닝하기 위해 적용될 수 있다. 특히, 이들 동작들은 어셈블리(900)(도 9)로부터 어셈블리(1000)(도 10), 및/또는 어셈블리(1100)(도 11)로부터 어셈블리(1200)(도 12)를 제조하기 위해 적용될 수 있다.
도 18을 참조하면, 어셈블리(700)(도 7)의 도펀트 소스 막(702) 상에 평탄화 레지스트(1802) 및 리소그래픽 레지스트(1804)를 퇴적한 후의 어셈블리(1800)가 도시된다. 평탄화 레지스트(1802)는 제1 핀(102) 및 제2 핀(104)의 상부 표면들(606 및 610) 위의 레벨에 각각 평탄화되도록 도포되는 것으로 도시된다. 일부 실시예들에서, 리소그래픽 레지스트(1804)는 종래의 기술들에 의해 도포된 임의의 통상적인 포토레지스트, 카본 하드마스크, 또는 기타 적합한 재료를 포함할 수 있다. 평탄화 레지스트(1802)는 토포그래피를 평탄화하고 더 좋은 리소그래픽 해상도를 가능하게 하는 데 사용될 수 있다. 일부 실시예들에서, 평탄화 레지스트(1802)가 사용되지 않을 수 있다. 아래에 논의되는 바와 같이, 리소그래픽 레지스트(1804)는 마스크/패턴 전사를 위해 사용될 수 있다.
도 19를 참조하면, 패터닝된 리소그래픽 레지스트(1902)를 형성하도록 어셈블리(1800)로부터 리소그래픽 레지스트(1804)의 일부를 선택적으로 제거하기 위해 리소그래픽 레지스트(1804)를 패터닝한 후의 어셈블리(1900)가 도시된다. 패터닝된 리소그래픽 레지스트(1902)는 후속하는 에칭 동작에서 평탄화 레지스트(1802)의 하부 부분들만을 보호할 수 있다.
도 20을 참조하면, 패터닝된 리소그래픽 레지스트(1902)에 의해 코팅되지 않은 평탄화 레지스트(1802)의 부분들을 선택적으로 제거하기 위해 평탄화 레지스트(1802)를 제거하여, 패터닝된 평탄화 레지스트(2002)를 형성한 후의 어셈블리(2000)가 도시된다. 패터닝된 평탄화 레지스트(2002)는 후속하는 에칭 동작에서 도펀트 소스 막(702)의 하부 및 인접하는 부분들만을 보호할 수 있다. 도 20은 평탄화 레지스트(1802)가 도펀트 소스 막(702)의 부분(2006)에 인접한 패터닝된 평탄화 레지스트(2002)를 남겨 놓으면서, 깊이(2004)까지 에칭된 실시예를 도시한다.
도 21을 참조하면, 패터닝된 평탄화 레지스트(2002)에 의해 코팅되지 않은 평탄화 레지스트(1802)의 부분들을 선택적으로 제거하기 위해 도펀트 소스 막(702)을 제거하여, 도펀트 소스 막(702)을 형성한 후의 어셈블리(2100)가 도시된다. 패터닝된 평탄화 레지스트(2002)는 도펀트 소스 막(702)의 부분(2006)을 보호하지만, 도펀트 소스 막(702)의 노출된 부분들은 제거된다. 임의의 적합한 에칭 공정은 웨트 산화물 에칭과 같이, 도펀트 소스 막(702)을 에칭하는 데 사용될 수 있다. 도펀트 소스 막(702)의 부분들을 선택적으로 제거하는 데 사용된 동일한 에칭 공정에서 제거될 수 있는, 패터닝된 리소그래픽 레지스트(1902)의 제거 이후의 어셈블리(2100)가 또한 도시된다. 도 8을 다시 참조하면, 어셈블리(2100)로부터 패터닝된 평탄화 레지스트(2002)를 제거한 후의 어셈블리(800)가 도시된다. 패터닝된 평탄화 레지스트(2002)는 임의의 적합한 기술(예를 들어, 애시 공정)을 사용하여 제거될 수 있다.
임의의 통상적인 에칭이 도펀트 소스 막(702)을 에칭하는 데 이용될 수 있고, 기술의 선택은 소스 도펀트 막(702)의 조성물에 따라 다를 수 있다. 통상적인 에칭 기술들의 예들은 웨트 또는 드라이 유전체 에칭을 포함한다. 패터닝된 평탄화 레지스트(2002)가 도펀트 소스 막(702)을 노출한 채로 남겨 놓는 임의의 영역들은 (예를 들어, 제1 핀(102)의 측면 표면(808)으로부터) 제거될 수 있다.
도 22는 일부 실시예에 따른, 기판(106) 상에 배열된 복수의 반도체 디바이스(100)의 어레이(2200)의 사시도이다. 도 22에 도시한 바와 같이, 반도체 디바이스들(100) 각각은 제1 핀(102) 및 제2 핀(104)을 포함할 수 있고, 여기에 설명된 반도체 디바이스들(100)의 실시예들 중 어느 하나에 따라 형성될 수 있다. 복수의 반도체 디바이스(100)는 어레이(2200) 내에 규칙적으로 배열될 수 있고, 각각의 반도체 디바이스(100)의 세로 축들(2202)은 실질적으로 평행하게 배향된다. 다른 배향들 및 배열들이 사용될 수 있는데; 예를 들어, 반도체 디바이스(100)는 제1 핀들(102)의 모두가 균일하게 정렬되지 않지만, 대신에 세로 축들(2202)의 방향들에서 임의의 원하는 양만큼 오프셋되도록 배열될 수 있다. 부가적으로, 반도체 디바이스들(100)은 화살표(2204)로 표시된 방향으로 규칙적으로 이격될 필요는 없지만, 불규칙적으로 이격되거나 임의의 원하는 간격을 가질 수 있다.
반도체 디바이스(100)의 치수들은 원하는 대로 변화될 수 있다. 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 예를 들어, 50나노미터 미만, 30나노미터 미만, 또는 20나노미터 미만의 폭(2206)을 갖는다. 일부 실시예들에서, 폭(2206)은 약 5나노미터 내지 약 15나노미터일 수 있다. 일부 실시예들에서, 제1 핀(102) 및 제2 핀(104)은 예를 들어, 200나노미터 미만, 150나노미터 미만, 또는 20나노미터 내지 150나노미터인 높이(2208)를 기판(106) 위에 가질 수 있다. 일부 실시예들에서, 높이(2208)는 약 50나노미터 내지 약 150나노미터일 수 있다. 일부 실시예들에서, 제1 핀(102)의 길이(2210), 제2 핀(104)의 길이(2212), 및 제1 핀(102)과 제2 핀(104) 사이의 간격(2214)은 공정 능력 및 설계 선택의 함수일 수 있다. 예를 들어, 일부 실시예들에서, 간격(2214)은 약 40나노미터 이상일 수 있다.
도 23은 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법 2300의 흐름도이다. 방법 2300의 동작들은 예시의 목적들을 위해 도 5-21을 참조하여 위에 논의된 반도체 디바이스(100) 및 제조 동작들을 참조하여 예시될 수 있지만, 방법 2300은 임의의 적절한 제조 동작들을 사용하는 임의의 적절한 반도체 디바이스를 형성하는 데 사용될 수 있다. 다양한 동작들이 예시의 편의상 다중의 분리된 동작들로서 여기에 설명된다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 의존하거나, 분리될 동작들로 나누어질 필요가 있다는 것을 함축하는 것으로 해석되지 않아야 한다.
동작 2302에서, 제1 및 제2 핀들이 기판 상에 형성될 수 있다. 예를 들어, 제1 핀(102) 및 제2 핀(104)(도 6)이 기판(106) 상에 형성될 수 있다. 제1 및 제2 핀들은 기판으로부터 멀리 연장할 수 있고, 측방향으로 분리될 수 있다. 일부 실시예들에서, 동작 2302가 수행되지 않을 수 있고, 대신에, 제1 및 제2 핀들을 갖는 기판이 입력 스타팅 재료로서 수용될 수 있다.
동작 2304에서, 도펀트 소스 막은 제1 핀 및/또는 제2 핀의 부분의 측면 표면과 접촉하여 형성될 수 있다. 예를 들어, 도펀트 소스 막(802)(도 8)은 제1 핀(102)의 측면 표면(808)의 영역(804)과 접촉하여 형성될 수 있다. 동작 2304에서의 도펀트 소스 막의 형성은 (예를 들어, 도 18-21을 참조하여 위에 논의된 바와 같이) 도펀트 소스 막을 퇴적하고 패터닝하는 것을 포함할 수 있다. 도펀트 소스 막은 여기에 설명된 도펀트들 중 어느 것과 같이, N형 도펀트 또는 P형 도펀트일 수 있다. 일부 실시예들에서, 동작 2304에서 형성된 도펀트 소스 막은 여기에 설명된 도핑된 글래스들 중 어느 것과 같은, 도핑된 글래스일 수 있다.
동작 2306에서, 도펀트 소스 막들의 원하는 수 및 배열이 제1 및/또는 제2 핀 상에 형성되었는지에 대한 결정이 이루어질 수 있다. 추가의 소스 도펀트 막들이 요구된다면, 동작 2304는 제1 핀 및/또는 제2 핀의 부분의 측면 표면과 접촉하여 추가의 도펀트 소스 막을 형성하도록 반복될 수 있다. 다양한 실시예들에서, 동작 2304는 대응하는 수의 도펀트 소스 막들을 임의의 원하는 배열로 형성하기 위해 1번, 2번, 3번, 또는 4번 이상 수행될 수 있다. 예를 들어, 일부 실시예들에서, 제1 도펀트 소스 막은 제1 핀의 부분의 측면 표면과 접촉하여, 제2 핀과 접촉하여, 그리고 제2 도펀트 소스 막과 기판 사이에 배치될 수 있다. 일부 실시예들에서, 제2 도펀트 소스 막은 제1 핀의 부분의 측면 표면과 접촉하여 그리고 제3 도펀트 소스 막과 제1 도펀트 소스 막 사이에 배치될 수 있다. 일부 실시예들에서, 제3 도펀트 소스 막은 제1 핀의 부분의 측면 표면과 접촉하여 그리고 제4 도펀트 소스 막과 제2 도펀트 소스 막 사이에 배치될 수 있다.
일부 실시예들에서, 동작 2304에서 형성된 도펀트 소스 막 내에 포함된 도펀트는 도펀트 소스 막들 사이에서 변화할 수 있다. 일부 실시예들에서, 도펀트의 유형은 도펀트 소스 막들 사이에 P형과 N형 사이에 서로 접촉하여 교대할 수 있다. 4개의 도펀트 소스 막들을 포함하는 일부 실시예들에서, 제1 및 제3 도펀트 소스 막들은 제1 유형의 외인성 반도체를 위한 도펀트로부터 형성될 수 있고, 제2 및 제4 도펀트 소스 막들은 제2 유형의 외인성 반도체를 위한 도펀트로부터 형성될 수 있고, 제2 유형은 제1 유형과 상이하다.
동작 2304에서 형성된 도펀트 소스 막의 기하 구조는 도펀트 소스 막들 사이에서 변화할 수 있다. 예를 들어, 4개의 도펀트 소스 막들을 포함하는 일부 실시예들에서, 제4 도펀트 소스 막은 제1 핀의 부분의 상부 표면과 접촉할 수 있다. 일부 실시예들에서, 동작 2304의 한 번 이상의 반복에 의해 형성된 도펀트 소스 막들은 도 1-21에 도시된 도펀트 소스 막 기하 구조들 중 어느 것을 형성할 수 있다.
동작 2306에서, 추가의 도펀트 소스 막들이 요구되지 않는다고 결정된 경우에, 동작 2308에서 도펀트 소스 막(들)으로부터의 도펀트들은 제1 및/또는 제2 핀들의 부분 내로 몰아 넣어질 수 있다. 여기에 논의된 고체 소스 확산 기술들 중 어느 것이 동작 2308에서 적용될 수 있다. 동작 2308의 결과는 제1 및/또는 제2 핀들 내의 다양한 재료들의 형성일 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 도펀트 소스 막들이 (위에 논의된 바와 같이) 동작 2304의 다양한 반복들에서 형성되는 실시예들에서, 도펀트들은 제1, 제2, 제3 및 제4 재료들(예를 들어, 도 1-4의 제1 재료(108), 제2 재료(110), 제3 재료(112) 및 제4 재료(114))을 형성하기 위해 이들 도펀트 소스 막들로부터 제1 핀의 부분 내로 몰아 넣어질 수 있고, 여기서 제1 재료는 제2 재료와 기판 사이에 배치되고, 제2 재료는 제3 재료와 제1 재료 사이에 배치되고, 제3 재료는 제4 재료와 제2 재료 사이에 배치된다. 이러한 실시예들의 예들은 도 1-21을 참조하여 여기에 논의된다.
동작 2310에서, 도전성 컨택이 형성될 수 있다. 도전성 컨택은 도펀트가 그안으로 몰아 넣어진 제1 핀 또는 제2 핀의 부분 상에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 도전성 컨택(214)은 도 3, 4 및 17에 도시한 바와 같이, 제4 재료(112) 상에 형성될 수 있다. 도전성 컨택(216)은 도 3, 4 및 17에 도시한 바와 같이, 제2 재료(110)와 물질적으로 연속하는 재료(222) 상에 형성될 수 있다.
동작 2312에서, 원하는 수 및 배열의 도전성 컨택들이 제1 및/또는 제2 핀 상에 형성되었는지에 대한 결정이 이루어질 수 있다. 추가의 도전성 컨택들이 요구된다면, 동작 2310은 추가의 도전성 컨택들을 형성하도록 반복될 수 있다. 예를 들어, 도전성 컨택은 제1 핀(102)의 제1 재료(108)와 물질적으로 연속하는 제2 핀(104)의 재료(134) 상에 형성될 수 있다.
도 25는 일부 실시예들에 따른, 디바이스 층(2518) 내에 하나 이상의 반도체 디바이스(100)를 포함하는 IC 디바이스(2500)의 부분의 단면도이다. IC 디바이스(2500)는 기판(2504) 상에 형성될 수 있다. 기판(2504)은 예를 들어, N형 또는 P형 재료 계들을 포함하는 반도체 재료 계로 구성된 반도체 기판일 수 있다. 기판(2504)은 예를 들어, 벌크 실리콘 또는 실리콘-온-절연체 서브구조를 사용하여 형성된 결정질 기판을 포함할 수 있고, 도 1-4의 기판(106)으로서 기능할 수 있다. 기판(2504)이 그로부터 형성될 수 있는 재료들의 몇 개의 예들이 여기에 설명된 바와 같이 형성될 수 있지만, IC 디바이스(2500)가 그에 기초하여 구성될 수 있는 기초로서 기능할 수 있는 임의의 재료가 다양한 실시예들에 따라 사용될 수 있다.
일부 실시예들에서, IC 디바이스(2500)는 기판(2504) 상에 배치된 디바이스 층(2518)을 포함할 수 있다. 디바이스 층(2518)은 기판(2504) 상에 형성된 하나 이상의 반도체 디바이스(2508)의 특징들을 포함할 수 있다. 반도체 디바이스(2508)는 (도 22의 어레이(2200)와 같은) 어레이 또는 기타 배열로 배열될 수 있는 하나 이상의 반도체 디바이스(100)를 포함할 수 있다. 일부 실시예들에서, 반도체 디바이스들(2508)은 위에 논의된 바와 같이, 사이리스터들로서 구성된 하나 이상의 반도체 디바이스(100)를 포함할 수 있다. 이들 사이리스터는 예를 들어, 전기적 방전 보호 회로 내에 포함될 수 있다. 반도체 디바이스(2508)는 또한 예를 들어, 이중 또는 더블-게이트 트랜지스터들, 트리-게이트 트랜지스터들, 플레이너 SCR들 및 올-어라운드 게이트(AAG) 또는 랩-어라운드 게이트 트랜지스터들(예를 들어, FinFET들)과 같은 플레이너 및 비플레이너 트랜지스터들과 같은 광범위하게 다양한 다른 유형들 및 구성들의 반도체 디바이스들을 포함할 수 있다. 일부 실시예들에서, 디바이스 층(2518)은 논리 디바이스 또는 메모리 디바이스의 하나 이상의 트랜지스터 또는 메모리 셀, 또는 이들의 조합들을 포함할 수 있다.
예를 들어, 전력 및/또는 입력/출력(I/O) 신호들과 같은 전기적 신호들은 디바이스 층(2518) 상에 배치된 하나 이상의 상호접속 층(2520 및 2522)을 통해 디바이스 층(2518)의 반도체 디바이스들(2508)에 및/또는 그로부터 라우트될 수 있다. 예를 들어, 예를 들면, 반도체 디바이스(100)(도 3-4)의 도전성 컨택들(212, 214 및 216) 중 하나 이상과 같은, 디바이스 층(2518)의 전기적 도전 특징들은 상호접속 층들(2520 및 2522)의 상호접속 구조들(2516)과 전기적으로 결합될 수 있다. 하나 이상의 상호접속 층(2520 및 2522)은 IC 디바이스(2500)의 층간 유전체 스택을 형성할 수 있다. 상호접속 구조들(2516)은 광범위하게 다양한 설계들에 따라 전기적 신호들을 라우트하도록 상호접속 층들(2520 및 2522) 내에 구성될 수 있고 도 25에 도시된 상호접속 구조들(2516)의 특정한 구성으로 제한되지 않는다.
예를 들어, 일부 실시예들에서, 상호접속 구조들(2516)은 트렌치 구조들(때때로 "라인"들이라고 함) 및/또는 금속과 같은 전기적 도전성 재료로 채워진 비아 구조들(때때로 "홀들"이라고 함)을 포함할 수 있다. 일부 실시예들에서, 상호접속 구조들(2516)은 구리 또는 다른 적합한 전기적 도전성 재료를 포함할 수 있다.
상호접속 층들(2520 및 2522)은 알 수 있는 바와 같이, 상호접속 구조들(2516) 사이에 배치된 유전체 층(2524)을 포함할 수 있다. 유전체 층(2524)은 원하는 대로 배열된 임의의 통상적인 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, (금속 1 또는 "M1"이라고 하는) 제1 상호접속 층(2520)은 디바이스 층(2518) 바로 위에 형성될 수 있다. 일부 실시예들에서, 제1 상호접속 층(2520)은 디바이스 층(2518)의 컨택들(예를 들어, 반도체 디바이스(100)(도 3-4)의 도전성 컨택들(212, 214 및 216))과 결합될 수 있는 상호접속 구조들(2516)의 일부를 포함할 수 있다.
(예시의 편의상 도시하지 않은) 추가의 상호접속 층들은 제1 상호접속 층(2520) 바로 위에 형성될 수 있고, 제1 상호접속 층(2520)의 상호접속 구조들과 결합하도록 상호접속 구조들(2516)을 포함할 수 있다.
IC 디바이스(2500)는 상호접속 층들(2520 및 2522) 상에 형성된 하나 이상의 본드 패드(2526)를 포함할 수 있다. 본드 패드들(2526)은 상호접속 구조들(2516)과 전기적으로 결합될 수 있고 반도체 디바이스들(2508)의 전기적 신호들을 다른 외부 디바이스들에 라우트하도록 구성될 수 있다. 예를 들어, 솔더 본드들이 IC 디바이스(2500)를 포함하는 칩을 회로 보드와 같은 다른 소자와 기계적으로 및/또는 전기적으로 결합하기 위해 하나 이상의 본드 패드(2526) 상에 형성될 수 있다. IC 디바이스(2500)는 다른 실시예들에서 도시된 것 이외에 상호접속 층들(2520 및 2522)로부터 전기적 신호들을 라우트하기 위해 다른 대안적 구성들을 가질 수 있다. 다른 실시예들에서, 본드 패드들(2526)은 전기적 신호들을 다른 외부 소자들에 라우트하는 다른 유사한 특징들(예를 들어, 포스트들)로 대체되거나 이들을 더 포함할 수 있다.
본 개시내용의 실시예들은 원하는 대로 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하여 시스템 내로 구현될 수 있다. 도 26은 한 구현에 따른 컴퓨팅 디바이스(2600)를 개략적으로 도시한다. 일부 실시예들에서, 여기에 개시된 반도체 디바이스들 중 하나 이상은 컴퓨팅 디바이스(2600)의 하나 이상의 소자에서 (예를 들어, 사이리스터로서) 사용될 수 있다.
컴퓨팅 디바이스(2600)는 마더보드(2602)와 같은 보드를 하우징할 수 있다. 마더보드(2602)는 프로세서(2604) 및 적어도 하나의 통신 칩(2606)을 포함하지만, 이들로 제한되지 않는 다수의 소자를 포함할 수 있다. 프로세서(2604)는 마더보드(2602)에 물리적으로 및 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(2606)은 또한 마더보드(2602)에 물리적으로 및 전기적으로 결합될 수 있다. 다른 구현들에서, 통신 칩(2606)은 프로세서(2604)의 부분일 수 있다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 어떤 디바이스 또는 디바이스의 부분을 말한다.
그것의 응용들에 따라, 컴퓨팅 디바이스(2600)는 마더보드(2602)에 물리적으로 및 전기적으로 결합되거나 되지 않을 수 있는 다른 소자들을 포함할 수 있다. 이들 다른 소자는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 전지구 위치 파악 시스템(GPS) 디바이스, 나침반, 가이거 계수기, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 디바이스(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만, 이들로 제한되지 않는다.
통신 칩(2606)은 컴퓨팅 디바이스(2600)에 및 컴퓨팅 디바이스(2600)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어들은 비고체 매체를 통해 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 관련된 디바이스들이 어떤 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서는 그렇지 않을 수 있다. 통신 칩(2606)은 와이파이(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 보정), 임의의 보정들, 업데이트들, 및/또는 개정들(예를 들어, 어드밴스트 LTE 프로젝트, 울트라 모바일 브로드밴드(UMB) 프로젝트(또한 3GPP2라고 함) 등)와 함께 롱텀 에볼류션(LTE) 프로젝트를 포함하는 국제 전기 전자 기술자 협회(IEEE) 표준들을 포함하지만 이들로 제한되는 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. IEEE 802.16 호환가능 BWA 네트워크들은 일반적으로 IEEE 802.16 표준들을 위한 순응 및 상호운용성 테스트를 통과한 제품들을 위한 인명 마크인 마이크로웨이브 액세스를 위한 월드와이드 상호운용성(Worldwide Interoperability for Microwave Access)을 나타내는 두문자어인 WiMAX 네트워크들이라고 한다. 통신 칩(2606)은 이동 통신을 위한 글로벌 시스템(GSM), 일반 패킷 무선 액세스(GPRS), 유니버설 이동 원거리 통신 시스템(UMTS), 고속 패킷 액세스(HSPA), 이볼브드 HSPA(E-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2606)은 GSM 에볼류션을 위한 엔헌스트 데이터(EDGE), GSM EDGE 무선 액세스 네트워크(GERAN), 유니버설 지상 무선 액세스 네트워크(UTRAN), 또는 이볼브드 UTRAN(E-UTRAN)에 따라 동작할 수 있다. 통신 칩(2606)은 코드 분할 다중 액세스(CDMA), 시간 분할 다중 액세스(TDMA), 디지털 엔헌스트 무선 원거리 통신들(DECT), 최적화된 에볼류션-데이터(EV-DO), 그 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정된 기타 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2606)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(2600)는 복수의 통신 칩(2606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(2606)은 와이파이 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고 제2 통신 칩(2606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다. 일부 실시예들에서, 2개 이상의 원거리 무선 통신 프로토콜들이 데이터 또는 음성 통신에 사용하기 위해 컴퓨팅 디바이스(2600)에 의해 지원될 수 있다.
통신 칩(2606)은 또한 여기에 설명된 것과 같은 반도체 디바이스(예를 들어, 반도체 디바이스(100))를 포함할 수 있는 IC 디바이스를 포함할 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(2600) 내에 하우징된 다른 소자(예를 들어, 메모리 디바이스 또는 다른 IC 디바이스)는 여기에 설명된 것과 같은 하나 이상의 반도체 디바이스를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(2600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(2600)는 데이터를 처리하는 기타 전자 디바이스일 수 있다. 일부 구현들에서, 여기에 설명된 기술들은 고성능 컴퓨팅 디바이스에서 구현된다. 일부 구현들에서, 여기에 설명된 기술들은 휴대형 컴퓨팅 디바이스들에서 구현된다.
다음의 단락들은 여기에 개시된 실시예들의 다양한 예들을 나타낸다. 예 1은 기판 상에 배치된 제1 핀 및 제2 핀을 포함하는 반도체 디바이스이다. 상기 제1 핀은 제1, 제2, 제3 및 제4 재료들을 포함하고, 여기서 상기 제1 재료는 상기 제2 재료와 상기 기판 사이에 배치되고, 상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고, 상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고, 상기 제1 및 제3 재료들은 제1 유형의 외인성 반도체로부터 형성되고, 상기 제2 및 제4 재료들은 제2 유형의 외인성 반도체로부터 형성되고, 상기 제2 유형은 상기 제1 유형과 상이하다. 상기 제2 핀은 상기 제1 핀과 측방향으로 분리되고, 상기 제1, 제2, 제3 또는 제4 재료들 중 적어도 하나와 물질적으로 연속하는 재료를 갖는다.
예 2는 예 1의 주제를 포함할 수 있고, 상기 제1 유형의 외인성 반도체는 N형 및 P형 중 하나이고, 상기 제2 유형의 외인성 반도체는 상기 제1 유형의 외인성 반도체가 P형이면 N형이거나, 상기 제1 유형의 외인성 반도체가 N형이면 P형일 수 있다.
예 3은 예들 1-2 중 어느 하나의 주제를 포함할 수 있고, 상기 제4 재료 상에 배치된 제1 도전성 컨택을 더 포함할 수 있다.
예 4는 예 3의 주제를 포함할 수 있고, 상기 제1 핀은 제1 부분 및 제2 부분을 갖고, 상기 제1 핀의 상기 제1, 제2, 제3 및 제4 재료들은 상기 제1 부분 내에 포함되고, 상기 제2 부분은 제1 및 제2 재료들을 포함하고, 상기 제2 부분의 상기 제1 재료는 상기 제1 부분의 상기 제1 재료와 물질적으로 연속하고, 상기 제2 부분의 상기 제2 재료는 상기 제1 부분의 상기 제2 재료와 물질적으로 연속하고, 상기 반도체 디바이스는 상기 제2 부분의 상기 제2 재료 상에 배치된 제2 도전성 컨택을 더 포함할 수 있다.
예 5는 예 4의 주제를 포함할 수 있고, 상기 제1 도전성 컨택은 상기 제1 부분의 상기 제4 재료의 제1 표면 상에 배치되고, 상기 제2 도전성 컨택은 상기 제2 부분의 상기 제2 재료의 제2 표면 상에 배치되고, 상기 제1 및 제2 표면들은 실질적으로 동일 평면에 있을 수 있다.
예 6은 예들 4-5 중 어느 하나의 주제를 포함할 수 있고, 상기 제1 부분의 상기 제4 재료와 상기 제2 부분의 상기 제2 재료는 상기 제1 부분의 상기 제3 재료와 물질적으로 연속하는 재료에 의해 측방향으로 분리될 수 있다.
예 7은 예들 4-6 중 어느 하나의 주제를 포함할 수 있고, 상기 제2 핀 상에 배치된 제3 도전성 컨택을 더 포함할 수 있다.
예 8은 예들 1-7 중 어느 하나의 주제를 포함할 수 있고, 상기 제2 핀은 절연체에 의해 상기 제1 핀과 측방향으로 분리될 수 있다.
예 9는 예들 1-8 중 어느 하나의 주제를 포함할 수 있고, 상기 반도체 디바이스는 사이리스터일 수 있다.
예 10은 예들 1-9 중 어느 하나의 주제를 포함할 수 있고, 상기 제2 핀의 재료는 상기 제1 재료와 물질적으로 연속할 수 있다.
예 11은 기판 상에 제1 및 제2 핀들을 형성하는 단계 - 상기 제1 및 제2 핀들은 상기 기판으로부터 멀리 연장하고 측방향으로 분리됨 -; 및 제1 핀의 부분의 측면 표면과 접촉하여, 각각, 제1, 제2, 제3 및 제4 도펀트들의 제1, 제2, 제3 및 제4 도펀트 소스 막들을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 상기 제1 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하여, 상기 제2 핀과 접촉하여, 그리고 상기 제2 도펀트 소스 막과 상기 기판 사이에 배치되고, 상기 제2 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하여 그리고 상기 제3 도펀트 소스 막과 상기 제1 도펀트 소스 막 사이에 배치되고, 상기 제3 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하여 그리고 상기 제4 도펀트 소스 막과 상기 제2 도펀트 소스 막 사이에 배치되고, 상기 제1 및 제3 도펀트 소스 막들은 제1 유형의 외인성 반도체를 위한 도펀트를 포함하고, 상기 제2 및 제4 도펀트 소스 막들은 제2 유형의 외인성 반도체를 위한 도펀트를 포함하고, 상기 제2 유형은 상기 제1 유형과 상이하다.
예 12는 예 11의 주제를 포함할 수 있고, 상기 제4 도펀트 소스 막은 상기 제1 핀의 상기 부분의 상부 표면과 접촉할 수 있다.
예 13은 예들 11-12 중 어느 하나의 주제를 포함할 수 있고, 제1, 제2, 제3 및 제4 재료들을 형성하기 위해 상기 제1 핀의 상기 부분 내로 상기 제1, 제2, 제3 및 제4 도펀트 소스 막들로부터의 도펀트들을 몰아넣는 단계를 더 포함할 수 있고, 상기 제1 재료는 상기 제2 재료와 상기 기판 사이에 배치되고, 상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고, 상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고, 상기 제1 및 제3 재료들은 상기 제1 유형의 외인성 반도체로부터 형성되고, 상기 제2 및 제4 재료들은 상기 제2 유형의 외인성 반도체로부터 형성될 수 있다.
예 14는 예 13의 주제를 포함할 수 있고, 상기 제4 재료 상에 제1 도전성 컨택을 형성하는 단계; 및 상기 제2 재료와 물질적으로 연속하는 재료 상에 제2 도전성 컨택을 형성하는 단계를 더 포함할 수 있다.
예 15는 예 14의 주제를 포함할 수 있고, 상기 제1 재료와 물질적으로 연속하는 상기 제2 핀의 재료 상에 제3 도전성 컨택을 형성하는 단계를 더 포함할 수 있다.
예 16은 예들 14-15 중 어느 하나의 주제를 포함할 수 있고, 상기 제1, 제2, 제3 및 제4 재료들은 사이리스터 내에 포함될 수 있다.
예 17은 예들 11-16 중 어느 하나의 주제를 포함할 수 있고, 상기 제1, 제2, 제3, 또는 제4 도펀트들은 도핑된 글래스를 포함할 수 있다.
예 18은 실리콘 기판; 상호접속 구조들 및 층간 유전체를 포함하는 상호접속 층; 및 상기 실리콘 기판과 상기 상호접속 층 사이에 배치된 하나 이상의 반도체 디바이스를 포함하는 집적 회로 디바이스이다. 상기 하나 이상의 반도체 디바이스 각각은 상기 실리콘 기판 상에 배치된 제1 핀 및 제2 핀을 포함한다. 상기 제1 핀은 제1, 제2, 제3 및 제4 재료를 포함하고, 여기서 상기 제1 재료는 상기 제2 재료와 상기 실리콘 기판 사이에 배치되고, 상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고, 상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고, 상기 제1 및 제3 재료들은 제1 유형의 외인성 반도체로부터 형성되고, 상기 제2 및 제4 재료들은 제2 유형의 외인성 반도체로부터 형성되고, 상기 제2 유형은 상기 제1 유형과 상이하다. 상기 제2 핀은 상기 제1 핀과 측방향으로 분리되고, 상기 제1, 제2, 제3 또는 제4 재료들 중 적어도 하나와 물질적으로 연속하는 재료를 갖는다.
예 19는 예 18의 주제를 포함할 수 있고, 상기 하나 이상의 반도체 디바이스는 정전기 방전 보호 회로 내에 포함될 수 있다.
예 20은 예 19의 주제를 포함할 수 있고, 상기 정전기 방전 보호 회로는 고전압 클램프를 포함할 수 있다.
예 21은 예들 18-20 중 어느 하나의 주제를 포함할 수 있고, 상기 하나 이상의 반도체 디바이스는 복수의 반도체 디바이스를 포함하고; 개개의 반도체 디바이스의 상기 제1 및 제2 핀들의 배열은 축을 정하고; 상기 복수의 반도체 디바이스에 대응하는 복수의 축은 실질적으로 평행할 수 있다.
예 22는 예 18-21 중 어느 하나의 주제를 포함할 수 있고, 상기 하나 이상의 반도체 디바이스 중 적어도 하나는 사이리스터일 수 있다.
Claims (22)
- 반도체 디바이스로서,
기판 상에 배치되고, 제1, 제2, 제3 및 제4 재료들을 포함하는 제1 핀(fin); 및
상기 기판 상에 배치되고, 상기 제1 핀과 측방향으로 분리되고, 상기 제1, 제2, 제3 또는 제4 재료들 중 적어도 하나와 물질적으로 연속하는(materially contiguous) 재료를 갖는 제2 핀
을 포함하고,
상기 제1 재료는 상기 제2 재료와 상기 기판 사이에 배치되고,
상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고,
상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고,
상기 제1 및 제3 재료들은 제1 유형의 외인성(extrinsic) 반도체로부터 형성되고,
상기 제2 및 제4 재료들은 제2 유형의 외인성 반도체로부터 형성되고, 상기 제2 유형은 상기 제1 유형과 상이한 반도체 디바이스. - 제1항에 있어서, 상기 제1 유형의 외인성 반도체는 N형 및 P형 중 하나이고, 상기 제2 유형의 외인성 반도체는 상기 제1 유형의 외인성 반도체가 P형이면 N형이거나, 상기 제1 유형의 외인성 반도체가 N형이면 P형인 반도체 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제4 재료 상에 배치된 제1 도전성 컨택(conductive contact)을 더 포함하는 반도체 디바이스.
- 제3항에 있어서,
상기 제1 핀은 제1 부분 및 제2 부분을 갖고;
상기 제1 핀의 상기 제1, 제2, 제3 및 제4 재료들은 상기 제1 부분 내에 포함되고;
상기 제2 부분은 제1 및 제2 재료들을 포함하고;
상기 제2 부분의 상기 제1 재료는 상기 제1 부분의 상기 제1 재료와 물질적으로 연속하고;
상기 제2 부분의 상기 제2 재료는 상기 제1 부분의 상기 제2 재료와 물질적으로 연속하고;
상기 반도체 디바이스는 상기 제2 부분의 상기 제2 재료 상에 배치된 제2 도전성 컨택을 더 포함하는 반도체 디바이스. - 제4항에 있어서, 상기 제1 도전성 컨택은 상기 제1 부분의 상기 제4 재료의 제1 표면 상에 배치되고, 상기 제2 도전성 컨택은 상기 제2 부분의 상기 제2 재료의 제2 표면 상에 배치되고, 상기 제1 및 제2 표면들은 실질적으로 동일 평면에 있는 반도체 디바이스.
- 제4항에 있어서, 상기 제1 부분의 상기 제4 재료와 상기 제2 부분의 상기 제2 재료는 상기 제1 부분의 상기 제3 재료와 물질적으로 연속하는 재료에 의해 측방향으로 분리된 반도체 디바이스.
- 제4항에 있어서, 상기 제2 핀 상에 배치된 제3 도전성 컨택을 더 포함하는 반도체 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제2 핀은 절연체에 의해 상기 제1 핀과 측방향으로 분리된 반도체 디바이스.
- 제1항 또는 제2항에 있어서, 상기 반도체 디바이스는 사이리스터(thyristor)인 반도체 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제2 핀의 재료는 상기 제1 재료와 물질적으로 연속하는 반도체 디바이스.
- 반도체 디바이스를 제조하는 방법으로서,
기판 상에 제1 및 제2 핀들을 형성하는 단계 - 상기 제1 및 제2 핀들은 상기 기판으로부터 멀리 연장되고 측방향으로 분리됨 -; 및
제1 핀의 부분의 측면 표면과 접촉하여, 각각, 제1, 제2, 제3 및 제4 도펀트들의 제1, 제2, 제3 및 제4 도펀트 소스 막들을 형성하는 단계
를 포함하고,
상기 제1 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하고, 상기 제2 핀과 접촉하고, 그리고 상기 제2 도펀트 소스 막과 상기 기판 사이에 배치되고,
상기 제2 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하고 그리고 상기 제3 도펀트 소스 막과 상기 제1 도펀트 소스 막 사이에 배치되고,
상기 제3 도펀트 소스 막은 상기 제1 핀의 부분의 측면 표면과 접촉하고 그리고 상기 제4 도펀트 소스 막과 상기 제2 도펀트 소스 막 사이에 배치되고,
상기 제1 및 제3 도펀트 소스 막들은 제1 유형의 외인성 반도체를 위한 도펀트를 포함하고,
상기 제2 및 제4 도펀트 소스 막들은 제2 유형의 외인성 반도체를 위한 도펀트를 포함하고, 상기 제2 유형은 상기 제1 유형과 상이한 방법. - 제11항에 있어서, 상기 제4 도펀트 소스 막은 상기 제1 핀의 상기 부분의 상부 표면과 접촉하는 방법.
- 제11항 또는 제12항에 있어서,
제1, 제2, 제3 및 제4 재료들을 형성하기 위해 상기 제1 핀의 상기 부분 내로 상기 제1, 제2, 제3 및 제4 도펀트 소스 막들로부터의 도펀트들을 몰아넣는(drive) 단계를 더 포함하고,
상기 제1 재료는 상기 제2 재료와 상기 기판 사이에 배치되고,
상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고,
상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고,
상기 제1 및 제3 재료들은 상기 제1 유형의 외인성 반도체로부터 형성되고,
상기 제2 및 제4 재료들은 상기 제2 유형의 외인성 반도체로부터 형성되는 방법. - 제13항에 있어서,
상기 제4 재료 상에 제1 도전성 컨택을 형성하는 단계; 및
상기 제2 재료와 물질적으로 연속하는 재료 상에 제2 도전성 컨택을 형성하는 단계를 더 포함하는 방법. - 제14항에 있어서, 상기 제1 재료와 물질적으로 연속하는 상기 제2 핀의 재료 상에 제3 도전성 컨택을 형성하는 단계를 더 포함하는 방법.
- 제14항에 있어서, 상기 제1, 제2, 제3 및 제4 재료들은 사이리스터 내에 포함되는 방법.
- 제11항 또는 제12항에 있어서, 상기 제1, 제2, 제3, 또는 제4 도펀트들은 도핑된 글래스(doped glass)를 포함하는 방법.
- 집적 회로 디바이스로서,
실리콘 기판;
상호접속 구조들 및 층간 유전체를 포함하는 상호접속 층; 및
상기 실리콘 기판과 상기 상호접속 층 사이에 배치된 하나 이상의 반도체 디바이스
를 포함하고,
상기 하나 이상의 반도체 디바이스의 각각은
상기 실리콘 기판 상에 배치되고, 제1, 제2, 제3 및 제4 재료들을 포함하는 제1 핀; 및
상기 기판 상에 배치되고, 상기 제1 핀과 측방향으로 분리되고, 상기 제1, 제2, 제3 또는 제4 재료들 중 적어도 하나와 물질적으로 연속하는 재료를 갖는 제2 핀
을 포함하고,
상기 제1 재료는 상기 제2 재료와 상기 실리콘 기판 사이에 배치되고,
상기 제2 재료는 상기 제3 재료와 상기 제1 재료 사이에 배치되고,
상기 제3 재료는 상기 제4 재료와 상기 제2 재료 사이에 배치되고,
상기 제1 및 제3 재료들은 제1 유형의 외인성 반도체로부터 형성되고,
상기 제2 및 제4 재료들은 제2 유형의 외인성 반도체로부터 형성되고, 상기 제2 유형은 상기 제1 유형과 상이한 집적 회로 디바이스. - 제18항에 있어서, 상기 하나 이상의 반도체 디바이스는 정전기 방전 보호 회로 내에 포함되는 집적 회로 디바이스.
- 제19항에 있어서, 상기 정전기 방전 보호 회로는 고전압 클램프를 포함하는 집적 회로 디바이스.
- 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 하나 이상의 반도체 디바이스는 복수의 반도체 디바이스를 포함하고;
개개의 반도체 디바이스의 상기 제1 및 제2 핀들의 배열은 축을 정의하고;
상기 복수의 반도체 디바이스에 대응하는 복수의 축은 실질적으로 평행한 집적 회로 디바이스. - 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 하나 이상의 반도체 디바이스 중 적어도 하나는 사이리스터인 집적 회로 디바이스.
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