KR20130042272A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는, 복수의 워드 라인들 및 제 1 및 제 2 스트링 선택 라인들이 차례로 적층된 전극 구조체, 전극 구조체를 관통하는 복수 개의 제 1 및 제 2 반도체 기둥들, 전극 구조체와 제 1 및 제 2 반도체 기둥들 사이에 개재된 데이터 저장막, 및 제 1 및 제 2 반도체 기둥들에 공통 연결된 비트 라인을 포함하되, 제 1 및 제 2 반도체 기둥들 각각이 문턱 전압이 서로 다르며 직렬 연결되는 제 1 및 제 2 스트링 선택 트랜지스터들을 구성하되, 제 1 스트링 선택 라인은 제 1 셀 스트링의 제 1 스트링 선택 트랜지스터와 제 2 셀 스트링의 제 2 스트링 선택 트랜지스터에 공통 연결되며, 제 2 스트링 선택 라인은 제 1 셀 스트링의 제 2 스트링 선택 트랜지스터와 제 2 셀 스트링의 제 1 스트링 선택 트랜지스터에 공통 연결된다.

Description

3차원 반도체 메모리 장치{Three Dimensional Semiconductor Memory Device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 집적도 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들(MC)을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성을 보다 향상시킬 수 있는 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 복수의 워드 라인들 및 제 1 및 제 2 스트링 선택 라인들이 차례로 적층된 전극 구조체, 전극 구조체를 관통하는 복수 개의 제 1 및 제 2 반도체 기둥들, 전극 구조체와 제 1 및 제 2 반도체 기둥들 사이에 개재된 데이터 저장막, 및 제 1 및 제 2 반도체 기둥들에 공통 연결된 비트 라인을 포함하되, 제 1 및 제 2 반도체 기둥들 각각이 문턱 전압이 서로 다르며 직렬 연결되는 제 1 및 제 2 스트링 선택 트랜지스터들을 구성하되, 제 1 스트링 선택 라인은 제 1 셀 스트링의 제 1 스트링 선택 트랜지스터와 제 2 셀 스트링의 제 2 스트링 선택 트랜지스터에 공통 연결되며, 제 2 스트링 선택 라인은 제 1 셀 스트링의 제 2 스트링 선택 트랜지스터와 제 2 셀 스트링의 제 1 스트링 선택 트랜지스터에 공통 연결된다.
본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치는 기판 상에, 복수의 워드 라인들 및 스트링 선택 라인이 차례로 적층된 전극 구조체, 전극 구조체를 관통하는 제 1 및 제 2 반도체 기둥들, 전극 구조체와 제 1 및 제 2 반도체 기둥들 사이에 개재된 데이터 저장막, 및 전극 구조체를 가로지르며, 제 1 및 제 2 반도체 기둥들에 공통 연결된 비트 라인을 포함하되, 스트링 선택 라인과 제 1 반도체 기둥은 제 1 문턱 전압을 갖는 제 1 선택 트랜지스터를 구성하고, 스트링 선택 라인과 제 2 반도체 기둥은 제 2 문턱 전압을 갖는 제 2 선택 트랜지스터를 구성한다.
본 발명의 실시예들에 따르면, 복수 개의 셀 스트링들이 비트 라인 및 스트링 선택 라인을 공유하므로, 3차원 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 그리고, 셀 스트링들 각각은 문턱 전압이 서로 다른 스트링 선택 트랜지스터들을 구비함으로써, 선택된 비트 라인이 복수의 셀 스트링들 중 어느 하나에 선택적으로 연결될 수 있다.
이에 더하여, 스트링 선택 트랜지스터들 각각은 게이트 전극이 공통 연결된 복수의 전계 효과 트랜지스터들로 구성될 수 있다. 이에 따라 스트링 선택 트랜지스터의 유효 채널 길이가 증가될 수 있다. 따라서, 전계 효과 트랜지스터의 단채널 효과(short channel effects)에 의한 누설 전류를 억제할 수 있어, 3차원 반도체 메모리 장치의 신뢰성을 보다 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 8은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
도 9는 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 10은 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
도 11은 본 발명의 제 4 실시예의 변형례를 나타내는 도면이다.
도 12a 및 도 12b와 도 13a 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 스트링 선택 트랜지스터들의 문턱 전압 제어 방법을 설명하기 위한 도면들이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판(100) 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판(100) 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 동작 방법에 대해 상세히 설명한다.
<제 1 실시예 >
도 1은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 복수의 비트 라인들(BL0, BL1) 및 공통 소오스 라인(CSL)을 포함하며, 공통 소오스 라인(CSL)과 비트 라인들(BL0, BL1) 사이에 병렬로 연결된 복수의 셀 스트링들(STR1, STR2)을 포함할 수 있다.
일 실시예에 따르면, 비트 라인들(BL0, BL1) 각각에 복수의 셀 스트링들(STR1, STR2)이 공통으로 연결될 수 있다. 또한, 셀 스트링들(STR1, STR2)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 하나의 비트 라인(BL0 또는 BL1)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(STR0, STR1)이 배치될 수 있다. 이에 더하여, 비트 라인들(BL0, BL1)에 공통으로 연결된 복수의 셀 스트링들(STR1, STR2)은 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)과 워드 라인들(WL)을 공유할 수 있다.
예를 들어, 도 1에 도시된 것처럼, 하나의 비트 라인(BL0 또는 BL1)에 제 1 및 제 2 셀 스트링들(STR1, STR2)이 공통으로 연결될 수 있다. 그리고, 공통 연결된 제 1 및 제 2 셀 스트링들(STR1, STR2)은 스트링 및 접지 선택 라인들(SSL0, SSL1, GSL)과 워드 라인들(WL)을 공유할 수 있다.
일 실시예에 따르면, 셀 스트링들(STR1, STR2) 각각은 비트 라인(BL0, BL)과 연결된 스트링 선택 소자와, 공통 소오스 라인(CSL)과 연결된 접지 선택 소자를 포함하며, 스트링 선택 소자와 접지 선택 소자 사이에 직렬 연결된 복수의 메모리 셀들(MC)을 포함한다. 여기서, 스트링 선택 소자는 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있다. 그리고, 접지 선택 소자는 적어도 하나 이상의 접지 선택 트랜지스터(GST)를 포함할 수 있다.
이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0, BL1) 사이에 배치되는 접지 선택 라인(GSL), 복수개의 워드 라인들(WL) 및 복수개의 스트링 선택 라인들(SSL0, SSL1)이 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST0, SST1)의 게이트 전극들로서 각각 사용될 수 있다. 즉, 복수의 스트링 선택 라인들(SSL0, SSL1)은 비트 라인들(BL0, BL1)과 셀 스트링들(STR0, STR1) 간의 전기적 연결을 제어하며, 접지 선택 라인(GSL)은 셀 스트링들(STR0, STR1)과 공통 소오스 라인(CSL) 간의 전기적 연결을 제어한다. 또한, 복수의 워드 라인들(WL)은 메모리 셀들(MC)과 결합되어 메모리 셀들(MC)을 제어할 수 있다. 또한, 메모리 셀들(MC) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 실시예에 따르면, 하나의 셀 스트링(STR1 또는 STR2) 내에 포함되는 스트링 선택 트랜지스터들(SST0, SST1)의 수는 하나의 비트 라인(BL0 또는 BL1)에 공통으로 연결되는 셀 스트링들(STR1, STR2)의 수와 같거나 클 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제 1 및 제 2 스트링들(STR1, STR2) 각각은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있다.
나아가, 하나의 셀 스트링(STR1 또는 STR2)에 포함된 스트링 선택 트랜지스터들(SST0, SST1)은 문턱 전압 차이를 가질 수 있다.
일 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)는 제 1 문턱 전압(Vth1)을 가지며, 제 2 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압보다 작은 제 2 문턱 전압(Vth2)을 가질 수 있다. (즉, Vth1 > Vth2) 이 때, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 제 1 동작 전압(Vop1)에 의해 턴-온될 수 있다. 다시 말해, 제 1 동작 전압(Vop1)은 제 1 및 제 2 문턱 전압보다 클 수 있다. (즉, Vop1 > Vth1, Vop1> Vth2) 또한, 제 1 스트링 선택 트랜지스터(SST0)는 제 2 동작 전압에 의해 턴-오프될 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 제 2 동작 전압에 의해 턴-온될 수 있다. 다시 말해, 2 동작 전압(Vop2)은 제 2 문턱 전압보다 크고 제 1 문턱 전압보다 작을 수 있다. (즉, Vth1 > Vop2 > Vth2)
다른 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압과 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압은 서로 다른 극성을 가질 수도 있다. 예를 들어, 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압은 양의 값(예를 들어, 약 1V)를, 제 2 스트링 선택 트랜지스터(SST1)의 문턱 전압은 음의 값(예를 들어, 약 -1V)를 가질 수 있다. 이 때, 제 1 스트링 선택 트랜지스터(SST0)를 턴-온(turn-on) 시키기 위한 바이어스 전압은 약 1V 이상(예를 들어, 약 1 내지 3V)일 수 있고, 제 2 스트링 선택 트랜지스터(SST1)를 턴-온 시키기 위한 바이어스 전압은 약 -1V 이상 1V 미만(예를 들어, 약 0V) 일 수 있다.
예를 들어, 하나의 셀 스트링(STR0 또는 STR1)을 구성하는 스트링 선택 트랜지스터들(SST0, SST1)은 적어도 하나의 증가형(enhancement mode) 전계 효과 트랜지스터 및 적어도 하나의 공핍형(depletion mode) 전계 효과 트랜지스터를 포함할 수 있다. 즉, 제 1 스트링 선택 트랜지스터(SST0)는 증가형 트랜지스터일 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 공핍형 트랜지스터일 수 있다.
또 다른 실시예에 따르면, 서로 다른 셀 스트링들(STR0, STR1)의 제 1 스트링 선택 트랜지스터들(SST0)이 서로 다른 문턱 전압을 가질 수 있다. 이와 마찬가지로, 서로 다른 셀 스트링들(STR0, STR1)의 제 2 스트링 선택 트랜지스터들(SST1)이 서로 다른 문턱 전압을 가질 수 있다. 다시 말해, 제 1 및 제 2 셀 스트링들(STR1, STR2)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각이 서로 다른 문턱 전압을 가질 수 있다.
문턱 전압이 서로 다른 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함하는 제 1 및 제 2 셀 스트링들(STR1, STR2)은 하나의 비트 라인(BL0 또는 BL1)에 공통으로 연결된다. 이에 더하여, 하나의 비트 라인(BL0 또는 BL1)을 공유하는 복수의 셀 스트링들(STR1, STR2)은 스트링 선택 라인들(SSL0, SSL1)을 공유할 수 있다. 즉, 스트링 선택 라인들(SSL0, SSL1)을 통해 복수의 셀 스트링들(STR1, STR2)과 하나의 비트 라인(BL0 또는 BL1) 간의 전기적 연결을 제어할 수 있다.
여기서, 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)가 비트 라인(BL0 또는 BL1)에 연결되며, 제 2 셀 스트링(STR2)의 제 2 스트링 선택 트랜지스터(SST1)가 비트 라인(BL0 또는 BL1)에 연결될 수 있다.
나아가, 복수의 셀 스트링들(STR1, STR2)이 공유하는 스트링 선택 라인(SSL0 또는 SSL1)은 적어도 하나의 제 1 스트링 선택 트랜지스터(SST0)와 적어도 하나의 제 2 스트링 선택 트랜지스터(SST1)에 연결될 수 있다. 구체적으로, 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)와, 제 2 셀 스트링(STR2)의 제 2 스트링 선택 트랜지스터(SST1)는 제 2 스트링 선택 라인(SSL1)에 의해 제어될 수 있다. 그리고, 제 1 셀 스트링(STR1)의 제 2 스트링 선택 트랜지스터(SST1)와 제 2 셀 스트링(STR2)의 제 1 스트링 선택 트랜지스터(SST0)는 제 1 스트링 선택 라인(SSL0)에 의해 제어될 수 있다.
여기서, 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)에 의해 제어되는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 문턱 전압이 서로 다르므로, 제 1 또는 제 2 스트링 선택 라인(SSL0, SSL1)에 인가되는 전압에 의해 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 서로 상반되는 동작이 수행될 수 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1) 에 인가되는 전압에 따라, 제 1 및 제 2 셀 스트링들(STR1, STR2)과 하나의 비트 라인(BL0 또는 BL1) 간의 전기적 연결이 선택적으로 제어될 수 있다. 다시 말해, 제 1 및 제 2 셀 스트링들(STR1, STR2) 중 어느 하나가 선택적으로 비트 라인(BL0 또는 BL1)에 전기적 연결될 수 있다.
나아가, 일 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 복수 개의 전계 효과 트랜지스터들(FET)로 구성될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 한 쌍의 전계 효과 트랜지스터들로 구성될 수 있다. 그리고, 한 쌍의 전계 효과 트랜지스터들의 게이트 전극은 공통으로 제 1 또는 제 2 스트링 선택 라인(SSL0 또는 SSL1)에 연결될 수 있다. 따라서, 한 쌍의 전계 효과 트랜지스터들이 하나의 트랜지스터처럼 동작할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다. 도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
도 1 내지 도 4를 참조하면, 공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다.
비트 라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(STR1, STR2)이 병렬로 연결된다. 이에 따라 셀 스트링들(STR1, STR2)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
일 실시예에 따르면, 기판(100)으로부터 수직하게 연장된 복수 개의 반도체 기둥들(PL1, PL2; pillars)이 하나의 비트 라인(BL)에 공통으로 연결되며, 복수 개의 반도체 기둥들(PL1, PL2)의 측벽을 가로지르는 하나의 게이트 전극 구조체가 기판(100) 상에 배치된다. 여기서, 게이트 전극 구조체는 기판(100) 상에 수직적으로 적층된 접지 선택 라인(GSL), 복수의 워드 라인들(WL) 및 복수의 스트링 선택 라인들(SSL0, SSL1)을 포함한다. 나아가, 일 실시예에서, 비트 라인(BL)에 공통으로 연결되는 복수의 셀 스트링들(STR1, STR2)이 스트링 선택 라인들(SSL0, SSL1)을 공유한다. 이에 따라, 복수 개의 반도체 기둥들(PL1, PL2)이 스트링 선택 라인들(SSL0, SSL1)을 관통할 수 있다. 이러한 실시예에 따르면, 셀 스트링들(STR1, STR2) 각각에 전기적으로 분리된 스트링 선택 라인들(SSL0, SSL1)을 형성하는 것에 비해, 스트링 선택 라인의 수를 줄일 수 있다. 따라서, 3차원 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
상세하게, 도 1에 도시된 셀 스트링들(STR1, STR2) 각각은 하나의 반도체 기둥(PL1, PL2)을 포함할 수 있다. 반도체 기둥(PL1, PL2)은 복수의 스트링 선택 라인들(SSL0, SSL1), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL1, PL2)은 비트 라인(BL)과 인접한 상부에 불순물 영역들(즉, 드레인 영역(D))을 포함할 수 있다. 반도체 기둥(PL1, PL2)은 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그리고, 반도체 기둥(PL1, PL2)에 의해 정의되는 빈 영역 내에는 절연 물질이 채워질 수 있다.
일 실시예에 따르면, 셀 스트링들(STR1, STR2) 각각의 메모리 셀들(MC)은, 수직적으로 적층된 워드 라인들(WL)과, 반도체 기둥(PL1, PL2) 및 워드 라인들(WL)과 반도체 기둥(PL1, PL2) 사이에 개재된 데이터 저장막(DS)에 의해 구현될 수 있다. 그리고, 기판(100)으로부터 실질적으로 동일한 거리에 배치되는 복수의 메모리 셀들(MC)의 게이트 전극들은 워드 라인들(WL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
셀 스트링들(STR1, STR2) 각각의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)는 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1), 반도체 기둥(PL1, PL2) 및 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)과 반도체 기둥(PL1, PL2) 사이의 데이터 저장막(DS)에 의해 구현될 수 있다. 여기서, 문턱 전압이 서로 다른 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 구현하기 위해, 제 1 및 제 2 반도체 기둥들(PL1, PL2)은 국소적으로 형성된 채널 불순물 영역(CIR)을 포함한다.
일 실시예에서, 제 1 스트링 선택 라인(SSL0)은 수직적으로 적층된 제 1 선택 라인들(SSL0a, SSL0b)을 포함하며, 제 1 선택 라인들(SSL0a, SSL0b)은 전기적으로 공통 연결되어 등전위 상태에 있을 수 있다. 이와 마찬가지로, 제 2 스트링 선택 라인(SSL1)은 수직적으로 적층된 제 2 선택 라인들(SSL1a, SSL1b)을 포함하며, 제 2 선택 라인들(SSL1a, SSL1b)은 전기적으로 공통 연결되어 등전위 상태에 있을 수 있다. 즉, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 게이트 전극이 공통 연결된 한 쌍의 전계 효과 트랜지스터로 구성될 수 있다.
이에 더하여, 일 실시예에서, 제 1 선택 라인들(SSL0a, SSL0b)의 두께(T)는 워드 라인들(WL)의 두께와 실질적으로 동일할 수 있으며, 제 1 선택 라인들(SSL0a, SSL0b) 사이의 수직적 간격(D1)은 워드 라인들(WL)의 두께와 동일하거나 작을 수 있다. 마찬가지로, 제 2 선택 라인들(SSL1a, SSL1b)의 두께는 워드 라인들(WL)의 두께와 실질적으로 동일할 수 있으며, 제 2 선택 라인들(SSL1a, SSL1b) 사이의 수직적 간격은 워드 라인들(WL)의 두께와 동일하거나 작을 수 있다. 또한, 제 1 스트링 선택 라인(SSL0)과 제 2 스트링 선택 라인(SSL1) 사이의 수직적 간격(D2)은 제 1 선택 라인들(SSL0a, SSL0b) 사이의 수직적 간격(D1)보다 클 수 있다.
셀 스트링들(STR1, STR2) 각각의 접지 선택 트랜지스터(GST)는, 접지 선택 라인(GSL), 반도체 기둥(PL1, PL2) 및 접지 선택 라인(GSL)과 반도체 기둥(PL1, PL2) 사이의 데이터 저장막(DS)에 의해 구현될 수 있다. 일 실시예에서, 접지 선택 라인(GSL)은 수직적으로 적층된 선택 라인들을 포함하며, 선택 라인들은 전기적으로 공통 연결되어 등전위 상태에 있을 수 있다. 즉, 접지 선택 트랜지스터(GST)는 게이트 전극이 공통 연결된 한쌍의 전계 효과 트랜지스터로 구성될 수 있다. 이에 더하여, 접지 선택 라인들의 두께는 워드 라인들(WL)의 두께와 실질적으로 동일할 수 있으며, 접지 선택 라인들 사이의 수직적 간격은 워드 라인들(WL)의 두께와 동일하거나 작을 수 있다.
나아가, 일 실시예에 따르면, 데이터 저장막(DS)은 반도체 기둥(PL1, PL2)의 측벽을 덮는 수직 절연막(VI)과, 수직 절연막(VI)과 도전 라인들(GSL, WL, SSL0, SSL1) 사이에서, 도전 라인들(GSL, WL, SSL0, SSL1)의 상부면 및 하부면으로 연장되는 수평 절연막(HI)을 포함할 수 있다. 이러한 데이터 저장막(DS)은 도전 라인들(GSL, WL, SSL0, SSL1)과 반도체 기둥(PL1, PL2) 사이에서 터널 절연막, 전하저장막 및 블록킹 절연막이 순차적으로 적층된 구조를 가질 수 있다. 여기서, 수평 절연막(HI) 및 수직 절연막(VI) 중 어느 하나는 전하 저장막을 포함할 수 있다. 이와 같이, 데이터 저장막(DS)이 전하 저장막을 포함하는 경우, 데이터 저장막(DS)에 저장되는 데이터는 반도체 기둥(PL1, PL2)과 워드 라인들(WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임(F-N) 터널링을 이용하여 변경될 수 있다.
다른 실시예에 따르면, 데이터 저장막(DS)은 도전 라인들(GSL, WL, SSL0, SSL1)과 반도체 기둥(PL1, PL2) 사이에서 순차적으로 적층된 터널 절연막, 플로팅 게이트 전극 및 게이트간 절연막을 포함할 수도 있다.
한편, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1) 과 접지 선택 라인(GSL)에 인접한 데이터 저장막(DS)은 통상적인 전계 효과 트랜지스터(FET)를 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 3차원 반도체 메모리 장치에서, 반도체 기둥들(PL1, PL2)은 전계 효과 트랜지스터(FET)의 채널 영역으로 이용될 수 있다.
상세하게, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1), 워드 라인들(WL) 및 접지 선택 라인(GSL)에 인가되는 소정 전압에 의해 반도체 기둥들(PL1, PL2)이 반전(inversion)되어 채널 영역들이 형성될 수 있다. 그리고, 채널 영역들은 도전 라인들에 인가되는 전압으로부터의 기생 전계(Fringe Electrical Field)에 의해 인접하는 도전 라인들 사이의 반도체 기둥(PL1, PL2)으로 연장될 수 있다. 여기서, 채널 영역의 최대 거리(또는 폭)는 도전 라인들의 두께보다 클 수 있다. 이에 따라, 반도체 기둥(PL1, PL2)에 형성되는 채널 영역들이 수직적으로 중첩되어 공통 소오스 라인(CSL)으로부터 선택된 비트 라인(BL)을 전기적으로 연결하는 전류 통로를 형성할 수 있다.
즉, 제 1 및 제 2 셀 스트링들(STR1, STR2)에서 메모리 셀들(MC)의 전기적 연결은 전계효과형 소오스/드레인을 이용하여 달성될 수 있다. 워드 라인들(WL) 사이의 반도체 기둥들(PL1, PL2)의 표면은 워드 라인들(WL)의 기생 전계(fringing field)에 의해 전기적으로 연결될 수 있다.
이에 더하여, 일 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 및 접지 선택 트랜지스터(GST) 각각은 상술한 것처럼, 게이트 전극이 공통 연결된 복수의 전계 효과 트랜지스터들로 구성될 수 있다. 이러한 경우, 한 쌍의 제 1 선택 라인들(SSL0a, SSL0b)에 소정의 전압이 공통으로 인가될 때, 제 1 선택 라인들(SSL0a, SSL0b)에 인접한 반도체 기둥(PL1, PL2)이 반전(inversion)되어 채널 영역이 형성될 수 있다. 그리고, 채널 영역은 제 1 선택 라인들(SSL0a, SSL0b)에 인가되는 전압으로부터의 기생 전계에 의해 제 1 선택 라인들(SSL0a, SSL0b) 사이의 반도체 기둥(PL1, PL2)으로 연장될 수 있다. 즉, 제 1 스트링 선택 라인(SSL0)에 인가되는 전압에 의해 형성되는 채널 영역의 길이는 제 1 선택 라인들(SSL0a, SSL0b)의 두께의 합보다 증가될 수 있다. 즉, 제 1 스트링 선택 트랜지스터(SST0)의 유효 채널 길이가 증가되므로, 고집적화에 따른 단채널 효과(short channel effects)를 억제할 수 있다.
한편, 비트 라인(BL)에 공통 연결되며, 스트링 선택 라인들(SSL0, SSL1)을 공유하는 셀 스트링들(STR1, STR2)에서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은, 도 1을 참조하여 설명한 것처럼, 서로 다른 문턱 전압을 갖는다. 이에 따라, 본 발명의 실시예에 따른 3차원 반도체 장치는 수직적으로 적층된 구조의 제 1 및 제 2 스트링 선택 트랜지스터들의 문턱 전압을 조절하는 방법이 필요하다.
도 12a 및 도 12b와 도 13a 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 스트링 선택 트랜지스터들의 문턱 전압 제어 방법을 설명하기 위한 도면들이다.
이하, 도 12a 및 도 12b를 참조하여, 일 실시예에 따른 문턱전압을 조절 방법에 대해 설명한다.
일 실시예에 따르면, 문턱 전압을 조절하는 방법은 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)에 인접한 반도체 기둥들(PL1, PL2) 일부분의 불순물 농도를 조절하는 것을 포함한다.
상세히 설명하면, 도 1을 설명한 것처럼, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1) 각각에 서로 다른 문턱전압을 갖는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)이 연결된다. 이에 더하여, 제 1 및 제 2 셀 스트링들(STR1 또는 STR2) 각각은 서로 다른 문턱전압을 갖는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함한다. 따라서, 제 2 스트링 선택 라인(SSL1)과 인접한 제 1 반도체 기둥(PL1)에 국소적으로 채널 불순물 영역(CIR)이 형성될 수 있다. 그리고, 제 1 스트링 선택 라인(SSL0)과 인접한 제 2 반도체 기둥(PL2)에 국소적으로 채널 불순물 영역(CIR)이 형성될 수 있다.
상세하게, 도 12a를 참조하면, 기판(100) 상에 수직적으로 적층된 도전 라인들을 포함하는 게이트 전극 구조체와, 게이트 전극 구조체를 관통하는 제 1 및 제 2 반도체 기둥들(PL1, PL2)을 형성한다. 여기서, 제 1 및 제 2 반도체 기둥들(PL1, PL2)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다.
일 실시예에서, 제 1 및 제 2 반도체 기둥들(PL1, PL2)은 불순물이 언도우프된 폴리실리콘막(즉, 진성 반도체(intrinsic semiconductor))일 수 있다. 이러한 제 1 및 제 2 반도체 기둥들(PL1, PL2)에 채널 불순물 영역(CIR)이 형성되지 않은 경우, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압은 실질적으로 동일할 수 있다.
채널 불순물 영역들(CIR)을 형성하는 것은, 도 12a에 도시된 것처럼, 제 1 마스크(210)를 이용하여 제 1 스트링 선택 라인(SSL0)과 인접한 제 2 반도체 기둥(PL2)에 선택적으로 제 1 이온 주입 공정을 수행하는 것과, 도 12b에 도시된 것처럼, 제 2 마스크(220)를 이용하여 제 2 스트링 선택 라인(SSL1)과 인접한 제 1 반도체 기둥(PL1)에 선택적으로 제 2 이온 주입 공정을 수행하는 것을 포함한다. 여기서, 채널 불순물 영역(CIR)은 n형 또는 p형 불순물을 이온 주입하여 형성될 수 있다.
이와 같이, 제 1 및 제 2 이온주입 공정들을 수행함에 따라, 제 1 스트링 선택 라인(SSL0)과 인접한 제 1 반도체 기둥(PL1)의 불순물 농도와, 제 1 스트링 선택 라인(SSL0)과 인접한 제 2 반도체 기둥(PL2)의 불순물 농도가 서로 다를 수 있다. 즉, 제 1 스트링 선택 라인(SSL0)과 제 1 및 제 2 반도체 기둥들(PL0, PL1)에 의해, 서로 다른 문턱 전압을 갖는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)이 구현될 수 있다.
일 실시예에 따르면, 제 1 스트링 선택 트랜지스터(SST0)의 제 1 문턱 전압이 제 2 스트링 선택 트랜지스터(SST1)의 제 2 문턱 전압보다 높은 경우, 불순물이 언도우프된 제 1 및 제 2 반도체 기둥들(PL1, PL2)에 p형 불순물을 이온 주입하여 채널 불순물 영역(CIR)을 형성할 수 있다.
한편, 이온주입 공정에 의해, 제 1 및 제 2 반도체 기둥들(PL0, PL1)에서 수직적으로 서로 다른 깊이에 채널 불순물 영역들(CIR)이 형성됨에 따라, 제 1 및 제 2 셀 스트링들을 구성하는 제 1 스트링 선택 트랜지스터들(SST0)의 문턱전압이 다를 수도 있다.
다른 실시예에 따르면, n형 불순물이 도우프된 반도체 기둥(PL1, PL2)에 p형 불순물을 이온 주입하여 채널 불순물 영역(CIR)을 형성할 수도 있다. 이러한 경우, 제 1 및 제 2 반도체 기둥들(PL1, PL2) 각각은 제 1 또는 제 2 스트링 선택 라인들(SSL0 또는 SSL1)에 인접한 채널 영역을 포함하되, 상기 제 1 및 제 2 반도체 기둥들(PL1, PL2)의 채널 영역들은 서로 반대의 도전형을 가질 수 있다. 즉, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 채널 영역들이 서로 반대의 도전형을 가지므로, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압 차이를 증가시킬 수 있다.
다른 실시예에서, 제 1 스트링 선택 트랜지스터(SST0)의 제 1 문턱 전압이 제 2 스트링 선택 트랜지스터(SST1)의 제 2 문턱 전압보다 낮은 경우, 채널 불순물 영역(CIR)에 n형 불순물이 주입될 수 있다.
도 13a 및 도 13b를 참조하여, 다른 실시예에 따른 문턱 전압 조절 방법에 대해 설명한다.
다른 실시예에 따르면, 문턱 전압을 조절하는 방법은 전기적 방법을 통해 제 1 스트링 선택 라인(SSL0)에 의해 제어되는 스트링 선택 트랜지스터들(SST0, SST1)의 문턱전압을 조절하는 것과, 제 2 스트링 선택 라인(SSL1)과 인접한 반도체 기둥(PL1, PL2)의 불순물 농도를 조절하는 것을 포함한다.
상세히 설명하면, 도 13a에 도시된 것처럼, 제 2 스트링 선택 라인(SSL1)과 인접한 제 1 반도체 기둥(PL1)에 국소적으로 형성된 채널 불순물 영역(CIR)을 포함하는 3차원 반도체 메모리 장치를 준비한다. 여기서, 채널 불순물 영역(CIR)은 제 1 반도체 기둥(PL1)에 n형 또는 p형 불순물을 이온 주입하여 형성될 수 있다.
도 13a에 도시된 3차원 반도체 장치에서, 제 1 스트링 선택 라인(SSL0)에 의해 제어되는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 동일한 문턱 전압을 가질 수 있다. 그리고, 제 2 스트링 선택 라인(SSL1)에 의해 제어되는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 채널 불순물 영역(CIR)에 의해 문턱 전압 차이를 가질 수 있다. 예를 들어, 제 2 스트링 선택 라인(SSL1) 및 제 1 반도체 기둥(PL1)에 의해 구현되는 스트링 선택 트랜지스터(SST0)의 문턱 전압이, 제 2 스트링 선택 라인(SSL1) 및 제 2 반도체 기둥(PL2)에 의해 구형되는 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 클 수 있다. 이에 더하여, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)과 제 1 및 제 2 반도체 기둥(PL2)들 사이에는, 앞에서 상술한 것처럼, 메모리 셀들(MC)과 동일하게 데이터 저장막(DS)이 개재될 수 있다.
이어서, 전기적 방법을 통해 제 1 스트링 선택 라인(SSL0)에 의해 제어되는 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱전압을 조절한다. 상세하게, 3차원 반도체 장치에 도 13b에 도시된 바와 같이, 전압 조건이 바이어스될 수 있다. 이러한 전압 조건은 제 1 스트링 선택 라인(SSL0) 및 제 2 반도체 기둥(PL2)에 의해 구현되는 제 1 스트링 선택 트랜지스터(SST0)의 문턱 전압을 증가시킬 수 있다.
상세하게, 비트 라인(BL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 접지 전압(0V)가 인가될 수 있다. 제 2 스트링 선택 라인(SSL1)에 제 1 문턱 전압보다 작고 제 2 문턱 전압보다 큰 제 1 동작 전압(Vop1)이 인가될 수 있다. 이에 따라, 제 2 스트링 선택 라인(SSL1) 및 제 1 반도체 기둥(PL1)에 의해 구현되는 스트링 선택 트랜지스터(SST0)이 턴-오프되고, 제 2 스트링 선택 라인(SSL1) 및 제 2 반도체 기둥(PL2)에 의해 구현되는 스트링 선택 트랜지스터(SST1)가 턴-온 될 수 있다.
제 1 스트링 선택 라인(SSL0)에 프로그램 전압(Vpgm)이 인가되며, 워드 라인들(WL)에 패스 전압(Vpass)이 인가된다. 여기서, 프로그램 전압(Vpgm)은 반도체 기둥(PL1, PL2)으로부터 데이터 저장막(DS)으로 전하들의 파울러-노던하임 터널링을 유발할 수 있는 범위에서 선택될 수 있다. 패스 전압(Vpass)은 프로그램 전압(Vpgm)보다는 낮고 메모리 셀들(MC)의 문턱 전압들보다는 큰 전압 범위에서 선택될 수 있다.
이와 같은 전압 조건에서, 제 2 스트링 선택 라인(SSL1) 및 제 2 반도체 기둥(PL2)에 의해 구현되는 스트링 선택 트랜지스터(SST1)가 턴-온되므로, 제 2 셀 스트링(STR2)이 비트 라인(BL)에 전기적으로 연결될 수 있다. 이 때, 제 1 스트링 선택 라인(SSL0)에 프로그램 전압(Vpgm)이 인가되므로, 제 2 반도체 기둥(PL2)으로부터 제 1 스트링 선택 라인(SSL0)에 인접한 데이터 저장막(DS')으로 전하들이 트랩될 수 있다. 이와 같이 데이터 저장막(DS')에 트랩된 전하들은 제 1 스트링 선택 라인(SSL0) 및 제 2 반도체 기둥(PL2)에 의해 구현되는 스트링 선택 트랜지스터(SST0)의 문턱 전압을 상승시킬 수 있다. 이 때, 문턱 전압은 채널 불순물 영역(CIR)을 갖는 스트링 선택 트랜지스터(SST0)의 문턱 전압과 실질적으로 동일하게 조절될 수 있다.
한편, 제 1 셀 스트링(STR1)은 제 2 스트링 선택 라인(SSL1) 및 제 1 반도체 기둥(PL1)에 의해 구현되는 스트링 선택 트랜지스터(SST0)가 턴-오프되므로, 제 1 셀 스트링(STR1)과 비트 라인(BL) 간의 전기적 연결은 차단될 수 있다. 그러므로, 제 1 반도체 기둥(PL1) 및 제 1 스트링 선택 라인(SSL0)에 의해 구현되는 스트링 선택 트랜지스터(SST1)의 문턱 전압 변동은 방지될 수 있다.
한편, 또 다른 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱전압은 모두 전기적 방법을 통해 조절될 수도 있을 것이다.
<제 2 실시예 >
도 5는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다. 도 6은 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
제 2 실시예에 따른 3차원 반도체 메모리 장치는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 제 2 실시예에 따른 3차원 반도체 메모리 장치는 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 구조를 제외하고 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다.
이 실시예에 따르면, 비트 라인(BL)과 인접한 스트링 선택 트랜지스터들은 복수의 전계 효과 트랜지스터들로 구성될 수 있다. 이에 따라, 트랜지스터의 유효 채널 길이가 증가되어 셀 스트링과 비트 라인(BL) 사이의 전기적 누설을 억제할 수 있다.
상세하게, 도 5 및 도 6을 참조하면, 제 1 스트링 선택 라인(SSL0)은 하나의 도전 라인으로 구성되며, 비트 라인(BL)과 인접한 제 2 스트링 선택 라인(SSL1)은 한 쌍의 제 2 선택 라인들(SSL1a, SSL1b)로 구성될 수 있다. 여기서, 하나의 제 1 스트링 선택 라인(SSL0)의 두께(T1)는 제 2 선택 라인들(SSL1a, SSL1b) 각각의 두께(T2)보다 클 수 있다. 그리고, 제 2 선택 라인들(SSL1a, SSL1b) 간의 수직적 간격(D1)은 제 2 선택 라인들(SSL1a, SSL1b) 각각의 두께(T2)와 실질적으로 동일하거나 작을 수 있다. 또한, 제 1 스트링 선택 라인(SSL0)과 제 2 스트링 선택 라인(SSL1) 사이의 수직적 간격(D2)은 제 2 선택 라인들(SSL1a, SSL1b) 사이의 수직적 간격(D1)보다 클 수 있다.
한편, 도 5 및 도 6에 도시된 것과 달리, 비트 라인(BL)과 인접한 스트링 선택 트랜지스터들 각각이 하나의 전계 효과 트랜지스터로 구성되고, 메모리 셀에 인접한 비트 라인(BL)과 인접한 스트링 선택 트랜지스터들이 연결된 복수의 전계 효과 트랜지스터로 구성될 수 있다.
<제 3 실시예 >
도 7은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다. 도 8은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다.
제 3 실시예에 따른 3차원 반도체 메모리 장치는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 제 3 실시예에 따른 3차원 반도체 메모리 장치는, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 구조를 제외하고 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다.
상세하게, 도 7 및 도 8을 참조하면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1) 각각은 하나의 전계 효과 트랜지스터로 구성될 수 있다. 즉, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)이 각각 하나의 도전 라인으로 구성될 수 있다. 이와 같이 하나의 도전 라인으로 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)이 구성되는 경우, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 두께가 워드 라인들(WL)의 두께보다 클 수 있다.
<제 4 실시예 >
도 9는 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다. 도 10은 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도이다. 도 11은 본 발명의 제 4 실시예의 변형례를 나타내는 도면이다.
제 4 실시예에 따른 3차원 반도체 메모리 장치는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 포함한다. 제 4 실시예에 따른 3차원 반도체 메모리 장치는 제 1 내지 제 3 셀 스트링들(STR1, STR2, STR3)이 비트 라인(BL) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)을 공유할 수 있다. 그리고, 이 실시예에서 각각의 셀 스트링들(STR1, STR2, STR3)은, 제 1 실시예를 참조하여 설명한 것처럼, 비트 라인(BL)과 연결된 스트링 선택 소자와, 공통 소오스 라인(CSL)과 연결된 접지 선택 소자를 포함하며, 스트링 선택 소자와 접지 선택 소자 사이에 직렬 연결된 복수의 메모리 셀들(MC)을 포함한다. 여기서, 스트링 선택 소자는 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있으며, 스트링 선택 트랜지스터들(SST0, SST1)의 수는 하나의 비트 라인(BL)에 공통으로 연결되는 셀 스트링들(STR1, STR2, STR3)의 수와 같거나 클 수 있다. 나아가, 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST0, SST1) 중 어느 하나는 나머지들과 다른 문턱 전압을 가질 수 있다.
제 1 내지 제 3 셀 스트링들(STR1, STR2, STR3) 각각은 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST0, SST1)을 포함하되, 스트링 선택 트랜지스터들(SST0, SST1) 중 어느 하나는 나머지들과 문턱 전압이 다를 수 있다. 상세하게, 각각의 셀 스트링들(STR1, STR2, STR3)은 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 포함할 수 있으며, 이들 중 어느 하나는 복수 개가 구비될 수 있다. 여기서, 제 1 스트링 선택 트랜지스터(SST0)는 제 1 문턱 전압을 가지며, 제 2 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압보다 작은 제 2 문턱 전압을 가질 수 있다. 일 실시예에서, 제 1 내지 제 3 스트링들 각각은 하나의 제 2 스트링 선택 트랜지스터(SST1)를 구비한다. 나아가, 제 1 내지 제 3 셀 스트링들(STR1, STR2, STR3)이 공유하는 제 1 내지 제 3 스트링 선택 라인들(SSL0, SSL1, SSL2) 각각에 하나의 제 2 스트링 선택 트랜지스터(SST1)가 연결될 수 있다.
한편, 제 4 실시예에서, 제 1 내지 제 3 스트링 선택 라인들(SSL0, SSL1, SSL2)이 각각 하나의 도전 라인으로 구성되는 것을 도시하였으나, 제 1 내지 제 3 스트링 선택 라인들(SSL0, SSL1, SSL2)은 제 1 실시예처럼 복수의 도전 라인들로 구성될 수 있다.
도 10에 도시된 실시예에 따르면, 제 1 내지 제 3 반도체 기둥들(PL1, PL2, PL3)에 p형 불순물을 이온 주입하여 선택적으로 채널 불순물 영역들(CIR)을 형성한다. 이에 따라, 제 2 문턱 전압보다 높은 제 1 문턱 전압을 갖는 제 1 스트링 선택 트랜지스터들(SST0)이 구현될 수 있다. 이와 달리, 제 1 내지 제 3 반도체 기둥들(PL1, PL2, PL3)에 n형 불순물을 도핑함으로써 제 2 문턱 전압보다 낮은 제 1 문턱 전압을 갖는 제 1 스트링 선택 트랜지스터(SST0)들이 구현될 수도 있다.
한편, 도 11에 도시된 실시예에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압을 조절하기 위해, 제 1 내지 제 3 반도체 기둥들(PL1, PL2, PL3) 상부에 n형 또는 p형 불순물이 도핑된 반도체 플러그들(PLG)이 형성될 수 있다. 이 때, 반도체 플러그들(PLG)의 수직적 길이가 다를 수 있다.
이 실시예에서, 반도체 플러그(PLG)는 p형 불순물이 도핑된 반도체 물질로 이루어질 수 있다. 이 때, 제 1 반도체 기둥(PL1) 상에서 반도체 플러그(PLG)가 제 2 및 제 3 스트링 선택 라인들(SSL1, SSL2)을 관통하는 경우, 제 2 및 제 3 스트링 선택 라인들(SSL1, SSL2)과 반도체 플러그(PLG)에 의해 제 1 스트링 선택 트랜지스터(SST0)가 구현될 수 있다. 그리고, 제 2 반도체 기둥(PL2) 상에서 반도체 플러그(PLG)가 제 3 스트링 선택 라인(SSL2)을 관통하는 경우, 제 3 스트링 선택 라인(SSL2)과 반도체 플러그(PLG)에 의해 제 1 스트링 선택 트랜지스터(SST0)가 구현될 수 있다.
이에 더하여, 도 10 및 도 11에 도시된 실시예들에서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)의 문턱 전압은 도 13a 및 도 13b를 참조하여 설명한 것처럼, 불순물을 이온 주입하는 공정과 전기적 방법에 의해 조절될 수 있다. 즉, 도시된 것처럼, 워드 라인(WL)에 인접한 제 1 스트링 선택 라인(SS0)에 프로그램 전압(PGM)을 인가함으로써, 데이터 저장막(DS')에 선택적으로 전하들이 주입될 수 있다.
이와 같은 제 4 실시예에 따르면, 각각의 셀 스트링들(STR1, STR2, STR3)에 구비된 제 1 및 제 2 선택 트랜지스터들(SST0, SST1)을 턴-온시키는 전압 조건에 의해, 선택된 비트 라인(BL)이 제 1 내지 제 3 셀 스트링들(STR1, STR2, STR3) 중 어느 하나와 전기적으로 연결될 수 있다.
예를 들어, 선택된 비트 라인(BL)에 공통 연결된 제 1 내지 제 3 셀 스트링들(STR1, STR2, STR3) 중 제 3 셀 스트링을(STR3) 선택하는 경우, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)에 제 1 및 제 2 문턱 전압보다 큰 제 1 동작 전압(Vop1)이 인가될 수 있다. 그리고, 제 3 스트링 선택 라인(SSL2)에 제 2 문턱 전압보다 크고 제 1 문턱 전압보다 작은 제 2 동작 전압(Vop2)이 인가될 수 있다. 이 때, 비선택된 제 1 및 제 2 셀 스트링들(STR1, STR2)의 제 1 스트링 선택 트랜지스터들(SST0)은 제 2 동작 전압(Vop2)에 의해 턴-오프되므로, 비트 라인(BL)과 제 1 및 제 2 셀 스트링들(STR1, STR2) 간의 전기적 연결은 차단될 수 있다.
<동작 방법>
도 14 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다. 구체적으로, 도 14 내지 도 16은 각각 프로그램, 읽기 및 소거 동작들을 설명하기 위한 도면들이다. 이러한 동작 방법은 제 1 실시예에 따른 3차원 반도체 메모리 장치를 예로 들어 설명하며, 다른 실시예들에도 유사하게 적용될 수 있다.
일 실시예에 따르면, 앞에서 설명한 바와 같이, 제 1 스트링 선택 트랜지스터(SST0)는 제 1 문턱 전압(Vth1)을 가지며, 제 2 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압보다 작은 제 2 문턱 전압(Vth2)을 가질 수 있다. (즉, Vth1 > Vth2) 이 때, 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)은 제 1 동작 전압(Vop1)에 의해 턴-온될 수 있다. 다시 말해, 제 1 동작 전압(Vop1)은 제 1 및 제 2 문턱 전압보다 클 수 있다. (즉, Vop1 > Vth1, Vop1> Vth2) 또한, 제 1 스트링 선택 트랜지스터(SST0)는 제 2 동작 전압에 의해 턴-오프될 수 있으며, 제 2 스트링 선택 트랜지스터(SST1)는 제 2 동작 전압에 의해 턴-온될 수 있다. 다시 말해, 2 동작 전압(Vop2)은 제 2 문턱 전압보다 크고 제 1 문턱 전압보다 작을 수 있다. (즉, Vth1 > Vop2 > Vth2)
도 14를 참조하면, 프로그램 동작은 선택된 비트 라인(BL)에 복수의 셀 스트링들(STR1, STR2) 중 선택된 어느 하나를 연결하는 것과, 선택된 셀 스트링들(STR1, STR2)에서 어느 하나의 메모리 셀(MC)에 데이터를 저장하는 것을 포함한다. 예를 들어, 제 2 비트 라인(BL1)에 제 2 셀 스트링(STR2)을 연결하고, 제 2 셀 스트링(STR2)을 구성하는 메모리 셀들(MC) 중 선택된 어느 하나(SEL MC)에 데이터를 저장하는 것을 예로 들어 설명한다.
상세하게, 선택된 제 2 비트 라인(BL1)에 접지 전압(0V)이 인가되고, 비선택된 비트 라인들(BL0)에는 전원 전압(Vcc)이 인가된다. 또한, 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)에는 접지 전압(0V)을 인가된다. 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가되며, 비선택된 워드 라인들(WL)에 패스 전압(Vpass)이 인가된다. 여기서, 프로그램 전압(Vpgm)은 선택된 메모리 셀에서 반도체층으로부터 정보저장막으로 전하들의 파울러-노던하임 터널링을 유발할 수 있는 범위에서 선택될 수 있다. 패스 전압(Vpass)은 프로그램 전압(Vpgm)보다는 낮고 메모리 셀들(MC)의 문턱 전압들보다는 큰 전압 범위에서 선택될 수 있다.
나아가, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압은 선택된 제 2 셀 스트링(STR2)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)을 모두 턴온시킬 수 있도록 바이어스된다.
상세하게, 제 1 스트링 선택 라인 (SSL0)에 제 1 동작 전압(Vop1)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 제 2 동작 전압(Vop2)이 인가된다. 이에 따라, 제 2 셀 스트링(STR2)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST0, SST1)이 턴-온되므로, 제 2 셀 스트링(STR2)의 메모리 셀들(MC)이 제 2 비트 라인(BL1)에 전기적으로 연결될 수 있다.
한편, 제 1 스트링 선택 라인(SSL0)에 제 1 동작 전압(Vop1)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 제 2 동작 전압(Vop2)이 인가될 때, 선택되지 않은 제 1 셀 스트링(STR1)의 제 1 스트링 선택 트랜지스터(SST0)는 턴-오프된다. 이에 따라, 제 1 셀 스트링(STR1)은 공통 소오스 라인(CSL) 및 제 2 비트 라인(BL1)과의 전기적 연결이 차단되므로, 전기적으로 플로팅될 수 있다.
나아가, 비선택된 비트 라인들(BL0)에 연결된 제 1 셀 스트링(STR1)은 비트 라인(BL)들 사이의 연결이 차단되어 전기적으로 플로팅될 수 있으며, 비선택된 비트 라인들(BL0)에 연결된 제 2 셀 스트링(STR2)은 전원 전압(Vcc)에 의해 셀프 부스팅(self-boosting)될 수 있다. 이에 따라, 비 선택된 셀 스트링들의 메모리 셀들(MC)에 대한 의도되지 않은 프로그램은 예방될 수 있다.
도 15를 참조하면, 읽기 동작은 제 2 비트 라인(BL1)에 제 2 셀 스트링(STR2)을 연결하고, 제 2 셀 스트링(STR2)을 구성하는 메모리 셀들(MC) 중 선택된 어느 하나(SEL MC)에 저장된 데이터를 독출하는 것을 예로 들어 설명한다.
상세하게, 선택된 제 2 비트 라인(BL1)에는 약 0.4 ~ 0.9V의 비트 라인 전압(Vbl)이 인가될 수 있으며, 비선택된 비트 라인들(BL0)에는 접지 전압(0V)이 인가된다. 공통 소오스 라인(CSL)에는 접지 전압(0V)이 인가되고, 접지 선택 라인(GSL)에 읽기 전압(Vread)이 인가되어, 선택된 셀 스트링(STR2) 의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 선택된 워드 라인(WL)에 접지 전압이 인가되고, 비선택된 워드 라인들(WL)에 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다.
이에 더하여, 선택된 제 2 셀 스트링(STR2)에 구비된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 모두 턴-온될 수 있도록, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압이 바이어스된다. 즉, 제 1 스트링 선택 라인 (SSL0)에 제 1 동작 전압(Vop1)이 인가되고, 제 2 스트링 선택 라인(SSL1)에 제 2 동작 전압(Vop2)이 인가되어, 제 2 비트 라인(BL1)과 제 2 셀 스트링(STR2)이 전기적으로 연결될 수 있다. 또한, 이와 같은 조건에서 비선택된 제 1 셀 스트링(STR1)의 제 1 선택 트랜지스터들(SST0)은 턴-오프되어 제 2 비트 라인(BL1)과 제 1 셀 스트링(STR1) 간의 전기적 연결은 차단될 수 있다.
이와 같은 전압 조건에서, 선택된 메모리 셀(SEL MC)에 저장된 데이터(0 또는 1)에 따라 메모리 셀이 턴-온 또는 턴-오프될 수 있다. 선택된 메모리 셀(SEL MC)이 턴-온되면, 선택된 제 2 셀 스트링(STR2)을 통한 전류 흐름이 발생할 수 있으며, 제 2 셀 스트링(STR2)에 흐르는 전류 변화를 선택된 제 2 비트 라인(BL1)을 통해 검출될 수 있다.
도 16을 참조하면, 소거 동작은 메모리 셀들(MC)에 저장된 전하를 반도체층으로 방출함으로써 수행될 수 있다. 다른 실시예에 따르면, 메모리 셀들(MC)에 저장된 전하와 반대 타입의 전하를 메모리 셀에 주입하여 소거할 수도 있다. 또 다른 실시예에 따르면, 메모리 셀들(MC) 중에서 하나를 선택하여 소거하거나, 블록 단위의 메모리 셀들(MC)을 동시에 소거할 수도 있다.
도 16를 참조하면, 소거 동작시, 모든 셀 스트링들(STR1, STR2)과 비트 라인들(BL0, BL1) 간의 전기적 연결이 차단될 수 있도록, 제 1 및 제 2 스트링 선택 라인들(SSL0, SSL1)의 전압이 바이어스된다. 즉, 모든 선택 라인들이 플로팅될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)에 소거 전압(Vers)을 인가되고, 워드 라인들(WL)에 접지 전압(0V)이 인가되며, 접지 선택 라인(GSL)에 접지 선택 트랜지스터(GST)를 턴온시킬 수 있는 전압(Vcc)이 인가될 수 있다. 또한, 반도체 기둥(PL1, PL2)들에 소거 전압(Vers, 예를 들어, 약 18V 내지 20V)이 인가된다.
이와 같은 전압 조건에서, 셀 스트링들(STR1, STR2)에 포함된 모든 메모리 셀들(MC)은 파울러-노던하임 터널링 현상에 의해 메모리 셀들(MC)에 저장된 전자가 반도체 기둥(PL1, PL2)으로 방출된다. 또는, 반도체 기둥(PL1, PL2)으로부터 정공이 메모리 셀들(MC)에 터널링된다.
도 17은 본 발명의 실시예들의 제조 방법에 따라 제조된 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1310)가 장착된다. 플래시 메모리 장치(1310)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 복수의 워드 라인들 및 제 1 및 제 2 스트링 선택 라인들이 기판 상에 수직적으로 적층된 전극 구조체;
    상기 전극 구조체를 관통하는 복수 개의 제 1 및 제 2 반도체 기둥들;
    상기 전극 구조체와 상기 제 1 및 제 2 반도체 기둥들 사이에 개재된 데이터 저장막; 및
    상기 제 1 및 제 2 반도체 기둥들에 공통 연결된 비트 라인을 포함하되,
    상기 제 1 및 제 2 반도체 기둥들 각각은 문턱 전압이 서로 다르며 직렬 연결되는 제 1 및 제 2 스트링 선택 트랜지스터들을 구성하되,
    상기 제 1 스트링 선택 라인은 상기 제 1 반도체 기둥의 상기 제 1 스트링 선택 트랜지스터와 상기 제 2 반도체 기둥의 상기 제 2 스트링 선택 트랜지스터에 공통 연결되며,
    상기 제 2 스트링 선택 라인은 상기 제 1 반도체 기둥의 상기 제 2 스트링 선택 트랜지스터와 상기 제 2 반도체 기둥의 상기 제 1 스트링 선택 트랜지스터에 공통 연결되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스트링 선택 라인과 인접한 상기 제 1 반도체 기둥의 불순물 농도와, 상기 제 1 스트링 선택 라인과 인접한 상기 제 2 반도체 기둥의 불순물 농도가 서로 다른 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 기둥들 상부에 각각 채널 불순물 영역을 포함하되, 상기 채널 불순물 영역의 수직적 도핑 깊이가 서로 다른 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 스트링 선택 라인은 상기 비트 라인과 인접하되,
    상기 제 2 스트링 선택 라인과 인접한 상기 제 1 반도체 기둥의 불순물 농도와, 상기 제 2 스트링 선택 라인과 인접한 상기 제 2 반도체 기둥의 불순물 농도가 서로 다르며,
    상기 제 1 스트링 선택 라인과 상기 제 1 반도체 기둥 사이의 상기 전하 저장막에 전하들이 저장된 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 트랜지스터들 각각은 게이트 전극들이 공통 연결된 복수의 전계 효과 트랜지스터들로 구성되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 게이트 전극들 각각의 길이는 상기 워드 라인들의 두께와 실질적으로 동일한 3차원 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 라인들 간의 수직적 간격은, 상기 워드 라인들의 수직적 간격과 실질적으로 같거나 큰 3차원 반도체 메모리 장치.
  8. 기판 상에, 복수의 워드 라인들 및 스트링 선택 라인이 기판 상에 수직적으로 적층된 전극 구조체;
    상기 전극 구조체를 관통하는 제 1 및 제 2 반도체 기둥들;
    상기 전극 구조체와 상기 제 1 및 제 2 반도체 기둥들 사이에 개재된 데이터 저장막; 및
    상기 전극 구조체를 가로지르며, 상기 제 1 및 제 2 반도체 기둥들에 공통 연결된 비트 라인을 포함하되,
    상기 스트링 선택 라인과 상기 제 1 반도체 기둥은 제 1 문턱 전압을 갖는 제 1 선택 트랜지스터를 구성하고, 상기 스트링 선택 라인과 상기 제 2 반도체 기둥은 제 2 문턱 전압을 갖는 제 2 선택 트랜지스터를 구성하는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 스트링 선택 라인과 인접한 상기 제 1 반도체 기둥의 불순물 농도와, 상기 스트링 선택 라인과 인접한 상기 제 2 반도체 기둥의 불순물 농도가 서로 다른 3차원 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 데이터 저장막은 전하 저장막을 포함하되,
    상기 스트링 선택 라인과 상기 제 1 반도체 기둥 사이의 상기 전하 저장막에 전하들이 저장된 3차원 반도체 메모리 장치.
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