KR20200132561A - Msl이 적용된 3차원 플래시 메모리 및 그 동작 방법 - Google Patents
Msl이 적용된 3차원 플래시 메모리 및 그 동작 방법 Download PDFInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 130
- 238000000034 method Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000000903 blocking effect Effects 0.000 claims description 9
- 230000000779 depleting effect Effects 0.000 claims description 5
- 238000001080 multi-layer soft lithography Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 53
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H01L27/11573—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H01L27/1157—
-
- H01L27/11582—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Abstract
부스팅의 면적을 감소시킨 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들 중 적어도 하나의 워드라인은, 상기 적어도 하나의 스트링의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하고, 상기 적어도 하나의 스트링의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL(Middle Signal Line)으로 사용되는 것을 특징으로 한다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 동작 방법에 관한 것으로, 보다 상세하게는, 복수의 워드라인들 중 어느 하나의 워드라인을 MSL(Middle Signal Line)으로 사용하는 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 부스팅(boosting)의 면적이 증가되어 프로그램 동작 시 속도 저하 및 비 선택된 워드라인에 인가되는 패스 전압과 관련된 소모 전력 증가의 문제점을 가지며, 소거 동작 시 벌크 포텐셜(Bulk potential) 상승 시간 증가 및 홀 주입 시간 증가의 문제점을 갖게 된다.
이에, 상기 문제점들을 해결하는 기술이 제안될 필요가 있다.
일 실시예들은 부스팅의 면적을 감소시킴으로써, 프로그램 동작 시 속도를 향상시키고 비 선택된 워드라인에 인가되는 패스 전압과 관련된 소모 전력을 감소시키며, 소거 동작 시 벌크 포텐셜(Bulk potential) 상승 시간 및 홀 주입 시간을 감소시키는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 복수의 워드라인들 중 적어도 하나의 워드라인을, 적어도 하나의 스트링의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하고, 적어도 하나의 스트링의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL(Middle Signal Line)으로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들 중 적어도 하나의 워드라인은, 상기 적어도 하나의 스트링의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하고, 상기 적어도 하나의 스트링의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL(Middle Signal Line)으로 사용되는 것을 특징으로 한다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 MSL에 채널을 오프시키는 오프 전압을 인가하여 상기 적어도 하나의 스트링의 일부 영역을 오프시켜, 상기 나머지 일부 영역 상 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 일부 영역을 오프시키고, 상기 나머지 일부 영역에 위치하는 워드라인들에 패스 전압을 인가하며 상기 나머지 일부 영역 상 상기 특정 메모리 셀에 대응하는 워드라인에 프로그램 전압을 인가하여, 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 MSL에 채널을 공핍시키는 차단 전압을 인가하여 상기 적어도 하나의 스트링의 일부 영역을 공핍시켜, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 MSL 및 상기 적어도 하나의 스트링의 일부 영역에 위치하는 워드라인들을 플로팅(Floating)시키고 상기 나머지 일부 영역에 위치하는 워드라인들에 접지 전압을 인가하여, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 기판의 벌크 영역에 소거 전압을 인가하여, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 MSL로 사용되는 적어도 하나의 워드라인은, 상기 복수의 워드라인들 중 상기 적어도 하나의 워드라인을 제외한 나머지 워드라인들이 갖는 채널 영역과 상이한 길이의 채널 영역을 갖는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들 중 적어도 하나의 워드라인은, 상기 적어도 하나의 스트링의 일부 영역을 오프시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하는 MSL으로 사용되는 것을 특징으로 한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들 중 적어도 하나의 워드라인은, 상기 적어도 하나의 스트링의 일부 영역을 공핍시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL으로 사용되는 것을 특징으로 한다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인에 채널을 오프시키는 오프 전압을 인가하고, 상기 적어도 하나의 스트링의 상부 또는 하부에 연결된 SSL(String Selection Line)에 전원 전압을 인가하며, 상기 적어도 하나의 스트링의 상부 또는 하부에 연결된 GSL(Ground Signal Line)에 접지 전압을 인가하는 단계; 및 상기 MSL과 상기 SSL 사이에 위치하는 워드라인들에 패스 전압을 인가하고, 상기 MSL과 상기 SSL 사이에 위치하는 특정 메모리 셀에 대응하는 워드라인에 프로그램 전압을 인가하여, 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인 및 상기 적어도 하나의 스트링의 일부 영역-상기 일부 영역은 상기 적어도 하나의 스트링의 전체 영역 중 상기 적어도 하나의 스트링의 하부에 연결된 GSL과 상기 MSL 사이에 위치하는 영역임-에 위치하는 워드라인들을 플로팅시키는 단계; 상기 MSL과 상기 적어도 하나의 스트링의 상부에 연결된 SSL 사이에 위치하는 워드라인들에 접지 전압을 인가하는 단계; 및 상기 기판의 벌크 영역에 소거 전압을 인가하여 상기 MSL과 상기 SSL 사이의 영역에 대한 소거 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인에 채널을 공핍시키는 차단 전압을 인가하는 단계; 상기 적어도 하나의 스트링의 하부에 연결된 GSL과 상기 MSL 사이에 위치하는 워드라인들에 접지 전압을 인가하는 단계; 및 상기 기판의 벌크 영역에 소거 전압을 인가하여 상기 MSL과 상기 GSL 사이의 영역에 대한 소거 동작을 수행하는 단계를 포함한다.
일 실시예들은 복수의 워드라인들 중 적어도 하나의 워드라인을, 적어도 하나의 스트링의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하고, 적어도 하나의 스트링의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL(Middle Signal Line)으로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
따라서, 일 실시예들은 부스팅의 면적을 감소시킴으로써, 프로그램 동작 시 속도를 향상시키고 비 선택된 워드라인에 인가되는 패스 전압과 관련된 소모 전력을 감소시키며, 소거 동작 시 벌크 포텐셜(Bulk potential) 상승 시간 및 홀 주입 시간을 감소시키는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4 내지 5는 도 3에 도시된 3차원 플래시 메모리의 다양한 예시들을 나타낸 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다
도 7 내지 8은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 11은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4 내지 5는 도 3에 도시된 3차원 플래시 메모리의 다양한 예시들을 나타낸 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다
도 7 내지 8은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 11은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4 내지 5는 도 3에 도시된 3차원 플래시 메모리의 다양한 예시들을 나타낸 단면도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링(310, 320) 및 적어도 하나의 스트링(310, 320)에 대해 수직 방향으로 연결되는 복수의 워드라인들(330)을 포함한다.
적어도 하나의 스트링(310, 320)은 일 방향으로 연장 형성되는 채널층(311, 321) 및 채널층(311, 321)을 감싸도록 형성되는 전하 저장층(312, 322)을 포함한다. 전하 저장층(312, 322)은 복수의 워드라인들(330)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 채널층(311, 321)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(311, 321)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 적어도 하나의 스트링(310, 320)은 수직 방향으로 연결되는 복수의 워드라인들(330) 각각에 대응하는 메모리 셀들을 구성할 수 있다.
복수의 워드라인들(330)은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어, 각각에 대응하는 메모리 셀들로 전압을 인가하여 프로그램 동작 및 소거 동작을 수행할 수 있다. 복수의 워드라인들(330) 사이에는 복수의 절연층들(미도시)이 개재될 수 있다.
여기서, 적어도 하나의 스트링(310, 320)의 상부에는 비트라인과 연결되는 SSL(String Selection Line)이 배치되고 하부에는 소스 라인과 연결되는 GSL(Ground Selection Line)이 배치될 수 있다. 그러나 이에 제한되거나 한정되지 않고 SSL이 적어도 하나의 스트링(310, 320)의 하부에 배치되고 GSL이 적어도 하나의 스트링(310, 320)의 상부에 배치될 수 있다. 즉, 벌크 소거 방식을 지원하는 구조의 경우 SSL이 적어도 하나의 스트링(310, 320)의 상부에 배치되고 GSL이 적어도 하나의 스트링(310, 320)의 하부에 배치되는 것으로 고정되나, GIDL 소거 방식을 지원하는 구조의 경우 SSL 및 GSL은 적어도 하나의 스트링(310, 320)의 상부 또는 하부 중 어느 하나의 부위에 적응적으로 배치될 수 있다.
이 때, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드라인들(330) 중 적어도 하나의 워드라인(331)을 부스팅 면적을 감소시키도록 신호를 인가하는 MSL(Middle Signal Line)으로 사용하는 것을 특징으로 한다. 보다 상세하게, 적어도 하나의 워드라인(331)은 적어도 하나의 스트링(310)의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하는 MSL로 사용되거나, 적어도 하나의 스트링(310)의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL로 사용될 수 있다. 물론, 적어도 하나의 워드라인(331)은 설명된 프로그램 동작과 설명된 소거 동작 모두를 수행하는 MSL로도 사용될 수 있다.
예를 들어, 3차원 플래시 메모리(300)는 MSL(331)에 채널을 오프시키는(정확하게는, 적어도 하나의 스트링(310)의 일부 영역의 채널을 오프시키는) 오프 전압을 인가하여 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 더 구체적인 예를 들면, 3차원 플래시 메모리(300)는 적어도 하나의 스트링(310)의 일부 영역을 오프시키고, 나머지 일부 영역에 위치하는 워드라인들에 패스 전압을 인가하며 나머지 일부 영역 상 특정 메모리 셀에 대응하는 워드라인에 프로그램 전압을 인가함으로써, 특정 메모리 셀에 대한 프로그래밍 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 6 내지 8을 참조하여 기재하기로 한다. 여기서, 적어도 하나의 스트링(310)의 일부 영역은 MSL(331)과 GSL 사이의 영역을 의미하며, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역을 의미한다. 예컨대, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 MSL(331)과 GSL 사이의 영역을 제외한 MSL(331)과 SSL 사이의 영역일 수 있다. 이상, 도면은 SSL과 GSL의 위치가 적어도 하나의 스트링(310, 320)을 기준으로 고정되어 있는 벌크 소거 방식을 지원하는 구조로 도시되나, 이에 제한되거나 한정되지 않고 SSL과 GSL의 위치가 적어도 하나의 스트링(310, 320)을 기준으로 적응적으로 바뀌며 배치되는 GIDL 소거 방식을 지원하는 구조일 수도 있다.
다른 예를 들면, 3차원 플래시 메모리(300)는 MSL(331) 및 적어도 하나의 스트링(310)의 일부 영역에 위치하는 워드라인들을 플로팅(Floating)시키고, 나머지 일부 영역에 위치하는 워드라인들에 접지 전압을 인가하여, 나머지 일부 영역에 대한 소거 동작을 수행할 수 있다. 더 구체적인 예를 들면, 3차원 플래시 메모리(300)는 기판의 벌크 영역에 소거 전압을 인가함으로써, 나머지 일부 영역에 대한 소거 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 9 내지 10을 참조하여 기재하기로 한다. 이 때, 적어도 하나의 스트링(310)의 일부 영역은 MSL(331)과 GSL 사이의 영역을 의미하며, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역을 의미한다. 일례로, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 MSL(331)과 GSL 사이의 영역을 제외한 MSL(331)과 SSL 사이의 영역일 수 있다.
또 다른 예를 들면, 3차원 플래시 메모리(300)는 MSL(331)에 채널을 공핍시키는 차단 전압을 인가하여 적어도 하나의 스트링(310)의 일부 영역을 공핍시켜, 나머지 일부 영역에 대한 소거 동작을 수행할 수 있다. 더 구체적인 예를 들면, 3차원 플래시 메모리(300)는 나머지 일부 영역에 위치하는 워드라인들에 접지 전압을 인가하고 기판의 벌크 영역에 소거 전압을 인가함으로써, 나머지 일부 영역에 대한 소거 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 11 내지 12를 참조하여 기재하기로 한다. 여기서, 적어도 하나의 스트링(310)의 일부 영역은 MSL(331)과 SSL 사이의 영역을 의미하며, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역을 의미한다. 일례로, 나머지 일부 영역은 적어도 하나의 스트링(310)의 전체 영역 중 MSL(331)과 SSL 사이의 영역을 제외한 MSL(331)과 GSL 사이의 영역일 수 있다.
이처럼 MSL로 사용되는 적어도 하나의 워드라인(331)은 복수의 워드라인들(330) 중 나머지 워드라인들 각각이 갖는 채널 영역과 상이한 길이의 채널 영역을 가질 수 있다. 예를 들어, 적어도 하나의 워드라인(331)은 도 4에 도시된 바와 같이 나머지 워드라인들(410) 각각이 갖는 채널 영역의 길이보다 짧은 길이의 채널 영역을 갖도록 나머지 워드라인들(410)의 두께보다 얇은 두께로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 워드라인(331)은 도 5에 도시된 바와 같이 나머지 워드라인들(510) 각각이 갖는 채널 영역의 길이보다 긴 길이의 채널 영역을 갖도록 나머지 워드라인들(510)의 두께보다 두꺼운 두께로 형성될 수 있다.
이와 같이, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드라인들(330) 중 적어도 하나의 워드라인(331)을 부스팅 면적을 감소시키도록 신호를 인가하는 MSL로 사용함으로써, 기존의 3차원 플래시 메모리에서 부스팅되는 면적을 현저히 감소시켜 프로그램 동작 시 속도를 향상시키고 비 선택된 워드라인에 인가되는 패스 전압과 관련된 소모 전력을 감소시키며, 소거 동작 시 벌크 포텐셜 상승 시간 및 홀 주입 시간을 감소시킬 수 있다. 프로그램 동작 및 소거 동작과 대한 상세한 설명은 아래에서 기재하기로 한다.
이상, MSL(331)이 적어도 하나의 스트링(310, 320)의 수직 방향으로 하나만이 배치되는 것으로 설명되었으나 이에 제한되거나 한정되지 않고, 적어도 하나의 스트링(310, 320)의 수직 방향으로 복수 개가 이격되어 배치될 수도 있다. 이러한 경우는 전술된 구조 및 후술되는 동작 방법이 그대로 응용되어 적용될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 7 내지 8은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 6을 참조하면, 일 실시예에 따른 3차원 플래시 메모리는 단계(S610)에서, 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인(710)에 채널을 오프시키는(정확하게는, 적어도 하나의 스트링의 일부 영역의 채널을 오프시키는) 오프 전압을 인가하고, 적어도 하나의 스트링의 상부 또는 하부에 연결된 SSL에 전원 전압을 인가하며, 적어도 하나의 스트링의 상부 또는 하부에 연결된 GSL에 접지 전압을 인가한다. 이하, 오프 전압은 문턱 전압 이하의 값을 갖는 일례로, 0V인 것으로 설명되나 이에 제한되거나 한정되지 않고, 오프 전압의 값은 적어도 하나의 스트링의 일부 영역을 오프시킬 수 있는 다양한 값으로 조절될 수 있다.
예를 들어, 3차원 플래시 메모리는 도 7과 같이 스트링(720)의 전체 영역 중 MSL(710)과 GSL 사이에 위치하는 영역의 채널을 오프시키는 오프 전압 0V를 MSL(710)에 인가하여 스트링(720)의 전체 영역 중 MSL(710)과 GSL 사이에 위치하는 영역을 오프시키는 동시에, 복수의 스트링들(720, 730) 중 프로그램 동작의 대상이 되는 특정 메모리 셀을 포함하는 스트링(720)에 전원 전압 Vcc를 인가하고 스트링(720)의 상부에 위치하는 SSL에 전원 전압 Vcc를 인가하며, 스트링(720)의 하부에 위치하는 GSL에 접지 전압 0V를 인가할 수 있다. 이에, 후술되는 단계(S620)를 통해 스트링(720)의 전체 영역 중 MSL(710)을 기준으로 상부에 위치하는 상부 영역(MSL(710)과 SSL 사이의 영역)만이 부스팅되기 때문에, 스트링의 전체 영역이 부스팅되는 기존의 3차원 플래시 메모리의 동작과 달리, 부스팅 면적이 현저히 감소될 수 있다(일례로, MSL(710)이 스트링(720)의 중간 영역에 위치하는 경우, 부스팅 면적이 1/2로 감소됨).
상기 예시는 GIDL 소거 방식을 지원하는 구조 및 벌크 소거 방식을 지원하는 구조 모두에서 MSL(710)을 기준으로 상부 영역에 존재하는 특정 메모리 셀에 대한 프로그램 동작을 수행하는 과정에 대한 설명이다.
다른 예를 들면, 3차원 플래시 메모리는 도 8과 같이 스트링(720)의 전체 영역 중 MSL(710)과 GSL 사이에 위치하는 영역을 오프시키는 오프 전압 0V를 MSL(710)에 인가하여 스트링(720)의 전체 영역 중 MSL(710)과 GSL 사이에 위치하는 영역을 오프시키는 동시에, 복수의 스트링들(720, 730) 중 프로그램 동작의 대상이 되는 특정 메모리 셀을 포함하는 스트링(720)에 전원 전압 Vcc를 인가하고 스트링(720)의 하부에 위치하는 SSL에 전원 전압 Vcc를 인가하며, 스트링(720)의 상부에 위치하는 GSL에 접지 전압 0V를 인가할 수 있다. 이에, 후술되는 단계(S620)를 통해 스트링(720)의 전체 영역 중 MSL(710)을 기준으로 하부에 위치하는 하부 영역(MSL(710)과 SSL 사이의 영역)만이 부스팅되기 때문에, 스트링의 전체 영역이 부스팅되는 기존의 3차원 플래시 메모리의 동작과 달리, 부스팅 면적이 현저히 감소될 수 있다(일례로, MSL(710)이 스트링(720)의 중간 영역에 위치하는 경우, 부스팅 면적이 1/2로 감소됨).
상기 예시는 GIDL 소거 방식을 지원하는 구조에서 MSL(710)을 기준으로 하부 영역에 존재하는 특정 메모리 셀에 대한 프로그램 동작을 수행하는 과정에 대한 설명이다.
그 다음, 3차원 플래시 메모리는 단계(S620)에서, 도 7 또는 도 8과 같이 MSL(710)과 SSL 사이에 위치하는 워드라인들(740)에 패스 전압 Vpass를 인가하고, MSL(710)과 SSL 사이에 위치하는 특정 메모리 셀에 대응하는 워드라인(741)에 프로그램 전압 Vpgm을 인가함으로써, 특정 메모리 셀에 대한 프로그램 동작을 수행한다.
이처럼 일 실시예에 따른 3차원 플래시 메모리는 단계들(S610 내지 S620)을 통해, MSL(710)과 SSL 사이에 위치하는 영역만을 부스팅시키며, 상기 영역 상 존재하는 특정 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 따라서, 일 실시예에 따른 3차원 플래시 메모리는 부스팅 면적을 감소시켜 프로그램 동작 속도를 향상시키고, 부스팅되지 않는 영역(MSL(710)과 GSL 사이에 위치하는 영역)에 포함되는 워드라인들에 패스 전압을 인가하지 않아 소모 전력을 감소시킬 수 있다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 10은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 9를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는 단계(S910)에서, 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인(1010) 및 적어도 하나의 스트링(1020)의 일부 영역에 위치하는 워드라인들을 플로팅시킨다. 이하, 적어도 하나의 스트링(1020)의 일부 영역은 적어도 하나의 스트링(1020)의 전체 영역 중 적어도 하나의 스트링(1020)의 하부에 연결된 GSL과 MSL(1010) 사이에 위치하는 영역을 의미한다.
예를 들어, 3차원 플래시 메모리는 도 10과 같이 MSL(1010), MSL(1010)과 GSL 사이에 위치하는 워드라인들(1030) 및 GSL을 플로팅시킬 수 있다.
그 다음, 3차원 플래시 메모리는 단계(S920)에서 도 10과 같이 MSL(1010)과 적어도 하나의 스트링(1020)의 상부에 연결된 SSL 사이에 위치하는 워드라인들(1040)에 접지 전압 0V를 인가한다.
별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리는 단계(S910) 또는 단계(920)에서 SSL을 플로팅시킬 수 있다.
이에, 후술되는 단계(S930)를 통해 기판의 벌크 영역으로부터 인가되는 벌크 포텐셜이 GSL과 MSL(1010) 사이에 위치하는 영역을 통과하여 SSL과 MSL(1010) 사이의 영역에 도달할 수 있다.
그 후, 3차원 플래시 메모리는 단계(S930)에서 도 10과 같이 기판의 벌크 영역에 소거 전압 20V를 인가함으로써, 적어도 하나의 스트링(1020) 중 MSL(1010)과 SSL 사이의 영역에 대한 소거 동작을 수행한다. 이하, 소거 전압이 20V인 것으로 설명되나 이에 제한되거나 한정되지 않고, 소거 동작을 가능하게 하는 다양한 값으로 조절될 수 있다.
이처럼, 적어도 하나의 스트링(1020)의 전체 영역 중 MSL(1010)을 기준으로 상부에 위치하는 상부 영역(MSL(1010)과 SSL 사이의 영역)만이 부스팅되기 때문에, 스트링의 전체 영역이 부스팅되는 기존의 3차원 플래시 메모리의 동작과 달리, 부스팅 면적이 현저히 감소될 수 있다(일례로, MSL(1010)이 적어도 하나의 스트링(1020)의 중간 영역에 위치하는 경우, 부스팅 면적이 1/2로 감소됨). 따라서, 일 실시예에 따른 3차원 플래시 메모리는 부스팅 면적을 감소시켜 소거 동작 시 벌크 포텐셜 상승 시간 및 홀 주입 시간을 감소시킬 수 있다.
도 11은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 11을 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리는 단계(S1110)에서, 도 12와 같이 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인(1210)에 채널을 공핍시키는 차단 전압을 인가한다. 이하, 차단 전압이 0V인 것으로 설명되나 이에 제한되거나 한정되지 않고, 차단 전압의 값은 적어도 하나의 스트링의 일부 영역을 공핍시킬 수 있는 다양한 값으로 조절될 수 있다. 또한, 이하, 적어도 하나의 스트링(1220)의 일부 영역은 적어도 하나의 스트링(1220)의 전체 영역 중 적어도 하나의 스트링(1220)의 상부에 연결된 SSL과 MSL(1210) 사이에 위치하는 영역을 의미한다.
이에, 후술되는 단계(S1130)를 통해 기판의 벌크 영역으로부터 인가되는 벌크 포텐셜이 MSL(1210)과 SSL 사이에 위치하는 영역에 도달되지 못하며, 적어도 하나의 스트링(1220)의 전체 영역 중 MSL(1210)을 기준으로 하부에 위치하는 하부 영역(MSL(1210)과 GSL 사이의 영역)만이 부스팅되기 때문에, 스트링의 전체 영역이 부스팅되는 기존의 3차원 플래시 메모리의 동작과 달리, 부스팅 면적이 현저히 감소될 수 있다(일례로, MSL(1210)이 적어도 하나의 스트링(1220)의 중간 영역에 위치하는 경우, 부스팅 면적이 1/2로 감소됨).
그 다음, 3차원 플래시 메모리는 3차원 플래시 메모리는 단계(S1120)에서, 도 12와 같이 적어도 하나의 스트링(1220)의 하부에 연결된 GSL과 MSL(1210) 사이에 위치하는 워드라인들(1230)에 접지 전압 0V를 인가한다.
별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리는 단계(S1110) 또는 단계(1120)에서 SSL 및 GSL을 플로팅시킬 수 있다.
그 후, 3차원 플래시 메모리는 단계(S1130)에서 도 12와 같이 기판(1230)의 벌크 영역에 소거 전압 20V를 인가함으로써, 적어도 하나의 스트링(1220) 중 MSL(1210)과 GSL 사이의 영역에 대한 소거 동작을 수행한다. 이하, 소거 전압이 20V인 것으로 설명되나 이에 제한되거나 한정되지 않고, 소거 동작을 가능하게 하는 다양한 값으로 조절될 수 있다.
이처럼, 다른 일 실시예에 따른 3차원 플래시 메모리는 부스팅 면적을 감소시킴으로써, 소거 동작 시 벌크 포텐셜 상승 시간 및 홀 주입 시간을 감소시킬 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (12)
- 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및
상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들
을 포함하고,
상기 복수의 워드라인들 중 적어도 하나의 워드라인은,
상기 적어도 하나의 스트링의 일부 영역을 오프(Off)시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하고, 상기 적어도 하나의 스트링의 일부 영역을 공핍(Depletion)시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL(Middle Signal Line)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 MSL에 채널을 오프시키는 오프 전압을 인가하여 상기 적어도 하나의 스트링의 일부 영역을 오프시켜, 상기 나머지 일부 영역 상 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 3차원 플래시 메모리는,
상기 일부 영역을 오프시키고, 상기 나머지 일부 영역에 위치하는 워드라인들에 패스 전압을 인가하며 상기 나머지 일부 영역 상 상기 특정 메모리 셀에 대응하는 워드라인에 프로그램 전압을 인가하여, 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 MSL에 채널을 공핍시키는 차단 전압을 인가하여 상기 적어도 하나의 스트링의 일부 영역을 공핍시켜, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 MSL 및 상기 적어도 하나의 스트링의 일부 영역에 위치하는 워드라인들을 플로팅(Floating)시키고 상기 나머지 일부 영역에 위치하는 워드라인들에 접지 전압을 인가하여, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 제4항 또는 제5항 중 어느 한 항에 있어서,
상기 3차원 플래시 메모리는,
상기 기판의 벌크 영역에 소거 전압을 인가하여, 상기 나머지 일부 영역에 대한 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 MSL로 사용되는 적어도 하나의 워드라인은,
상기 복수의 워드라인들 중 상기 적어도 하나의 워드라인을 제외한 나머지 워드라인들이 갖는 채널 영역과 상이한 길이의 채널 영역을 갖는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및
상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들
을 포함하고,
상기 복수의 워드라인들 중 적어도 하나의 워드라인은,
상기 적어도 하나의 스트링의 일부 영역을 오프시켜 나머지 일부 영역 상 특정 메모리 셀에 대한 프로그램 동작을 수행하는 MSL으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및
상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들
을 포함하고,
상기 복수의 워드라인들 중 적어도 하나의 워드라인은,
상기 적어도 하나의 스트링의 일부 영역을 공핍시켜 나머지 일부 영역에 대한 소거 동작을 수행하는 MSL으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인에 채널을 오프시키는 오프 전압을 인가하고, 상기 적어도 하나의 스트링의 상부 또는 하부에 연결된 SSL(String Selection Line)에 전원 전압을 인가하며, 상기 적어도 하나의 스트링의 상부 또는 하부에 연결된 GSL(Ground Signal Line)에 접지 전압을 인가하는 단계; 및
상기 MSL과 상기 SSL 사이에 위치하는 워드라인들에 패스 전압을 인가하고, 상기 MSL과 상기 SSL 사이에 위치하는 특정 메모리 셀에 대응하는 워드라인에 프로그램 전압을 인가하여, 상기 특정 메모리 셀에 대한 프로그램 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 소거 동작 방법에 있어서,
상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인 및 상기 적어도 하나의 스트링의 일부 영역-상기 일부 영역은 상기 적어도 하나의 스트링의 전체 영역 중 상기 적어도 하나의 스트링의 하부에 연결된 GSL과 상기 MSL 사이에 위치하는 영역임-에 위치하는 워드라인들을 플로팅시키는 단계;
상기 MSL과 상기 적어도 하나의 스트링의 상부에 연결된 SSL 사이에 위치하는 워드라인들에 접지 전압을 인가하는 단계; 및
상기 기판의 벌크 영역에 소거 전압을 인가하여 상기 MSL과 상기 SSL 사이의 영역에 대한 소거 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 소거 동작 방법. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸도록 형성되는 전하 저장층을 포함함-; 및 상기 적어도 하나의 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하는 3차원 플래시 메모리의 소거 동작 방법에 있어서,
상기 복수의 워드라인들 중 MSL로 사용되는 적어도 하나의 워드라인에 채널을 공핍시키는 차단 전압을 인가하는 단계;
상기 적어도 하나의 스트링의 하부에 연결된 GSL과 상기 MSL 사이에 위치하는 워드라인들에 접지 전압을 인가하는 단계; 및
상기 기판의 벌크 영역에 소거 전압을 인가하여 상기 MSL과 상기 GSL 사이의 영역에 대한 소거 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 소거 동작 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190058286A KR102207213B1 (ko) | 2019-05-17 | 2019-05-17 | Msl이 적용된 3차원 플래시 메모리 및 그 동작 방법 |
| PCT/KR2020/005296 WO2020218809A1 (ko) | 2019-04-22 | 2020-04-22 | 3차원 플래시 메모리 및 그 동작 방법 |
| US17/605,200 US11901008B2 (en) | 2019-04-22 | 2020-04-22 | Three-dimensional flash memory and operation method therefor |
| CN202080030718.9A CN113728434A (zh) | 2019-04-22 | 2020-04-22 | 三维闪存及其操作方法 |
| US18/407,533 US20240145004A1 (en) | 2019-04-22 | 2024-01-09 | Three-dimensional flash memory and operation method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190058286A KR102207213B1 (ko) | 2019-05-17 | 2019-05-17 | Msl이 적용된 3차원 플래시 메모리 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200132561A true KR20200132561A (ko) | 2020-11-25 |
| KR102207213B1 KR102207213B1 (ko) | 2021-01-25 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190058286A KR102207213B1 (ko) | 2019-04-22 | 2019-05-17 | Msl이 적용된 3차원 플래시 메모리 및 그 동작 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102207213B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220117691A (ko) * | 2021-02-17 | 2022-08-24 | 한양대학교 산학협력단 | 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법 |
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| KR102207213B1 (ko) | 2021-01-25 |
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