JP5842296B2 - Nandフラッシュメモリユニット、nandフラッシュメモリ配列、およびそれらの動作方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 164
- 238000000034 method Methods 0.000 title claims description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 11
- 230000002411 adverse Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 230000008672 reprogramming Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- H—ELECTRICITY
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Claims (11)
- 直列に接続するメモリセルの列と、
前記メモリセルの列の二つの端部に連結する二つのソース/ドレイン(S/D)領域と、
前記メモリセルの列を選択するための前記列の端部と前記S/D領域の間に連結すると共に電荷トラッピング層を有している選択トランジスタと、
前記選択トランジスタと前記S/D領域の間に連結すると共に電荷トラッピング層を有している消去トランジスタと
前記消去トランジスタが、前記消去トランジスタのチャネル層の端部において電子正孔対を生成するために構成され、生成された前記正孔が前記チャネル層の電子ポテンシャルを上昇させるために、前記消去トランジスタの前記チャネル層において蓄積されて、前記選択トランジスタの閾値電圧(Vt)シフトが低減されるNANDフラッシュメモリユニットであって、
前記NANDフラッシュメモリユニットは、前記選択トランジスタのゲートをフロートさせ、電圧VCGを前記メモリセルのゲートに印加し、VCGより正に高い電圧VS/Dを前記S/D領域に印加し、"VEG≦VS/D"の不等式を満たす電圧VEGを前記消去トランジスタのゲートに印加することにより消去されるNANDフラッシュメモリユニット。 - 前記選択トランジスタが前記列の一方の端部と連結している第一選択トランジスタおよび前記列の他方の端部と連結している第二選択トランジスタを含み、前記消去トランジスタが前記第一選択トランジスタに連結する第一消去トランジスタ及び前記第二選択トランジスタに連結する第二消去トランジスタを含む、請求項1に記載のNANDフラッシュメモリユニット。
- 前記メモリセルの複数のゲートが第一電源に連結され、前記選択トランジスタのゲートが第二電源に連結され、前記消去トランジスタのゲートが第三電源に連結されており、前記第一電源、前記第二電源、及び前記第三電源がそれぞれ異なる、請求項1または2に記載のNANDフラッシュメモリユニット。
- 前記メモリセルの各々、前記選択トランジスタ、および前記消去トランジスタが電荷トラッピング層を有する、請求項1から3のいずれか1項に記載のNANDフラッシュメモリユニット。
- 前記電荷トラッピング層がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜(ONO)複合層を含む、請求項4に記載のNANDフラッシュメモリユニット。
- 並列に配置される複数の線形スタックと、
前記複数の線形スタックの各々を覆う電荷トラッピング層と、
前記線形スタックの間にクロスオーバーし伸びている複数の導電ラインと、
前記線形スタックの間にクロスオーバーし伸びており、前記複数の導電ラインと隣り合わせる複数の選択ゲートラインと、
前記線形スタックの間にクロスオーバーし伸びており、前記選択ゲートラインと隣り合わせる複数の消去ゲートラインと
を含み、
前記選択ゲートラインが前記導電ラインと前記消去ゲートラインとの間にあり、
前記複数の線形スタックの各々が交互に積み重なった複数の絶縁層及び複数のチャネル層を含み、前記複数のチャネル層の各々がその両端部にS/D領域を有し、
前記複数の選択ゲートラインの間のチャネル層及び電荷トラッピング層と複数の導電ラインがメモリセルの列を構成し、
消去ゲートラインと導電ラインの間のチャネル層及び電荷トラッピング層と選択ゲートラインが、ターゲットとなるメモリセルの列を選択するための選択トランジスタを構成し、
選択トランジスタとS/D領域の間のチャネル層及び電荷トラッピング層と消去ゲートラインが、消去トランジスタを構成し、
前記消去トランジスタが、前記消去トランジスタのチャネル層の端部において電子正孔対を生成するために構成され、生成された前記正孔が前記チャネル層の電子ポテンシャルを上昇させるために、前記消去トランジスタの前記チャネル層において蓄積されて、前記選択トランジスタの閾値電圧(Vt)シフトが低減される3D NANDフラッシュメモリ配列であって、
前記3D NANDフラッシュメモリ配列は、前記複数の選択ゲートラインをフロートさせ、電圧VCGを前記複数の導電ラインに印加し、VCGより正に高い電圧VS/Dを前記S/D領域に印加し、"VEG≦VS/D"の不等式を満たす電圧VEGを前記複数の消去ゲートラインに印加することにより消去される3D NANDフラッシュメモリ配列。 - 前記複数の選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートラインおよび前記複数の導電ラインの他方側にある第二選択ゲートラインを含み、前記複数の消去ゲートラインが前記第一選択ゲートラインに隣り合わせる第一消去ゲートライン及び前記第二選択ゲートラインに隣り合わせる第二消去ゲートラインを含む、請求項6に記載の3D NANDフラッシュメモリ配列。
- 前記電荷トラッピング層がONO複合層を含む、請求項6または7に記載の3D NANDフラッシュメモリ配列。
- 前記複数の導電ライン、前記複数の選択ゲートラインおよび前記複数の消去ゲートラインが各々異なる電圧源に連結する、請求項6から8のいずれか1項に記載の3D NANDフラッシュメモリ配列。
- 直列に接続するメモリセルの列と、当該メモリセルの列の両端部に各々連結する二つのS/D領域と、前記メモリセルの列の端部とS/D領域の間を連結する選択トランジスタと、前記選択トランジスタと前記S/D領域の間に連結する消去トランジスタとを含み、前記メモリセルの各々、前記選択トランジスタ、および前記消去トランジスタが電荷トラッピング層を有する、消去対象となるNANDフラッシュメモリユニットの前記選択トランジスタの閾値電圧(Vt)シフトを低減する方法であって、
消去動作時に、電圧VCGが前記メモリセルのゲートに印加され、電圧VCGより正に高い電圧VS/Dがソース/ドレイン領域に印加され、
前記選択トランジスタのゲートをフロートさせ、"VEG≦VS/D"の不等式を満たす電圧VEGを前記消去トランジスタのゲートに印加するステップを含み、
前記消去トランジスタのチャネル層の端部において電子正孔対が生成され、生成された前記正孔が前記チャネル層の電子ポテンシャルを上昇させるために、前記消去トランジスタの前記チャネル層において蓄積されて、前記選択トランジスタの閾値電圧(Vt)シフトが低減される方法。 - 直列に接続するメモリセルの列と、当該メモリセルの列の両端部に各々連結する二つのS/D領域と、前記メモリセルの列の端部とS/D領域の間を連結する選択トランジスタと、前記選択トランジスタと前記S/D領域の間に連結する消去トランジスタとを含み、前記メモリセルの各々、前記選択トランジスタ、および前記消去トランジスタが電荷トラッピング層を有する、消去対象となるNANDフラッシュメモリユニットの前記選択トランジスタの閾値電圧(Vt)シフトを低減する方法であって、
消去動作時に、電圧VCGが前記メモリセルのゲートに印加され、電圧VCGより正に高い電圧VS/Dがソース/ドレイン領域に印加され、
前記選択トランジスタのゲートをフロートさせ、"VEG≦VS/D"の不等式を満たす電圧VEGを前記消去トランジスタのゲートに印加するステップを含み、
前記消去トランジスタのチャネル層の端部において電子正孔対が生成され、生成された前記正孔が前記チャネル層の電子ポテンシャルを上昇させるために、前記消去トランジスタの前記チャネル層において蓄積されて、前記選択トランジスタの閾値電圧(Vt)シフトが低減される方法であって、
前記NANDフラッシュメモリユニットが3D NANDフラッシュメモリ配列であり、かつ前記3D NANDフラッシュメモリ配列が
並列に配置された複数の線形スタックと、
前記複数の線形スタックの各々を覆う電荷トラッピング層と、
前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、
前記線形スタックの間をクロスオーバーし伸びており、前記複数の導電ラインと隣り合わせる複数の選択ゲートラインと、
前記線形スタックの間にクロスオーバーし伸びており、前記選択ゲートラインと隣り合わせる複数の消去ゲートラインとを含み、
前記複数の線形スタックの各々が交互に重ねられた複数の絶縁層および複数のチャネル層を含み、前記複数のチャネル層の各々が両端部に二つのS/D領域を有する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/361,916 US8755227B2 (en) | 2012-01-30 | 2012-01-30 | NAND flash memory unit, NAND flash memory array, and methods for operating them |
US13/361,916 | 2012-01-30 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015174959A Division JP2016015193A (ja) | 2012-01-30 | 2015-09-04 | Nandフラッシュメモリユニットの動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013157074A JP2013157074A (ja) | 2013-08-15 |
JP5842296B2 true JP5842296B2 (ja) | 2016-01-13 |
Family
ID=48837389
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012162932A Active JP5842296B2 (ja) | 2012-01-30 | 2012-07-23 | Nandフラッシュメモリユニット、nandフラッシュメモリ配列、およびそれらの動作方法 |
JP2015174959A Pending JP2016015193A (ja) | 2012-01-30 | 2015-09-04 | Nandフラッシュメモリユニットの動作方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015174959A Pending JP2016015193A (ja) | 2012-01-30 | 2015-09-04 | Nandフラッシュメモリユニットの動作方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8755227B2 (ja) |
JP (2) | JP5842296B2 (ja) |
CN (1) | CN103226973B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011114503A1 (ja) * | 2010-03-19 | 2011-09-22 | 株式会社 東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR101149619B1 (ko) * | 2010-11-19 | 2012-05-25 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
US20150048434A1 (en) * | 2013-08-16 | 2015-02-19 | Conversant Intellectual Property Management Inc | Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors |
US10141322B2 (en) | 2013-12-17 | 2018-11-27 | Intel Corporation | Metal floating gate composite 3D NAND memory devices and associated methods |
JP2015176626A (ja) * | 2014-03-17 | 2015-10-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9419006B2 (en) | 2014-09-24 | 2016-08-16 | Sandisk Technologies Llc | Process for 3D NAND memory with socketed floating gate cells |
US9331091B1 (en) | 2014-09-24 | 2016-05-03 | SanDisk Technologies, Inc. | 3D NAND memory with socketed floating gate cells and process therefor |
US9236393B1 (en) | 2014-09-24 | 2016-01-12 | Sandisk Technologies Inc. | 3D NAND memory with socketed floating gate cells |
US9496272B2 (en) * | 2014-09-24 | 2016-11-15 | Sandisk Technologies Llc | 3D memory having NAND strings switched by transistors with elongated polysilicon gates |
US9916237B2 (en) | 2014-12-12 | 2018-03-13 | Sandisk Technologies Llc | Model based configuration parameter management |
US9361990B1 (en) * | 2014-12-18 | 2016-06-07 | SanDisk Technologies, Inc. | Time domain ramp rate control for erase inhibit in flash memory |
US9530503B2 (en) * | 2015-02-19 | 2016-12-27 | Macronix International Co., Ltd. | And-type SGVC architecture for 3D NAND flash |
KR102415401B1 (ko) * | 2015-05-21 | 2022-07-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그것의 동작 방법 |
US9871019B2 (en) | 2015-07-17 | 2018-01-16 | Invensas Corporation | Flipped die stack assemblies with leadframe interconnects |
US9490195B1 (en) | 2015-07-17 | 2016-11-08 | Invensas Corporation | Wafer-level flipped die stacks with leadframes or metal foil interconnects |
US9825002B2 (en) | 2015-07-17 | 2017-11-21 | Invensas Corporation | Flipped die stack |
US9753657B2 (en) * | 2015-09-18 | 2017-09-05 | Sandisk Technologies Llc | Dynamic reconditioning of charge trapped based memory |
US9508691B1 (en) | 2015-12-16 | 2016-11-29 | Invensas Corporation | Flipped die stacks with multiple rows of leadframe interconnects |
CN105529332B (zh) * | 2016-01-12 | 2018-12-11 | 清华大学 | 一种解码型垂直栅3d nand及其形成方法 |
US9875034B2 (en) | 2016-04-07 | 2018-01-23 | International Business Machines Corporation | Delaying programming requests in flash memory |
US10223004B2 (en) | 2016-04-07 | 2019-03-05 | International Business Machines Corporation | Parallel read and writes in 3D flash memory |
US10566310B2 (en) | 2016-04-11 | 2020-02-18 | Invensas Corporation | Microelectronic packages having stacked die and wire bond interconnects |
US9595511B1 (en) | 2016-05-12 | 2017-03-14 | Invensas Corporation | Microelectronic packages and assemblies with improved flyby signaling operation |
US9728524B1 (en) | 2016-06-30 | 2017-08-08 | Invensas Corporation | Enhanced density assembly having microelectronic packages mounted at substantial angle to board |
US9911754B1 (en) * | 2016-10-07 | 2018-03-06 | Macronix International Co., Ltd. | 3D memory structure |
TWI633553B (zh) * | 2017-03-14 | 2018-08-21 | Powerchip Technology Corporation | 快閃記憶體裝置及其更新方法 |
US10269439B2 (en) | 2017-03-28 | 2019-04-23 | Western Digital Technologies, Inc. | Post write erase conditioning |
US10600468B2 (en) * | 2018-08-13 | 2020-03-24 | Wuxi Petabyte Technologies Co, Ltd. | Methods for operating ferroelectric memory cells each having multiple capacitors |
WO2020113578A1 (en) | 2018-12-07 | 2020-06-11 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3831538C2 (de) * | 1987-09-18 | 1996-03-28 | Toshiba Kawasaki Kk | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
KR0170714B1 (ko) * | 1995-12-20 | 1999-03-30 | 김광호 | 낸드형 플래쉬 메모리 소자 및 그 구동방법 |
JP2006512776A (ja) | 2002-12-31 | 2006-04-13 | マトリックス セミコンダクター インコーポレイテッド | 直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法 |
JP4537680B2 (ja) | 2003-08-04 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
JP4316453B2 (ja) * | 2004-09-07 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置 |
JP4654671B2 (ja) | 2004-11-29 | 2011-03-23 | ソニー株式会社 | 半導体記憶装置 |
KR100739946B1 (ko) * | 2004-12-27 | 2007-07-16 | 주식회사 하이닉스반도체 | 더미 워드라인을 구비한 낸드 플래시 메모리 장치 |
KR100680462B1 (ko) * | 2005-04-11 | 2007-02-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법 |
US7450418B2 (en) * | 2006-04-12 | 2008-11-11 | Ememory Technology Inc. | Non-volatile memory and operating method thereof |
KR20090010481A (ko) * | 2007-07-23 | 2009-01-30 | 삼성전자주식회사 | 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법 |
US7668013B2 (en) * | 2008-02-07 | 2010-02-23 | Silicon Storage Technology, Inc. | Method for erasing a flash memory cell or an array of such cells having improved erase coupling ratio |
KR20090120205A (ko) * | 2008-05-19 | 2009-11-24 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 동작 방법 |
JP2009283799A (ja) | 2008-05-26 | 2009-12-03 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR101468098B1 (ko) * | 2008-06-23 | 2014-12-04 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 |
KR101481575B1 (ko) * | 2008-08-25 | 2015-01-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 구동 방법 |
JP4856203B2 (ja) * | 2009-03-23 | 2012-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5456036B2 (ja) * | 2009-06-12 | 2014-03-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8541832B2 (en) * | 2009-07-23 | 2013-09-24 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same |
JP2011054267A (ja) | 2009-09-03 | 2011-03-17 | Samsung Electronics Co Ltd | 垂直構造の不揮発性メモリ装置及びその動作方法 |
JP5297342B2 (ja) | 2009-11-02 | 2013-09-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
TWI492432B (zh) * | 2009-12-17 | 2015-07-11 | Hitachi Ltd | Semiconductor memory device and manufacturing method thereof |
JP2011170956A (ja) * | 2010-02-18 | 2011-09-01 | Samsung Electronics Co Ltd | 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム |
KR20110098119A (ko) * | 2010-02-26 | 2011-09-01 | 삼성전자주식회사 | 메모리 셀 어레이의 셀 스트링 |
WO2011114503A1 (ja) | 2010-03-19 | 2011-09-22 | 株式会社 東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP2011198435A (ja) | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
WO2012000442A1 (zh) * | 2010-06-30 | 2012-01-05 | 中国科学院微电子研究所 | 三维多值非挥发存储器及其制备方法 |
JP2012146350A (ja) * | 2011-01-07 | 2012-08-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
US20120327714A1 (en) | 2011-06-23 | 2012-12-27 | Macronix International Co., Ltd. | Memory Architecture of 3D Array With Diode in Memory String |
KR101855169B1 (ko) * | 2011-10-13 | 2018-05-09 | 삼성전자주식회사 | 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템 |
KR20130076372A (ko) * | 2011-12-28 | 2013-07-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
-
2012
- 2012-01-30 US US13/361,916 patent/US8755227B2/en active Active
- 2012-07-23 JP JP2012162932A patent/JP5842296B2/ja active Active
- 2012-07-23 CN CN201210256041.8A patent/CN103226973B/zh active Active
-
2014
- 2014-05-05 US US14/269,212 patent/US9123418B2/en active Active
-
2015
- 2015-09-04 JP JP2015174959A patent/JP2016015193A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US8755227B2 (en) | 2014-06-17 |
US9123418B2 (en) | 2015-09-01 |
CN103226973A (zh) | 2013-07-31 |
JP2013157074A (ja) | 2013-08-15 |
US20130194871A1 (en) | 2013-08-01 |
US20140239380A1 (en) | 2014-08-28 |
JP2016015193A (ja) | 2016-01-28 |
CN103226973B (zh) | 2016-08-24 |
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