JP2013157074A - Nandフラッシュメモリユニット、nandフラッシュメモリ配列、およびそれらの動作方法 - Google Patents
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Abstract
【解決手段】直列に接続するメモリセルの列20、その列の両端部に結合する少なくとも一つの選択トランジスタ22、および少なくとも一つの選択トランジスタとS/D領域の間を結合する少なくとも一つの消去トランジスタ24によりNANDフラッシュメモリユニットを構成する。選択トランジスタはメモリセルの列を選択するためにあり、消去トランジスタは選択トランジスタの閾値シフトを低減するためにある。
【選択図】図1B
Description
Claims (22)
- 直列に接続するメモリセルの列と、
前記メモリセルの列の二つの端部に結合する二つのソース/ドレイン(S/D)領域と、
前記メモリセルの列を選択するための前記列の端部と前記S/D領域の間に結合する少なくとも一つの選択トランジスタと、
前記少なくとも一つの選択トランジスタの閾値電圧(Vt)シフトを低減するための前記少なくとも一つの選択トランジスタと前記S/D領域の間に結合する少なくとも一つの消去トランジスタと
を含むNANDフラッシュメモリユニット。 - 前記少なくとも一つの選択トランジスタが前記列の一方の端部と結合している第一選択トランジスタおよび前記列の他方の端部と結合している第二選択トランジスタを含み、前記少なくとも一つの消去トランジスタが前記第一選択トランジスタに結合する第一消去トランジスタ及び前記第二選択トランジスタに結合する第二消去トランジスタを含む、請求項1に記載のNANDフラッシュメモリユニット。
- 前記メモリセルの複数のゲートが第一電源に結合され、前記少なくとも一つの選択トランジスタのゲートが第二電源に結合され、前記少なくとも一つの消去トランジスタのゲートが第三電源に結合されており、前記第一電源、前記第二電源、及び前記第三電源がそれぞれ異なる、請求項1または2に記載のNANDフラッシュメモリユニット。
- 前記メモリセルの各々、前記少なくとも一つの選択トランジスタ、および前記少なくとも一つの消去トランジスタが電荷トラッピング層を有する、請求項1から3のいずれか1項に記載のNANDフラッシュメモリユニット。
- 前記電荷トラッピング層がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜(ONO)複合層を含む、請求項4に記載のNANDフラッシュメモリユニット。
- 請求項4または5に記載のNANDフラッシュメモリユニットを消去する方法であって、
電圧VCGを前記メモリセルのゲートに印加するステップと、
VCGより正に高い電圧VS/Dを前記S/D領域に印加するステップと、"VSG<VS/D"の不等式を満たす電圧VSGを前記少なくとも一つの選択トランジスタに印加するステップと、
"VEG<VS/D"の不等式を満たす電圧VEGを前記少なくとも一つの消去トランジスタのゲートに印加するステップと
を含む、NANDフラッシュメモリユニットを消去する方法。 - 請求項4または5に記載のNANDフラッシュメモリユニットを消去する方法であって、
前記少なくとも一つの選択トランジスタのゲートがフロートするステップと、
電圧VCGを前記メモリセルのゲートに印加するステップと、
VCGより正に高い電圧VS/Dを前記S/D領域に印加するステップと、
"VEG≦VS/D"の不等式を満たす電圧VEGを前記少なくとも一つの消去トランジスタのゲートに印加するステップと
を含む、NANDフラッシュメモリユニットを消去する方法。 - 並列に配置される複数の線形スタックと、
前記複数の線形スタックの各々を覆う電荷トラッピング層と、
前記線形スタックの間にクロスオーバーし伸びている複数の導電ラインと、
前記線形スタックの間にクロスオーバーし伸びており、前記複数の導電ラインと隣り合わせる少なくとも一つの選択ゲートラインと、
前記線形スタックの間にクロスオーバーし伸びている前記少なくとも一つの選択ゲートラインと隣り合わせる少なくとも一つの消去ゲートラインと
を含み、
前記複数の線形スタックの各々が交互に積み重なった複数の絶縁層及び複数のチャネル層を含み、前記複数のチャネル層の各々がその両端部に二つのS/D領域を有し、
チャネル層、当該チャネル層の側の前記導電ラインの一部及び当該チャネル層の側の前記電荷トラッピング層の一部がメモリセルの列を構成し、
チャネル層、当該チャネル層の側の前記選択ゲートラインの一部、及び当該チャネル層の側の前記電荷トラッピング層の一部が、ターゲットとなるメモリセルの列を選択するための選択トランジスタを構成し、
前記少なくとも一つの選択ゲートラインが前記複数の導電ラインと前記少なくとも一つの消去ゲートラインにあり、前記少なくとも一つの消去ゲートラインが前記選択トランジスタの閾値電圧(Vt)シフトを低減するためである、3D NANDフラッシュメモリ配列。 - 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートラインおよび前記複数の導電ラインの他方側にある第二選択ゲートラインを含み、前記少なくとも一つの消去ゲートラインが前記第一選択ゲートラインに隣り合わせる第一消去ゲートライン及び前記第二選択ゲートラインに隣り合わせる第二消去ゲートラインを含む、請求項8に記載の3D NANDフラッシュメモリ配列。
- 前記電荷トラッピング層がONO複合層を含む、請求項8または9に記載の3D NANDフラッシュメモリ配列。
- 前記複数の導電ライン、前記少なくとも一つの選択ゲートラインおよび前記少なくとも一つの消去ゲートラインが各々異なる電圧源に結合する、請求項8から10のいずれか1項に記載の3D NANDフラッシュメモリ配列。
- 請求項8から11のいずれか1項に記載の3D NANDフラッシュメモリ配列を消去する方法であって、
電圧VCGを前記導電ラインに印加するステップと、
VCGより正に高い電圧VS/Dを前記S/D領域に印加するステップと、
"VSG<VS/D"の不等式を満たす電圧VSGを前記少なくとも一つの選択ゲートラインに印加するステップと、
"VEG<VS/D"の不等式を満たす電圧VEGを前記少なくとも一つの消去ゲートラインに印加するステップと
を含む3D NANDフラッシュメモリ配列を消去する方法。 - 請求項8から11のいずれか1項に記載の3D NANDフラッシュメモリ配列を消去する方法であって、
前記少なくとも一つの選択ゲートラインがフロートするステップと、
電圧VCGを前記導電ラインに印加するステップと、VCGより正に高い電圧VS/Dを前記S/D領域に印加するステップと、
"VEG≦VS/D"の不等式を満たす電圧VEGを前記少なくとも一つの消去ゲートラインに印加するステップと
を含む3D NANDフラッシュメモリ配列を消去する方法。 - 直列に接続するメモリセルの列と、当該メモリセルの列の両端部に各々結合する二つのS/D領域と、前記メモリセルの列の端部とS/D領域の間を結合する少なくとも一つの選択トランジスタとを含み、前記メモリセルの各々および前記少なくとも一つの選択トランジスタが電荷トラッピング層を有する、消去対象となるNANDフラッシュメモリユニットの前記少なくとも一つの選択トランジスタの閾値電圧(Vt)シフトを低減する方法であって、
消去動作時に、電圧VCGが前記メモリセルのゲートに印加され、電圧VCGより正に高い電圧VS/Dがソース/ドレイン領域に印加され、
消去中に"VSG≦VS/D"の不等式を満たす電圧VSGを前記少なくとも一つの選択トランジスタのゲートに印加するステップを含む方法。 - 前記少なくとも一つの選択トランジスタが前記メモリセルの列の一方の端部に結合する第一選択トランジスタおよび前記メモリセルの列の他方の端部に結合する第二トランジスタを含む、請求項14に記載の方法。
- 前記NANDフラッシュメモリユニットが3D NANDフラッシュメモリ配列であり、かつ前記3D NANDフラッシュメモリ配列が
並列に配置された複数の線形スタックと、
前記複数の線形スタックの各々を覆う電荷トラッピング層と、
前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、
前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと隣り合う少なくとも一つの選択ゲートラインとを含み、
前記複数の線形スタックの各々が交互に重ねられた複数の絶縁層および複数のチャネル層を含み、前記複数のチャネル層の各々が両端部に二つのS/D領域を有する請求項14または15に記載の方法。 - 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートラインおよび前記複数の導電ラインの他方側にある第二選択ゲートラインを含む、請求項16に記載の方法。
- 直列に接続するメモリセルの列、当該メモリセルの列の両端部に結合するS/D領域、および前記メモリセルの列の端部およびS/D領域の間に結合する少なくとも一つの選択トランジスタを含み、前記メモリセルの各々および前記少なくとも一つの選択トランジスタが電荷トラッピング層を有する、消去対象のNANDフラッシュメモリユニットの少なくとも一つの選択トランジスタのVtシフトを低減する方法であって、
消去動作において、電圧VCGが前記メモリセルのゲートおよび前記少なくとも一つの選択トランジスタのゲートに印加され、そして前記電圧VCGよりも正に高い電圧VS/Dがソース/ドレイン領域に印加され、
前記消去動作後、
a)前記選択トランジスタの閾値電圧(Vt)が許容範囲内であるかどうかを測定するステップと、
b)前記選択トランジスタの前記Vtが前記許容範囲外の場合は前記選択トランジスタを再プログラムし前記ステップa)に戻り、前記選択トランジスタの前記Vtが前記許容範囲内の場合は当該方法を終了するステップと
を含む、Vtシフトを低減する方法。 - 前記再プログラムが前記少なくとも一つの選択トランジスタの前記電荷トラッピング層に電子を注入するステップを含む、請求項18に記載の方法。
- 前記許容範囲がαV (α>0)よりも高い、請求項18または19に記載の方法。
- 前記NANDフラッシュメモリユニットが3D NANDフラッシュメモリ配列にあり、かつ前記3D NANDフラッシュメモリ配列が
並列に配置された複数の線形スタックと、
前記複数の線形スタックの各々を覆う電荷トラッピング層と、
前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、
前記線形スタックの間をクロスオーバーし伸びている前記複数の導電ラインと隣り合わせる少なくとも一つの選択トランジスタと
を含み、
前記複数の線形スタックの各々が交互に重ねられた複数の絶縁層および複数のチャネル層を含み、前記複数のチャネル層の各々が両端部に二つのS/D領域を有する、請求項18から20のいずれか1項に記載の方法。 - 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートライン及び前記複数の導電ラインの他方側にある第二選択ゲートラインを含む、請求項21に記載の方法。
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