CN116530229A - 提高集成度的三维快闪存储器及其工作方法 - Google Patents

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Abstract

本发明公开应用接地选择线(GSL)去除结构的三维快闪存储器及其工作方法。本发明一实施例的三维快闪存储器包括：多个字线，沿着水平方向延伸并依次层叠在基板上；以及多个串，贯通上述多个字线并沿着一方向延伸形成在上述基板上，上述多个串分别包括通道层及电荷存储层，上述通道层沿着上述一方向延伸形成，上述电荷存储层以包围上述通道层的方式沿着上述一方向延伸形成，上述通道层及上述电荷存储层形成与上述多个字线相对应的多个存储单元，上述通道层包括背栅以及绝缘膜，上述背栅以至少一部分被上述通道层包围的状态沿着一方向延伸形成，上述绝缘膜沿着上述一方向延伸形成在上述背栅与上述通道层之间，上述三维快闪存储器基于上述多个串是否分别包括上述背栅而形成接地选择线(GSL，Ground Selection Line)去除结构。

Description

提高集成度的三维快闪存储器及其工作方法
技术领域
以下实施例涉及三维快闪存储器，更详细地，相关技术涉及提高集成度的三维快闪存储器及其工作方法。
背景技术
快闪存储器器件作为电可擦可编程只读存储器(EEPROM，Electrically ErasableProgrammable Read Only Memory)，这种存储器可广泛用于多个方面，例如，计算机、数码相机、MP3播放器、游戏系统、记忆棒(Memory stick)等。这种快闪存储器器件通过F-N隧道效应(Fowler-Nordheimtunneling)或热电子注入效应(Hot electron injection)对数据的输入输出进行电控制。
具体地，参照图1所示的现有三维快闪存储器的阵列，三维快闪存储器的阵列可包括：公共源极线CSL、位线BL以及配置在公共源极线CSL与位线BL之间的多个单元串CSTR。
多个位线被二维排列，在各个位线并联连接有多个单元串CSTR。多个单元串CSTR可以共同连接于公共源极线CSL。即，可在多个位线与一个公共源极线CSL之间配置有多个单元串CSTR。在此情况下，公共源极线CSL可以有多个，多个公共源极线CSL可被二维排列。其中，可向多个公共源极线CSL施加电压值相同的电压，或者，也可分别电控制多个公共源极线CSL。
多个单元串CSTR可分别包括：接地选择晶体管GST，与公共源极线CSL相连接；串选择晶体管SST，与位线BL相连接；以及多个存储单元晶体管MCT，配置在多个接地选择晶体管GST与多个串选择晶体管SST之间。而且，接地选择晶体管GST、串选择晶体管SST及存储单元晶体管MCT可串联连接。
公共源极线CSL可共同连接在多个接地选择晶体管GST的多个源极。除此之外，配置在公共源极线CSL与位线BL之间的接地选择线GSL、多个字线WL0-WL3及多个串选择线SSL可分别用作接地选择晶体管GST、多个存储单元晶体管MCT及串选择晶体管SST的多个电极层。并且，多个存储单元晶体管MCT分别包括存储组件(memory element)。以下，串选择线SSL可被表示为上部选择线(USL，Upper Selection Line)，接地选择线GSL可被表示为下部选择线(LSL，Lower Selection Line)。
另一方面，为了满足消费人员所需的优秀性能及低廉价格，现有三维快闪存储器通过垂直层叠单元来增加集成度。
例如，参照图2示出的现有三维快闪存储器的结构，现有三维快闪存储器在基板200上配置有电极结构体215，由多个层间绝缘层211及多个水平结构体250反复交替形成。多个层间绝缘层211及多个水平结构体250可沿着第一方向延伸。作为一例，多个层间绝缘层211可以为硅氧化膜，多个层间绝缘层211中的最下部层间绝缘层211a可在厚度上小于剩余多个层间绝缘层211。多个水平结构体250可分别包括第一阻隔绝缘膜242、第二阻隔绝缘膜243及电极层245。电极结构体215设置有多个，多个电极结构体215可沿着与第一方向交叉的第二方向相向配置。第一方向及第二方向可分别相当于图2所示的x轴及y轴。在多个电极结构体215之间可形成有多个沟槽240，沿着第一方向延伸形成，使得多个电极结构体215相互隔开。在多个沟槽240暴露的基板200内形成有以高浓度掺杂的多个杂质区域，由此，可配置公共源极线CSL。虽未图标，但还可配置用于填充多个沟槽240的多个分离绝缘膜。
可配置有贯通电极结构体215的多个垂直结构体230。作为一例，可在平面上沿着第一方向及第二方向排列多个垂直结构体230来配置成矩阵形态。作为另一例，多个垂直结构体230可沿着第二方向排列，也可沿着第一方向配置成“之”字形。多个垂直结构体230可分别包括保护膜224、电荷存储膜225、通道绝缘膜226及通道层227。作为一例，通道层227可被配置成中空的管形态，在此情况下，还可配置用于填充通道层227内部的埋设膜228。在通道层227的上部配置有漏极区域D，在漏极区域D上形成有导电图案229，可以与位线BL相连接。位线BL可沿着与多个水平电极250交叉的方向延伸形成，例如，可沿着第二方向延伸形成。作为一例，沿着第二方向排列的多个垂直结构体230可以与一个位线BL相连接。
多个水平结构体250所包括的第一阻隔绝缘膜242、第二阻隔绝缘膜243及多个垂直结构体230所包括的电荷存储膜225及通道绝缘膜226作为三维快闪存储器的信息存储组件，可被定义为氧化物-氮化物-氧化物(ONO，Oxide Nitride Oxide)层。即，多个垂直结构体230包括信息存储组件中的一部分，多个水平结构体250可包括剩余一部分。作为一例，多个垂直结构体230可包括信息存储组件中的电荷存储膜225及通道绝缘膜226，多个水平结构体250可包括第一阻隔绝缘膜242及第二阻隔绝缘膜243。
在基板200与多个垂直结构体230之间可配置有多个外延图案222。多个外延图案222使得基板200与多个垂直结构体230相连接。多个外延图案222可以与至少一层的水平结构体250相接触。即，多个外延图案222可以与最下部水平结构体250a相接触。根据再一实施例，多个外延图案222也可以与多层的水平结构体250相接触，例如，可以与两层的水平结构体250相接触。另一方面，在多个外延图案222与最下部水平结构体250a相接触的情况下，最下部水平结构体250a的厚度可大于剩余水平结构体250的厚度。与多个外延图案222相接触的最下部水平结构体250a可相当于图1所示的三维快闪存储器阵列的接地选择线GSL，与多个垂直结构体230相接触的剩余水平结构体250可相当于多个字线WL0 WL3。
多个外延图案222分别形成有嵌入型侧壁222a。由此，可沿着嵌入型侧壁222a的轮廓配置与多个外延图案222相接触的最下部水平结构体250a。即，最下部水平结构体250a能够沿着多个外延图案222的嵌入型侧壁222a来以朝向内侧突出的形态配置。
为了在程序工作过程中改善沟道泄漏电流的同时确保非所选串中的沟道电势(Channel potential)，上述结构的现有三维快闪存储器具有包括多个接地选择线GSL的结构。
然而，在此情况下，现有三维快闪存储器存在存储器集成度降低的缺点。
因此，以下实施例提供提高存储器集成度的技术，以在程序工作过程中改善沟道泄漏电流的同时确保非所选串中的沟道电势(Channel potential)。
发明内容
(发明所要解决的问题)
为了在程序工作过程中改善沟道泄漏电流的同时确保非所选串中的沟道电势(Channel potential)，一实施例提出应用接地选择线去除结构的三维快闪存储器及其工作方法。
(解决问题所采用的措施)
根据一实施例，本发明提供的三维快闪存储器的特征在于，包括：多个字线，沿着水平方向延伸并依次层叠在基板上；以及多个串，贯通上述多个字线并沿着一方向延伸形成在上述基板上，上述多个串分别包括通道层及电荷存储层，上述通道层沿着上述一方向延伸形成，上述电荷存储层以包围上述通道层的方式沿着上述一方向延伸形成，上述通道层及上述电荷存储层形成与上述多个字线相对应的多个存储单元，上述通道层包括背栅以及绝缘膜，上述背栅以至少一部分被上述通道层包围的状态沿着一方向延伸形成，上述绝缘膜沿着上述一方向延伸形成在上述背栅与上述通道层之间，上述三维快闪存储器基于上述多个串是否分别包括上述背栅而形成接地选择线(GSL，Ground Selection Line)去除结构。
根据一实施方式，本发明的特征在于，上述多个字线中的最下端字线可被用作虚拟字线或多个存储单元字线的一部分。
根据再一实施方式，本发明的特征在于，当上述多个字线中的最下端字线用作最下端字线被用作上述虚拟字线时，上述多个字线中的最下端字线可以在存储工作过程中始终开启(On)。
根据另一实施方式，本发明的特征在于，在上述三维快闪存储器的程序工作过程中，若上述多个字线中的最下端字线为作为上述程序工作的目标的目标存储单元字线，则施加用于上述程序工作的程序电压，在上述程序工作过程中，若上述多个字线中的最下端字线并非作为上述程序工作的目标的目标存储单元字线，则使得上述多个字线中的最下端字线浮动(Floating)，在上述三维快闪存储器的擦除工作过程中，施加引起栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)现象的栅致漏极泄漏电压，在上述三维快闪存储器的读取工作过程中，若上述多个字线中的最下端字线为作为上述读取工作的目标的目标存储单元字线，则施加用于上述读取的读取电压，在上述读取工作过程中，若上述多个字线中的最下端字线并非作为上述读取工作的目标的目标存储单元字线，则施加导通电压。
根据又一实施方式，本发明的特征在于，上述多个串可在分别与上述最下端字线相对应的区域配置有空穴供应部，用于在上述擦除工作过程中供应空穴。
根据又一实施方式，本发明的特征在于，上述多个串可在分别与位于上述多个字线的上部的至少一个串选择线(SSL，String Selection Line)相对应的区域配置有空穴供应部，用于在上述擦除工作过程中供应空穴。
根据又一实施方式，本发明的特征在于，除上述多个字线中的最下端字线外的多个剩余字线之间的间隔可小于上述多个字线中的上述最下端字线与上述多个剩余字线之间的间隔。
根据一实施例，本发明提供三维快闪存储器的擦除工作方法，其中，上述三维快闪存储器包括：多个字线，沿着水平方向延伸并依次层叠在基板上；以及多个串，贯通上述多个字线并沿着一方向延伸形成在上述基板上，上述多个串分别包括通道层及电荷存储层，上述通道层沿着上述一方向延伸形成，上述电荷存储层以包围上述通道层的方式沿着上述一方向延伸形成，上述通道层及上述电荷存储层形成与上述多个字线相对应的多个存储单元，上述通道层包括背栅以及绝缘膜，上述背栅以至少一部分被上述通道层包围的状态沿着一方向延伸形成，上述绝缘膜沿着上述一方向延伸形成在上述背栅与上述通道层之间，上述三维快闪存储器基于上述多个串是否分别包括上述背栅而形成接地选择线(GSL，Ground Selection Line)去除结构，上述三维快闪存储器的擦除工作方法包括如下步骤：使得除上述多个字线中的最下端字线外的多个剩余字线接地；以及分别向上述最下端字线、位于上述多个字线的上部的至少一个串选择线(SSL，String Selection Line)、上述多个串的各个位线及公共源极线(CSL，Common Source Line)施加引起栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)现象的栅致漏极泄漏电压来执行上述多个串的擦除工作。
(发明的效果)
本发明提供应用接地选择线去除结构的三维快闪存储器及其工作方法，由此，不仅确保非所选串中的沟道电势，而且可在改善沟道泄漏电流的同时提高存储器集成度。
附图说明
图1为简示出现有三维快闪存储器的阵列的简要电路图。
图2为示出现有三维快闪存储器的立体结构图。
图3a为示出本发明一实施例的三维快闪存储器的Y-Z剖视图。
图3b为示出图3a所示的三维快闪存储器的A-A’线截面的X-Y俯视图。
图4为示出本发明再一实施例的三维快闪存储器的Y-Z剖视图。
图5a至图5b为示出本发明另一实施例的三维快闪存储器的Y-Z剖视图。
图6为用于说明本发明一实施例的三维快闪存储器的程序工作方法而示出的三维快闪存储器的Y-Z剖视图。
图7为用于说明本发明一实施例的三维快闪存储器的读取工作方法而示出的三维快闪存储器的Y-Z剖视图。
图8为示出本发明一实施例的三维快闪存储器的擦除工作方法的流程图。
图9为用于说明图8所示的擦除工作方法而示出的三维快闪存储器的Y-Z剖视图。
具体实施方式
以下，参照附图详细说明多个实施例。但是，本发明并不限制或限定于以下实施例。并且，各个附图中的相同附图标记表示相同部件。
并且，在本说明书中，所使用的术语(terminology)为仅用于适当表达本发明优选实施例而使用的术语，这可根据使用人员、应用人员的意图或本发明所属技术领域的惯例等而变得不同。因此，这些术语应基于本说明书的全文内容加以定义。
图3a为示出本发明一实施例的三维快闪存储器的Y-Z剖视图，图3b为示出图3a所示的三维快闪存储器的A-A’线截面的X-Y俯视图，图4为示出本发明再一实施例的三维快闪存储器的Y-Z剖视图，图5a至图5b为示出本发明另一实施例的三维快闪存储器的Y-Z剖视图。
参照图3a至图3b，本发明一实施例的三维快闪存储器300包括多个字线310及多个串320、330。
多个字线310沿着水平方向(例如，Y方向)延伸并依次层叠在基板305上，分别由钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、钼(Mo)、钌(Ru)或金(Au)等导电物质(除以上说明的金属物质之外，还包括可形成ALD的所有金属物质)制成，可向分别对应的存储单元施加电压来执行存储工作(以下，存储工作包括读取工作、程序工作及擦除工作)。在上述多个字线310之间可设置有由绝缘物质制成的多个绝缘层340。
其中，在多个字线310的上端可配置有至少一个串选择线(SSL，String SelectionLine)，在基板305上的多个字线310的下部区域可形成有公共源极线(CSL，Common SourceLine)。
多个串320、330贯通多个字线310并沿着一方向(例如，Z方向)延伸形成在基板305上，可分别包括通道层321、331及电荷存储层322、332。
电荷存储层322、332延伸形成以包围通道层321、331，作为通过由多个字线310施加的电压来捕集电荷或空穴或维持电荷状态(例如，电荷的极化状态)的结构要素，可区分为与多个字线310相对应的区域，可以与通道层321、331一并构成多个存储单元来在三维快闪存储器300起到数据存储地的作用。作为一例，电荷存储层322、332可以为氧化物-氮化物-氧化物(ONO，Oxide Nitride Oxide)层或强诱电体层。
通道层321、331作为通过由多个字线310、至少一个串选择线SSL、位线施加的电压来向电荷存储层322、332传输电荷或空穴的结构要素，可由单晶硅或多晶硅形成。并且，通道层321、331还可执行通过由下述背栅323、333施加的电压来向电荷存储层322、332传输电荷或空穴的作用。与之相关的详细说明将在之后内容中进行记述。
通道层321、331包括：背栅323、333，以至少一部分被通道层321、331包围的状态沿着一方向(例如，Z方向)延伸形成；以及绝缘膜324、334，沿着一方向延伸形成在背栅323、333与通道层321、331之间。以下，背栅323、333的至少一部分被通道层321、331包围将包括如下情况，即，背栅323、333设置在通道层321、331的至少一部分或贯通通道层321、331。
背栅323、333由钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、钼(Mo)、钌(Ru)或金(Au)等导电物质(除以上说明的金属物质之外，还包括可形成ALD的所有金属物质)或掺杂上述导电物质的多晶硅制成以向通道层321、331施加电压，可经过与多个字线310相对应的内部区域延伸形成在通道层321、331内。但并不限制或限定于此，可经过与多个字线310相对应的区域及与至少一个串选择线相对应的区域延伸形成在通道层321、331的内部。
并且，背栅323、333贯通多个串320、330延伸形成的基板305，在此状态下，背栅323、333可延伸至位于基板305下部的用于背栅323、333的基板315。即，设置有背栅323、333的三维快闪存储器300可具有双重基板结构。
在双重基板结构中，位于下部的基板315可用于多个串320、330的散热。随着多个串320、330的散热路径(Path)位于与延伸形成有多个串320、330的基板305区分开的基板315，可解决因多个串320、330的散热路径形成在延伸形成有多个串320、330的基板305而导致单元晶体管受到影响的问题。
但并不限制或限定于此，设置有背栅323、333的三维快闪存储器300可具有单基板结构。在此情况下，在延伸形成有多个串320、330的基板305上，背栅323、333经过与多个字线310相对应的内部区域延伸形成在通道层321、331内，或者，在延伸形成有多个串320、330的基板305上，背栅323、333可经过与多个字线310相对应的区域及与至少一个串选择线相对应的区域延伸形成在通道层321、331的内部。
并且，在单基板结构的情况下，设置有背栅323、333的三维快闪存储器300不仅包括层叠有多个字线310并使得多个串320、330沿着一方向延伸形成的基板305，还可包括背栅板325，以贯通基板305的状态沿着水平方向配置在基板305的下部。这种背栅板325可由与背栅323、333相同的物质制成，可起到通过缓解多个字线310的薄膜应力(Film Stress)来防止基板305发生翘曲(Warpage)的作用。在这种结构中，背栅323、333可延伸形成至背栅板325。
在单基板结构及双重基板结构中，可均在与背栅323、333相连接的基板315的上部面形成用于向背栅323、333施加电压所需的配线350。但是，并不限制或限定于附图，用于向背栅323、333施加电压所需的配线350可形成在与背栅323、333相连接的基板315的下部面(未图示)，也可形成在背栅323、333的上部。
在三维快闪存储器300的存储工作(例如，程序工作、擦除工作及读取工作)过程中，如上所述的背栅323、333可施加用于改变及维持电荷存储层322、332电荷状态的电压(例如，通过通道层321、331向电荷存储层322、332施加电压来捕集、存储及维持电荷存储层322、332的电荷)。对此，施加于背栅323、333的电压与施加于多个字线310的电压及施加于分别与多个串320、330相连接的多个位线(未图示)的电压一并用于三维快闪存储器300的存储工作，在存储工作过程中，本发明一实施例的三维快闪存储器300还可使用多个位线310、及一同使用多个位线与背栅323、333，从而改善存储工作电流来使得存储工作速度变快，由此，可提高单元特性及可靠性。
在此情况下，背栅323、333可以为按块单位电分离的结构，以按照由多个串320、330分组而成的块单位施加不同电压，但并不限制或限定于此，也可以为按串单位电分离的结构，以按照串单位施加不同电压。
为了防止背栅323、333与通道层321、331直接接触，绝缘膜324、334可由绝缘物质制成。
设置有上述背栅323、333的三维快闪存储器300可通过背栅323、333增幅非所选串(以下，非所选串是指多个串320、330中的不包括作为存储工作的目标的目标存储单元的串)，由于无需设置防止通道泄漏电流的膜，因此，无需设置接地选择线(GSL，GroundSelection Lin)。即，本发明一实施例的三维快闪存储器300可基于多个串320、330是否分别包括背栅323、333而形成接地选择线(GSL，Ground Selection Line)去除结构。
如上所述，随着三维快闪存储器300具有接地选择线GSL去除结构，可将多个字线310中的最下端字线311与除多个字线310中的最下端字线311外的剩余字线312一并用作多个存储单元字线的一部分，或者，可用作实现现有接地选择线GSL负责的部分功能的虚拟字线。即，最下端字线311可用作虚拟字线或多个存储单元字线的一部分。
在此情况下，不同于现有三维快闪存储器所包括的接地选择线GSL在三维快闪存储器的存储工作过程中选择性地开启(On)/关闭(Off)，最下端字线311可在存储工作过程中始终维持开启(On)状态。更详细地，在存储工作中的程序工作及和读取工作过程中，最下端字线311可以与剩余字线312起到相同作用，随着在擦除工作过程中用作虚拟字线，可因施加用于引起栅致漏极泄漏(GISL，Gate-Induced Drain Leakage)现象的栅致漏极泄漏电压而维持开启状态。在程序工作过程中，若最下端字线311为作为程序工作目标的目标存储单元字线，则可施加用于程序工作的程序电压Vpgm，若最下端字线311并非目标存储单元字线，则可使得最下端字线311浮动(Floating)。在读取工作过程中，若最下端字线311为作为读取工作目标的目标存储单元字线，则可施加用于读取工作的读取电压Vread，若最下端字线311并非目标存储单元字线，则可施加导通电压Vpass。
如上所述，三维快闪存储器300可应用接地选择线去除结构，将最下端字线311用作虚拟字线或多个存储单元字线的一部分，由此，不仅确保非所选串中的沟道电势，而且可在改善沟道泄漏电流的同时提高存储器集成度。
以下，参照图6至图9详细说明上述存储工作所包括的程序工作、读取工作及擦除工作。
其中，除图4所示的多个字线310中的最下端字线311外的多个剩余字线312之间的间隔410可小于最下端字线311与剩余字线312之间的间隔420。
并且，如图5a至图5b所示，多个串320、330在分别与最下端字线311相对应的区域配置有空穴供应部350，用于在擦除工作过程中供应空穴。同样，多个串320、330也可在分别与至少一个串选择线(SSL，String Selection Line)相对应的区域配置有空穴供应部350，用于在擦除工作过程中供应空穴。
但并不限制或限定于此，如图5b所示，多个串320、330未在分别与最下端字线311相对应的区域配置空穴供应部350，仅在与至少一个串选择线(SSL，String SelectionLine)相对应的区域配置空穴供应部350。
以下，参照图6说明的程序工作方法、参照图7说明的读取工作方法、参照图8及图9说明的擦除工作方法可由参照图5a说明的三维快闪存储器执行。但并不限制或限定于此，存储工作方法、程序工作方法、读取工作方法及擦除工作方法也可由参照图3a至图3b说明的结构、参照图4说明的结构或参照图5b说明的三维快闪存储器执行。
图6为用于说明本发明一实施例的三维快闪存储器的程序工作方法而示出的三维快闪存储器的Y-Z剖视图。
参照图6，三维快闪存储器600可向多个字线610中的与作为程序工作目标的目标存储单元相对应的目标字线611施加程序电压Vpgm，使得包括最下端字线612的剩余字线613浮动。
随后，三维快闪存储器600使得公共源极线620浮动，分别向包括目标存储单元的所选串630的位线及未包括目标存储单元的非所选串640的位线施加电压，向位于多个字线610的上部的至少一个串选择线650施加电源电压Vcc，向多个串630、640的各个背栅631、641施加用于程序工作的电压，由此，可执行目标存储单元的程序工作。
例如，如图所示，三维快闪存储器600向所选串630的位线施加0V的电压并向非所选串640的位线施加电源电压Vcc，向至少一个串选择线650施加电源电压Vcc，向背栅631、641施加导通电压Vpass，由此，可执行目标存储单元的程序工作。
如上所述，本发明一实施例的程序工作基于向背栅631、641施加导通电压的方式实现，而并非向字线施加导通电压，由此，可防止向与除目标存储单元外的剩余存储单元相对应的字线613施加导通电压，从而防止因导通电压施加于字线而产生干扰(Disturb)现象。并且，随着通过防止产生干扰现象来改善程序工作特性，不仅能够提高单元特性及可靠性，而且可提高在所选串的通道层形成通道的速度。
如上所述，三维快闪存储器600的程序工作将最下端字线612用作多个存储单元字线的一部分，可在最下端字线612并非作为程序工作目标的目标存储单元字线时执行。若最下端字线612为作为程序工作目标的目标存储单元字线，则可按照现有方式向最下端字线612施加程序电压Vpgm。
由此，三维快闪存储器600可通过应用接地选择线GSL去除结构来提高存储器集成度。
图7为用于说明本发明一实施例的三维快闪存储器的读取工作方法而示出的三维快闪存储器的Y-Z剖视图。
参照图7，在多个字线710中，三维快闪存储器700向与作为读取工作目标的目标存储单元相对应的目标字线711施加读取电压Vread，可向包括最下端字线712的剩余字线713施加导通电压Vpass。
随后，三维快闪存储器700使得公共源极线720接地，分别向包括目标存储单元的所选串730的位线及未包括目标存储单元的非所选串740的位线施加电压，向位于多个字线710的上部的至少一个串选择线750施加电压，使得多个串730、740的各个背栅731、741浮动，由此，可执行目标存储单元的读取工作。
例如，三维快闪存储器700向所选串730的位线施加漏极电压Vdd并向至少一个串选择线750施加电源电压Vcc并使得背栅731浮动，同时，对非所选串740的位线进行浮动来使得至少一个串选择线750接地，由此，可使得背栅741浮动来执行目标存储单元的读取工作。
如上所述，三维快闪存储器700的读取工作将最下端字线712用作多个存储单元字线的一部分，可在最下端字线712并非作为读取工作目标的目标存储单元字线时执行。若最下端字线712为作为程序工作目标的目标存储单元字线，则可按照现有方式向最下端字线712施加读取电压Vread。
由此，三维快闪存储器700可应用接地选择线GSL去除结构来提高存储器集成度。
图8为示出本发明一实施例的三维快闪存储器的擦除工作方法的流程图，图9为用于说明图8所示的擦除工作方法而示出的三维快闪存储器的Y-Z剖视图。
参照图8至图9，在步骤S810中，三维快闪存储器900可使得除上述多个字线910中的最下端字线911外的剩余字线912接地。
随后，在步骤S820中，三维快闪存储器900可分别向多个字线910中的最下端字线911、位于多个字线910的上部的至少一个串选择线(SSL，String Selection Line)920、多个串930、940的各个位线及公共源极线950施加引起栅致漏极泄漏现象的栅致漏极泄漏电压来执行多个串930、940的擦除工作。
更详细地，如图所示，三维快闪存储器900分别向最下端字线911及至少一个串选择线920施加第一栅致漏极泄漏电压GIDL V1，向多个串930、940的各个位线及公共源极线950施加第二栅致漏极泄漏电压GIDL V2，使得多个串930、940的各个背栅931、941浮动，由此，可执行多个串930、940的擦除工作。
在如上所述的擦除工作中，多个串930、940包括在作为擦除工作单位的一个块内，其他块内所包括的多个串可维持与上述擦除工作无关的状态。
如上所述，在三维快闪存储器900的擦除工作中，可将最下端字线911用作虚拟字线。
由此，三维快闪存储器900可应用接地选择线GSL去除结构来提高存储器集成度。
以上，虽然通过限定实施例和附图对本发明实施例进行了说明，但是，本发明所属技术领域的普通技术人员可基于以上说明的内容进行多种修改及变形。例如，即使所说明的技术以与所说明的方法不同的顺序执行和/或所说明的系统、结构、装置、电路等结构要素以与所说明的方法不同的实施方式结合或组合，或者，即使被其他结构要素或等同技术方案所代替或置换也可实现适当结果。
因此，其他实施方式、其他实施例及等同于发明要求保护范围的内容均属于本发明的保护范围内。

Claims (8)

1.一种三维快闪存储器，其特征在于，
包括：
多个字线，沿着水平方向延伸并依次层叠在基板上；以及
多个串，贯通上述多个字线并沿着一方向延伸形成在上述基板上，上述多个串分别包括通道层及电荷存储层，上述通道层沿着上述一方向延伸形成，上述电荷存储层以包围上述通道层的方式沿着上述一方向延伸形成，上述通道层及上述电荷存储层形成与上述多个字线相对应的多个存储单元，上述通道层包括背栅以及绝缘膜，上述背栅以至少一部分被上述通道层包围的状态沿着一方向延伸形成，上述绝缘膜沿着上述一方向延伸形成在上述背栅与上述通道层之间，
上述三维快闪存储器基于上述多个串是否分别包括上述背栅而形成接地选择线去除结构。
2.根据权利要求1所述的三维快闪存储器，其特征在于，上述多个字线中的最下端字线构成虚拟字线或多个存储单元字线的一部分。
3.根据权利要求2所述的三维快闪存储器，其特征在于，当上述多个字线中的最下端字线被用作上述虚拟字线时，上述多个字线中的最下端字线在存储工作过程中始终开启。
4.根据权利要求2所述的三维快闪存储器，其特征在于，
在上述三维快闪存储器的程序工作过程中，若上述多个字线中的最下端字线为作为上述程序工作的目标的目标存储单元字线，则施加用于上述程序工作的程序电压，
在上述程序工作过程中，若上述多个字线中的最下端字线并非作为上述程序工作的目标的目标存储单元字线，则使得上述多个字线中的最下端字线浮动，
在上述三维快闪存储器的擦除工作过程中，施加引起栅致漏极泄漏现象的栅致漏极泄漏电压，
在上述三维快闪存储器的读取工作过程中，若上述多个字线中的最下端字线为作为上述读取工作的目标的目标存储单元字线，则施加用于上述读取的读取电压，
在上述读取工作过程中，若上述多个字线中的最下端字线并非作为上述读取工作的目标的目标存储单元字线，则施加导通电压。
5.根据权利要求2所述的三维快闪存储器，其特征在于，上述多个串在分别与上述最下端字线相对应的区域配置有空穴供应部，用于在上述擦除工作过程中供应空穴。
6.根据权利要求5所述的三维快闪存储器，其特征在于，上述多个串在分别与位于上述多个字线的上部的至少一个串选择线相对应的区域配置有空穴供应部，用于在上述擦除工作过程中供应空穴。
7.根据权利要求2所述的三维快闪存储器，其特征在于，除上述多个字线中的最下端字线外的多个剩余字线之间的间隔小于上述多个字线中的上述最下端字线与上述多个剩余字线之间的间隔。
8.一种三维快闪存储器的擦除工作方法，上述三维快闪存储器包括：多个字线，沿着水平方向延伸并依次层叠在基板上；以及多个串，贯通上述多个字线并沿着一方向延伸形成在上述基板上，上述多个串分别包括通道层及电荷存储层，上述通道层沿着上述一方向延伸形成，上述电荷存储层以包围上述通道层的方式沿着上述一方向延伸形成，上述通道层及上述电荷存储层形成与上述多个字线相对应的多个存储单元，上述通道层包括背栅以及绝缘膜，上述背栅以至少一部分被上述通道层包围的状态沿着一方向延伸形成，上述绝缘膜沿着上述一方向延伸形成在上述背栅与上述通道层之间，上述三维快闪存储器基于上述多个串是否分别包括上述背栅而形成接地选择线去除结构，上述三维快闪存储器的擦除工作方法的特征在于，包括如下步骤：
使得除上述多个字线中的最下端字线外的多个剩余字线接地；以及
分别向上述最下端字线、位于上述多个字线的上部的至少一个串选择线、上述多个串的各个位线及公共源极线施加引起栅致漏极泄漏现象的栅致漏极泄漏电压来执行上述多个串的擦除工作。
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