KR101110191B1 - 스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기위한 딥 워드라인 트렌치 - Google Patents

스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기위한 딥 워드라인 트렌치 Download PDF

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Abstract

워드 라인 또는 제어 게이트를 가진 NAND 플래시 메모리 구조는 유핀 효과 에러들 및 일반적으로 전위의 상당한 변화들과 함께 프로그래밍 동작들을 겪는 트랜지스터들의 인접한 스트링들의 전위들의 차단을 제공한다. 각각의 스트링은 제 1 선택 게이트(105), 다수의 플로팅 게이트들(102) 및 제 2 선택 게이트를 가진다. 플로팅 게이트들은 얕은 트렌치 절연 영역들(104) 사이에 형성되고 워드 라인들(106)은 인접한 스트링들을 가로질러 연장하고, 플로팅 게이트들 사이에서 얕은 트렌치 절연 영역들로 연장하고 이에 따라 인접한 메모리 셀들의 전위의 변화로부터 플로팅 게이트들을 차단한다.

Description

스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기 위한 딥 워드라인 트렌치{DEEP WORDLINE TRENCH TO SHIELD CROSS COUPLING BETWEEN ADJACENT CELLS FOR SCALED NAND}
본 발명은 일반적으로 전기적으로 소거가능하고 프로그램 가능한 플래시 판독 전용 메모리(EEPROMS), 특히 고밀도 메모리 셀을 가진 NAND 플래시 메모리에 관한 것이다.
대부분의 종래 상용 플래시 EEPROM 제품들은 중지점(break point)보다 하나는 높고 하나는 낮은 두개의 범위의 임계 전압들을 가진 각각의 메모리 셀을 동작시켜서, 두개의 프로그램된 상태들을 형성한다. 따라서 하나의 데이터 비트는 각각의 셀에 저장되고, 하나의 상태로 프로그램될때는 0이고, 다른 상태로 프로그램될때는 1이다. 주어진 수의 데이터 비트들의 청크(chunk)는 한번에 동일한 수의 셀들에 프로그램된다. 각각의 셀의 상태는 프로그래밍 동안 모니터되어, 각각의 셀의 임계 전압이 셀에 저장되는 데이터 비트의 값을 나타내는 범위내로 이동되었다는 것이 검증될때 프로그래밍 전압들의 인가가 중단된다.
임의의 수의 저장 셀들을 가진 플래시 EEPROM 시스템에 저장된 데이터의 양을 증가시키기 위하여, 각각의 셀들은 두개 이상의 임계 레벨 상태들로 동작된다. 바람직하게, 두개 이상의 데이터 비트들은 4개 이상의 프로그램 가능한 상태들을 가진 각각의 셀들을 동작시킴으로써 각각의 셀에 저장된다. 3개의 임계 중지점 레벨들은 4개의 다른 임계 상태들을 정의하기 위하여 필요하다. 상기 시스템은 여기에 전체적으로 참조로써 통합된 미국특허 5,043,940 및 5,172,338DP 기술된다. 다중 상태 동작에서, 각각의 셀들의 이용할 수 있는 동작 전압의 범위는 증가된 수의 상태들로 분할된다. 셀당 3개 또는 그 이상의 비트들을 저장할 수 있게 하는 8개 또는 그 이상의 상태들의 사용은 고려된다. 각각의 상태의 전압 범위는 필수적으로 상태들의 수가 증가할 때 작아지게 된다. 이것은 메모리 시스템의 동작 동안 발생할 수 있는 임의의 에러를 수용하기 위한 각각의 상태내의 마진을 거의 남기지 않는다.
에러의 한가지 형태는 "교란"이라 불리고, 여기서 전자들은 메모리의 동작 동안 플로팅 게이트로부터 우연히 부가되거나 제거된다. 교란의 한가지 원인은 플로팅 게이트 및 셀의 다른 도전성 게이트 사이에 배치된 누설 산화물 유전체의 존재에 의한 것이다. 셀의 플로팅 게이트상에 프로그램된 전하 레벨은 상기 누설 산화물이 존재할 때 변화하여, 만약 전하 변화가 충분히 크지 않으면 셀의 상태가 올바르게 판독되지 않을 가능성을 유발한다. 거의 에러들이 대용량 디지털 데이터 저장 시스템에서 허용되지 않기 때문에, 이런 에러에 대한 충분한 마진은 상기 교란들의 결과로서 발생할 수 있는 전압들의 확장된 범위를 포함하기에 충분한 각각의 상태에 할당된 전압 범위를 형성함으로써 제공된다. 이것은 총 이용할 수 있는 전압 범위가 제한되기 때문에, 다중 상태 플래시 EEPROM 시스템에 포함될 수 있는 상태들의 수를 필수적으로 제한한다.
다른 형태의 에러는 "유핀 효과(Yupin effect)"라 불린다. 유핀 효과는 선택된 셀 자체가 프로그램된후, 선택된 셀의 이웃하는 셀이 프로그램때 발생하고, 이웃하는 셀의 변화는 선택된 셀 전압에 반영된다. 인접한 셀 또는 스트링(string)에 제공되는 임의의 전위는 채널, 플로팅 게이트 또는 제어 게이트들 등을 포함하는 선택된 셀의 판독에 영향을 미칠 수 있다. 추후에 프로그램된 이웃 셀로부터의 상기 영향은 선택된 셀의 전압들을 왜곡하여, 판독 동안 메모리 상태의 에러적인 식별을 유발한다.
본 발명은 교란 효과 및 유핀 효과 에러들을 최소화하는 고밀도 NAND 타입 플래시 메모리에 대한 개선된 구조를 제공한다.
본 발명의 일 측면은 기판으로부터 형성된 NAND 플래시 메모리 장치이다. 상기 장치는 트랜지스터들의 스트링들을 포함한다. 각각의 스트링은 제 1 선택 게이트, 다수의 플로팅 게이트들, 및 제 2 선택 게이트를 가진다. 플로팅 게이트들은 얕은 트렌치 절연 영역들 사이에 형성되고 워드 라인들은 인접한 스트링들을 가로질러 연장하고 플로팅 게이트들 사이에서 얕은 트렌치 절연 영역들 내부로 연장하여 인접한 플로팅 게이트들을 절연한다. 워드 라인들은 전위들 및 인접 메모리 셀들과 구성요소들의 전위들의 변화로부터 선택된 플로팅 게이트를 차단한다. 전기장들은 예를들어 대각선 위 또는 아래 또는 대각선에서 선택된 플ㄹ팅 게이트 근처 어느 곳에나 배치된 구성요소로부터 방사할 수 있다.
본 발명의 다른 측면은 기판으로 형성된 플래시 메모리 장치이다. 상기 장치는 제 1 선택 게이트, 다수의 플로팅 게이트들, 및 제 2 선택 게이트, 기판상에 형성된 다수의 플로팅 게이트들을 포함하는 NAND 아키텍쳐의 인접 트랜지스터들의 스트링들을 포함하고, 상기 스트링들은 얕은 트렌치 절연 영역들에 의해 분리된다. 상기 장치는 레벨들이 도달되는 프로그래밍 전위를 증가시킴으로써 프로그램된 두개 이상의 이산 프로그래밍 레벨들을 가지며, 일단 플로팅 게이트들이 정상 상태에 도달하면, 프로그래밍 전위의 선형 증가는 주어진 일정한 전위 주변 환경에서 플로팅 게이트 전하의 대략 선형 증가를 유발한다. 워드 라인들은 플로팅 게이트들 사이에서 얕은 트렌치 절연 영역들쪽으로 인접한 스트링들을 가로지르고 연장하여, 선택된 스트링의 플로팅 게이트가 판독 또는 검증될때, 워드 라인은 주변 환경에서 전압 변화들로 인한 선형 증가로부터의 편차를 최소화한다.
본 발명은 하기 상세한 설명, 본 발명의 도시적인 실시예들의 첨부 도면들과 관련하여 고려할 때 보다 잘 이해된다.
도 1A는 메모리 어레이(100) 구조의 평면도이다.
도 1B는 도 1A의 구조에 해당하는 전기 회로 다이어그램이다.
도 2는 메모리 어레이(100)의 단면도이다.
도 3은 메모리 어레이(100)의 단면도이다.
도 4는 메모리 어레이(100)의 단면도이다.
도 5A는 프로그램 동작 동안 프로그램 전압 대 시간의 도면이다.
도 5B는 프로그래밍 단계들의 전압 교란의 도면이다.
도 5C는 셀 전압 대 프로그램 전압의 도면이다.
도 5D는 프로그램 동작 동안 인접 메모리 셀의 도면이다.
도 5E는 로크아웃 동안 인접한 메모리 셀의 도면이다.
도 6은 본 발명의 실시예를 형성하는 방법의 흐름도이다.
도 7A-7L은 제조 처리 동안 다양한 스테이지들에서 메모리 어레이(100)의 단면도들이다.
다음은 본 발명의 도시적인 실시예의 상세한 설명이다. 본 발명의 이들 실시예들이 상기된 도면들을 참조하여 기술되었기 때문에, 다양한 변형들 또는 방법들의 사용들 및 기술된 특정 구조들은 당업자들에게 명백하게 된다. 본 발명의 기술들에 의존하고, 상기 기술들을 통해 이들 기술들이 종래 기술을 진척시키는 모든 상기 변형들, 적용들 또는 변화들은 본 발명의 범위내에서 고려된다. 따라서, 이들 기술들 및 도면들은 제한적인 의미로 고려되서는 않되고, 본 발명이 도시된 실시예들로 제한되지 않는 것이 이해된다.
도 1A는 본 발명의 NAND 플래시 메모리의 실시예의 평면도를 도시한다. 도 2-4는 도 1A에 도시된 구조를 통하여 얻어진 단면도들이다. 메모리 어레이의 전기적 등가 회로는 도 1B에 제공되고, 도 1A 및 도 2-4 구조내의 공통 엘리먼트들은 동일한 참조 문자에 의해 식별된다.
병렬 워드 라인들(106)은 플로팅 게이트들(102)의 인접한 NAND 스트링들과 접속한다. 워드 라인들(106)은 수평으로 도시되고, 스트링들은 도면들에서 수직으로 도시된다. NAND 스트링은 일반적으로 몇몇 플로팅 게이트들 및 다른 선택 게이트 다음의 선택 게이트를 포함한다. 비트 라인 A, B 및 C(BLA, BLB, BLC) 위치들은 비록 비트 라인들이 일반적으로 다른 평면에 배치되지만 평면도에서 스트링 위치들에 해당한다. 도 1B의 회로도는 스트링들의 수직 어레이를 가장 명확하게 도시한다. 이런 경우 16개의 플로팅 게이트들 및 따라서 16개의 워드 라인들은 스트링에 다라 도시되지만, 플로팅 게이트들의 수는 32 또는 그 이상일 수 있고 미래에 증가할 수 있을거라 예상된다. 플로팅 게이트들(102)은 절연 트렌치들(104)에 의해 인접한 플로팅 게이트들로부터 절연된다. 절연 트렌치들(104)은 얕은 트렌치 절연 영역들이라 불린다. 소스측("SS")상 선택 게이트 라인(105)은 도 4의 선택 C-C에 도시된 바와같이, 트렌치들(104) 사이에서 연속적이다. SS(105)상의 워드 라인(106)의 단부에서, 각각의 NAND 스트링은 도 1B 및 도 3에 보다 쉽게 도시된 비아를 가진 SS(105)에 전기적으로 접속된다.
금속 비트라인들(116)(간략화를 위하여 하나만 도시됨)은 플로팅 게이트들(102)에 저장된 전하를 판독하기 위한 증폭기들을 감지하기 위하여 기판(108)내의 N+ 영역들(114)에 접속된다. 따라서, 특정 플로팅 게이트를 판독하기 위하여 스트링은 비트라인을 통해 선택되고 워드라인은 또한 선택된다. 금속 비트라인들은 필수적인 것이 아니라 일반적으로 워드 라인들로부터 절연된 도전성 층에 형성된다. 각각의 스트링 단부에서 드레인("SD")에 결합된 다른 게이트를 선택한다. 드레인 및 소스는 몇몇 구조들에서 상호교환되고 16개 이상의 트랜지스터들은 각각의 스트링에 제공되어, 워드라인들의 수를 증가시킨다.
도 2에 도시된 바와같이, 각각 플로팅 게이트(102) 및 기판(108) 사이에 게이트 산화물(112)가 있다. 반도체 재료(110)는 플로팅 게이트들(102) 및 절연 트렌치들(104)로부터 워드 라인들(106)들을 분리한다. 인접한 플로팅 게이트들(102)은 절연 트렌치들(104)뿐 아니라, 워드 라인들(106)에 의해 동일한 워드 라인에서 다른 플로팅 게이트들로부터 절연된다. 워드 라인들(106)들은 플로팅 게이트들 사이에서 게이트 산화물 층(112)의 레벨까지, 레벨내에, 또는 레벨을 지나 아래로 절연 트렌치들(104)로 연장한다. 이것은 몇몇 독특한 장점들을 가진다.
워드 라인 방향으로 인접한 셀들 사이의 유핀 효과들은 감소한다. 또한, 워드 라인들 및 플로팅 게이트들 사이의 셀 결합 비율은 개선된다. 절연 트렌치들 내부, 또는 플로팅 게이트들의 깊이로 또는 지나는 워드 라인의 부분은 기판 영역들 및 워드 라인들과 플로팅 게이트들의 체적들의 오버랩을 증가시킨다. 이런 증가된 오버랩은 전하가 프로그램동안, 판독 동안 또는 소거 동안 판독되거나 저장될때 보다 잘 결합되게 한다.
인접한 플로팅 게이트들 사이의 유전층(110)을 가로지르는 전기장은 감소되므로, 전기장으로 발생할 수 있는 유전층을 통한 임의의 누설 전류를 감소시킨다. 전기장이 감소할 수록, 두개의 인접한 플로팅 게이트들 사이의 누설 전류가 감소한다. 부가적으로, 누설 전류 경로는 확장된 워드라인들(106)에 의해 크게 증가된다. 임의의 누설 전류는 워드 라인들의 확장된 부분 아래로 그리고 주위로 진행하 고, 그 다음 인접한 플로팅 게이트들로 백업되거나 그 위로 진행한다. 셀의 플로팅 게이트상에 프로그램된 전하 레벨은 누설 전류가 제공될때 변화한다. 그러므로, 누설 전류를 최소화하고, 따라서 플로팅 게이트들의 임의의 전하 변화를 최소화함으로써, 증가된 수의 레벨들은 보다 쉽게 구별될 수 있다. 이것은 보다 높은 용량, 보다 높은 경제성, 및 보다 신뢰적인 데이터 저장 시스템을 유도한다.
부가적으로, 확장된 워드라인은 가까운 채널들의 필드 효과들로부터 선택된 플로팅 게이트를 차단한다. 몇몇 프로그램, 판독 및 동작 검증들에서, 특정 전하로 프로그램되었던 플로팅 게이트는 추후 판독 또는 검증 동작시 인접한 채널의 전위 또는 전하로 인한 것 보다 큰 전하를 가지는 것을 가리킨다. 이것은 특히 다중 상태 NAND 플래시 메모리에서 복잡한 프로그램, 판독 및 검증 동작들에서 특히 진실이고, 여기서 다중 동작들은 인접한 스트링들 및 셀들에서 동시에 발생한다.
많은 종래 시스템들에서, 하나의 로우를 따르는 모든 다른 셀은 동일한 페이지 부분이고; 새로운 시스템에서, 하나의 로우를 따른 모든 셀은 동일한 페이지의 일부이다. 도 2를 다시 참조하여, 이것은 종래 시스템에서, BLB에 의해 활성화된 플로팅 게이트(102B)가 프로그램되는 동안, BLA에 의해 활성화된 플로팅 게이트(102A) 및 BLC에 의해 활성화된 플로팅 게이트(102B)가 프로그램되는 것을 의미한다. 보다 새로운 시스템들에서, 하나의 로우를 따르는 모든 셀은 동일한 페이지의 일부일 수 있다. 따라서, 도 2에 도시된 바와같이, BLA에 의해 활성화된 스트링의 플로팅 게이트(102A)는 플로팅 게이트(102)와 동시에 프로그램 동작을 겪을 수 있 다. 이것은 도 5D 및 5E를 참조하여 이후에 보다 자세히 논의될 것이다. 이런 방식으로, 셀들의 수의 두배가 프로그램되고 및/또는 동시에 검증된다. 비록 이것은 효율적일 수 있지만, 데이터 저장 동작들에 포함된 모든 다양한 동작들에서 부가적인 전계 효과문제들을 유발한다.
프로그래밍 펄스들의 교란 및 증가 전압 사이의 관계는 프로그램되는 셀들의 플로팅 게이트들에 대한 임의의 다른 결합 엘리먼트의 전위가 일정하게 유지되면, 진실로 유지된다. 인접한 NAND 스트링들을 프로그래밍 하는 경우, 인접한 셀의 인접한(기판) 채널은 다수의 프로그래밍 펄스들 동안 예를들어 0V인 낮은 전위에 있고, 반면 추가 프로그램을 중단하기 위하여 검증하거나 임의의 다른 이유 동안 예를들어 5, 7.5 또는 10V의 높은 전위로 추후 프로그램 펄스들 동안 프로그램되고 그 다음 갑자기 부스트되거나 "로크 아웃"된다. 이런 채널 전위의 부스팅은 인접한 셀의 플로팅 게이트 전위를 증가시킨다. 따라서, 인접한 채널 및 인접한 플로팅 게이트는 프로그램된 분배 폭을 보다 넓힐수 있는 다음 프로그램 펄스 동안 선택된 셀에 보다 높은 전위를 결합할 것이다. 이것은 다수의 네가티브 시퀀스를 가지며, 그중 몇몇은 주어진 다이 크기에 저장될 수 있는 데이터의 총 비트들의 수를 감소시키고 특정 비트를 판독하는데 에러를 포함할 수 있다. 몇몇 프로그래밍 항목들의 예는 하기될 도 5A-5E에 도시된다. 주어진 레벨들은 본 발명이 특히 바람직할 수 있는 예시적인 메모리 시스템의 동작중 판독기를 교육시키기 위하여 사용하고 도시적이다.
데이터 저장 동작과 관련한 추가 정보를 위하여, 2001년 6월 27일 출원되고, 여기에 참조로써 통합되고, 발명의 명칭이 "다중 데이터 상태들에서 동작되는 비휘발성 메모리의 저장 엘리먼트들 사이의 결합 효과들을 감소시키기 위한 동작 기술"인 미국특허출원 09/893,277, 및 여기에서 참조로써 통합되고 Digest of 1995 Symposium of VLSI Technology 129-130 페이지 발명의 명칭이 "다중 레벨 NAND EEPROM에 대한 빠르고 정확한 프로그래밍 방법"의 논문을 참조하고, 판독/검증 및 프로그래밍 동작들에 사용하는 프로그래밍 펄스들의 타이밍 및 전압 레벨들을 논의하라.
프로그래밍 펄스들의 증가 전압 단계들의 실시예는 도 5A에 도시된다. 도시되고 기술된 실시예에서, 펄스들은 0.2볼트들 만큼 증가된다. 각각의 펄스후, 검증 사이클이 있고, 보다 높은 전압 펄스가 뒤따른다. 이것은 목표되거나 임계인 전압이 플로팅 게이트에서 검증될때까지 발생한다. 에를들어, 이것은 플로팅 게이트가 2.0 볼트에서 검증될때까지 발생할 수 있다.
도 5B는 각각의 프로그램 펄스에 대하여, 플로팅 게이트들에 저장된 전하의 분배가 있다는 것을 도시한다. 예를들어, 16.0볼트의 제 1 펄스를 사용하여, 검증된 전하들의 분배는 약 3 볼트들이다. 따라서, 만약 플로팅 게이트상에 2.0 볼트들을 저장하기를 원하면, 제어 게이트 또는 워드 라인에서 17.0 볼트 및 그 이상의 증가가 필요할 수 있다. 만약 예를들어 17.0 볼트 프로그래밍 펄스후 몇몇은 2.0V 임계치 이상이고 몇몇은 이하인 플로팅 게이트들이 있도록 플로팅 게이트들상 저장된 전하들의 분배가 있다면, 그 이하는 임계치 이상의 것이 그들의 채널 부스트되거나 "로크 아웃"을 가지지 않을 동안, 추가 프로그래밍을 수신할 것이다.
일정한 환경, 즉 이웃하는 구성요소들의 전위 및 전기장이 일정한 경우, 프로그래밍 펄스들은 안정된 상태에 도달한후, 도 5C에 도시된 바와같이 셀 전압(Vt)에서 예측가능하고 대략적인 선형 증가를 유발한다. 거의 평행한 라인들에서 도시된 바와같이, 몇몇 "빠른" 플로팅 게이트들은 다른 "느린" 또는 "중간" 플로팅 게이트들" 보다 낮은 프로그램 전압에서 목표된 검증치(Vt)에 도달할 수 있다. 일단 안정 상태가 도달되면, 프로그램 전압의 선형 증가는 Vt에서 거의 선형 증가를 유발할 수 있다는 것이 도시된다.
그러므로, 만약 예를들어, 셀이 1.99 볼트의 Vt를 가지면, 2.0 볼트 임계치 이상에 도달하기 위한 다른 프로그래밍 펄스를 수신할 것이다. 일정한 환경에서, 셀은 2.19 볼트의 Vt를 가져야 한다. 그러나, 만약 예를들어 하나의 프로그래밍 펄스 및 다른 것 사이에서 셀에 인가된 전압 또는 전기장의 임의의 편차가 있다면, 셀에 저장된 전압은 예상된 바와 다르다. 만약 이웃하는 구성요소가 프로그래밍 펄스 동안 셀에 전기장 영향을 가하면, 저장된 전하는 편차를 가질 것이다. 예를들어, 이전 검증 사이클에서 1.99 볼트였던 셀은 대신 2.19 볼트의 Vt을 가질 수 있고, 2.29 또는 2.39 볼트의 Vt를 가질 수 있다. 도 5C에 도시된 바와같이, 이웃 셀로부터의 전위 결합은 안정 상태의 특성을 가진 선형 증가로부터 중간 셀들중 하나가 편향할 수 있게 할 수 있다. 따라서, 도 5B에 도시된 셀들의 분배는 인접한 구성요소들의 전위의 임의의 변화를 증가시킬 것이다.
셀들 분배의 증가는 다중 레벨 저장 시스템에서 반복적이고 신뢰적으로 구별할 수 있는 상태들의 수를 감소시킬 것이다. 이것은 주어진 다이 크기를 가진 메모리 장치의 저장 용량을 감소시키고, 그러므로 목표된 저장 용량을 가진 저장 장치의 제조 비용을 증가시킨다.
특히, 도 5D 및 5E에 도시된 바와같이, 인접한 셀의 구성요소들의 전압들이 프로그램 동안 및 "로크 아웃" 동안 크게 변화할 것이다. 인접한 셀은 대각선을 포함하는 임의의 방향으로 근처 다른 셀에 배치된 임의의 셀이다. 셀의 활성 영역은 플로팅 게이트상의 워드 라인 및 플로팅 게이트 아래의 기판에 채널 영역을 포함한다. 셀은 얕은 트렌치 절연 영역 및 다른 구성요소들의 부분들을 포함하는 것으로 상기될 수 있다. 셀은 만약 목표된 프로그램 전압에서 검증되면 대응하는 비트라인을 절연함으로써 "로크아웃"된다. 상기된 실시예에서, 만약 셀이 2.0 볼트에서 검증되면, 대응하는 비트라인을 절연하여 추가 프로그램 펄스들로부터 비교적 높은 전압으로 채널(기판)의 셀 전압을 증가시킴으로써 "로크 아웃"될 것이다.
도 5D는 상기된 프로그램 동작들 동안 인접한 셀을 도시한다. 셀들의 형태 및 구조는 쉽게 이해하기 위해 간략화된다. 도시된 예시적인 프로그래밍 동작에서, 셀의 워드 라인(106)은 18 볼트들이고, 플로팅 게이트(102)는 10 볼트이고 기판(108)은 0 볼트이다. 그러나, 도 5E에 도시된 바와같이 로크 아웃 동안, 워드 라인(106)은 18.2 볼트이고, 플로팅 게이트(102)는 13 볼트이고, 기판(108)은 8.0 볼트이다. 채널은 기판의 상부 표면 아래 기판의 일부이다. 선택된 셀이 프로그램되는 동안, 인접한 셀은 도 5D에 도시된 프로그램 동작이나, 도 5E에 도시된 로 크 아웃 상태일 수 있다. 게다가, 프로그램 동장들에서 도시된 전압들은 상기된 여러 프로그래밍 펄스들로 인해 가변한다. 인접한 셀에 도시된 이들 전압들 모두는 프로그래밍 동안 선택된 셀에 결합할 수 있다. 이것은 안정된 상태 프로그래밍(도 5C)로부터 변화를 유발하여 편차를 증가시킬 수 있는(도 5B) 이들 전압들의 변화이다.
도 6은 도 7A-7L과 협력하여 참조되어야 하는 메모리 어레이(100)를 형성하는 단계들의 흐름도이다. 메모리 어레이(100)는 기판(108)에서 제조된다. 기판(108)은 실리콘을 포함하지만 바람직하게 갈륨 비소 등 같은 종래 공지된 임의의 재료를 포함할 수 있다. 첫째, 게이트 산화물 층(112)은 도 7A에 도시된 바와같이 단계(505)에서 기판(108)상에 형성된다. 게이트 산화물(112)은 기판(108)상에서 바람직하게 성장되지만 증착될 수 있다. 게이트 산화물 층(112)은 실리콘 이산화물이지만, 바람직하게 사용된 기판 종류에 따라 다를 수 있고 다른 처리 요소들 또는 엘리먼트들은 처리 동안 유도된다. 예를들어, CMOS 애플리케이션 동안, 게이트 산화물(1120은 질화물/옥시니트라이드를 포함하는 재료들(EPT로서 공지됨)을 포함할 수 있다. 다음, 제 1 게이트 층(102a)은 도 7B에 도시된 바와같이 단계(510)에서 게이트 산화물 층(112)상에 증착된다. 제 1 게이트 층(102a)은 폴리실리콘 같은 반도체 재료로 만들어진다. 질화물 층(120)은 도 7C에 도시된 바와같이 단계(515)에서 제 1 플로팅 게이트 층(102a)상에 증착된다. 단계(520)에서, 병렬 트렌치들은 공지된 에칭 기술들을 사용하여 기판(108)에서 에칭된다. 일반적으로 피쳐들이 매우 작은 스케일인 고집적 메모리 어레들을 제조시, 플라즈마 에칭은 정밀하 고 균일한 에칭을 가지도록 습식 에칭에 비해 바람직하다. 단계(525)에서, 트렌치들은 도 7D에 도시된 바와같이 절연 트렌치들(104)을 형성하기 위하여 필드 산화물로 충전된다. 절연 트렌치들(104)내의 필드 산화물은 바람직하게 실리콘 이산화물을 포함하지만 다른 절연 재료들(다른 산화물들과 다른 재료들을 포함)로 구성될수 있다. 절연 트렌치들(104)은 약 0.2 미크론 내지 약 0.25 미크론 폭의 범위이지만 바람직하게 약 0.2 미크론 폭을 가진다. 나머지 필드 산화물(124)은 도 7F에 도시된 바와같이 단계(530)에서 화학 기계적 폴리싱("CMP")를 통해 제거된다.
다음, 단계(535)에서, 질화물 층(120)은 도 6G에 도시된 바와같이 제 1 게이트 층(102a)의 표면상으로 연장한다. 절연 트렌치들(104)은 도시된 바와같이 기판(108) 및 게이트 산화물 층(112)상으로 연장하거나, 선택적으로 기판(108), 게이트 산화물 층(112), 또는 제 1 게이트 층(102a)의 레벨까지만 연장할 수 있고, 다른 처리들 및 단계들이 이들 다른 실시예들을 달성하기에 필요할 수 있다는 것이 이해된다.
제 1 게이트 층(102a)으로서 동일한 반도체 재료의 제 2 게이트 층(102b)은 단계(540)에서 게이트 산화물 층(112) 및 절연 트렌치들(104)상에 증착된다. 그 다음 단계(545)에서 플로팅 게이트들(102)을 형성하기 위해 절연 트렌치들(104)상에 선택적으로 연장된다. 최종 구조는 도 7H에 도시되어 있다. 플로팅 게이트들(102)은 플로팅 게이트를 활성화시키는 워드 라인(106) 이라 불리는 플로팅 게이트와 제어 게이트 사이의 결합을 최소화하기 위한 "T"자형이다. 제 1 및 제 2 게이트 층들(102a 및 102b) 사이의 라인은 간략화를 위하여 제거된다. T 형은 플로팅 게이트 및 워드 라인 사이에 큰 표면 영역을 제공하여, 판독, 프로그램 및 소거 동작들을 개선하기 위한 두개의 장치들 사이의 결합 비율을 최대화한다. 추가 정보를 위하여, 여기에 Yuan 등에 의한 발명의 명칭이 "어레이를 형성하기 위한 방법들 및 스케일러블 자기 정렬 듀얼 플로팅 게이트 메모리 셀 어레이"인 공동 계루중인 미국특허출원 09/925,102를 참조로서 병합된다.
도 7J에 도시된 바와같이, 한세트의 병렬 트렌치들(122)은 단계(550)에서 절연 트렌치들(104)내에 형성된다. 트렌치들(122)은 트렌치들(104)내에서 게이트 산화물(112)의 레벨내 또는 그 아래의 임의의 거리 또는 트렌치들(104)내에서 게이트 산화물(112)의 상부 표면 레벨까지 연장할 수 있다. 절연층(110)은 도 7K에 도시된 바와같이, 플로팅 게이트들(102)상, 및 절연 트렌치들(104)내의 제 2 트렌치들(122)내에 증착된다. 절연층(110)은 산화물-질화물-산화물("ONO") 층(110) 같은 유전층이 바람직하다. 유전층(110)은 종래 기술에 공지된 임의의 형태의 유전체일 수 있지만 ONO 구조로 필수적으로 제한되지 않는다. 폴리실리콘 같은 반도체 재료 층 및 텅스텐 실리사이드 같은 도전성 층을 포함하는 워드 라인 층은 도 7L에 도시된 바와같이 단계(560)에서 유전체 층(110)상에 증착된다. 워드 라인들(106)은 단계(565)에서 워드 라인 층으로부터 에칭된다.
상기된 바와같이, 워드 라인들(106)은 플로팅 게이트들(102) 사이에서 아래로 절연 트렌치들(104)로 연장한다. 이것은 인접한 플로팅 게이트들(102)을 서로 절연시킨다. 바람직한 실시예에서, 워드 라인들(106)은 절연 트렌치들(104)내에서 게이트 유전체(112) 레벨 너머로 연장한다.
다양한 층들은 형성되고 에칭 단계들은 많은 다른 공지된 방법들 및 순서들로 수행될 수 있고, 필수적으로 기술된 순서, 즉 병렬 트렌치들이 기판(108)내로 에칭되는 등의 전후에 게이트 산화물 층(112)이 형성되는 것이 필수적이지 않다. 게다가, 기술되지 않은 부가적인 층들, 단계들, 및 최종 구조물들은 처리 및 최종 메모리 어레이의 일부일 수 있다.
연장된 워드 라인은 인접한 플로팅 게이트들 사이의 차폐부로서 작동하기 때문에 상기된 DVLS 효과의 문제를 감소시킨다. 다시, 요약하여, 유핀 효과는 저장되거나 이웃하는 셀에 제공되는 전하가 선택된 셀의 판독에 영향을 줄때 발생한다. 본 해결책은 이웃하는 게이트들에 의해 발생된 유핀 효과를 피하거나 최소화하기 위하여 게이트들을 차폐한다. 유핀 효과 에러들은 프로그램 및 판독 회로 및 알고리듬들을 통해 조절될 수 있다.
연장된 워드 라인은 인접한 상태들 사이의 도전 경로를 차단하기 때문에 유전체 층(110)내의 인접한 플로팅 게이트들 사이의 도전 누설을 보호한다. 게다가, 인접한 게이트들을 단락시킬 수 있는 불안전한 각각의 플로팅 게이트 층의 결과로서 임의의 가능한 스트링거들은 또한 절연 트렌치내의 에칭이 T 형 플로팅 게이트의 상부("T"의 상부)를 지나 연장하는 상황에서 제거된다. DVLS 효과 및 교란들에 대한 보다 많은 정보를 위해서는, 이전에 참조된 미국특허 5,867,429를 참조면 된다.
본 발명의 실시예들이 도시되고 기술되었지만, 이들 도시적인 실시예들에 대한 변화들 및 변형들은 보다 넓은 측면들에서 본 발명으로부터 벗어나지 않고 이루 어질 수 있다. 따라서, 상기에서 표현되지 않고 본 발명의 범위내에 있는 본 발명의 다른 실시예들은 존재하고 그러므로 본 발명의 범위가 제공된 도시적인 실시예들로 단순히 제한도지 않는 것이 명백하다. 그러므로, 첨부된 청구항들이 본 발명의 방법들 및 경계들을 설정하는 것이 이해된다. 그러나, 청구항들의 표현 단어들이 아닌 본 발명의 진정한 범위내에 있는 등가 구조들 및 방법들이 이해되어야 한다.

Claims (20)

  1. 기판으로부터 형성되며, 개개의 메모리 셀이 둘 이상의 가능한 레벨들의 전하들로 표시되는 다중 비트들을 저장할 수 있는, 다중 상태 플래시 메모리 장치에 있어서,
    상기 플래시 메모리 장치는,
    NAND 아키텍처의 인접한 트랜지스터들의 스트링들로서, 상기 스트링들은 제1 선택 게이트, 복수의 플로팅 게이트 및 제2 선택 게이트를 포함하고, 상기 복수의 플로팅 게이트는 기판의 채널 영역들 위로 형성되며 상기 채널 영역들로부터 분리됨;
    플로팅 게이트들의 인접한 스트링들의 플로팅 게이트들 사이에서 상기 기판 내에 형성된 복수의 트렌치 절연 영역; 및
    상기 트렌치 절연 영역들 각각을 채우며 상기 기판 위의 레벨로 연장하는 필드 유전체;
    를 포함하며,
    상기 스트링들 중 인접한 제1 및 제2 스트링들은 동시에 프로그래밍되되, 상이한 전압 레벨들이 상기 인접한 제1 및 제2 스트링들의 플로팅 게이트들에 세트되고,
    제1 스트링의 선택된 셀을 프로그래밍할 때, 제2 스트링에서 전위의 변화가 워드라인들에 의해 제1 스트링으로부터 차폐되는데, 상기 워드라인들은 인접한 스트링들을 가로질러 연장하고, 상기 워드라인들은 또한 제1 및 제2 스트링들의 플로팅 게이트들 사이에서 상기 플로팅 게이트들의 하부 표면 레벨을 지나 제1 및 제2 스트링들의 채널 영역들 사이의 트렌치 절연 영역들을 채우는 상기 필드 유전체 내로 연장하여, 상기 필드 유전체는 상기 워드라인들을 상기 기판으로부터 절연시키고 상기 워드라인들은 제1 스트링의 플로팅 게이트를 제2 스트링의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서, 상기 워드라인은 제1 스트링의 플로팅 게이트를 제2 스트링이 있는 기판의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서, 상기 워드라인은 제1 스트링의 플로팅 게이트를 제2 스트링의 인접한 플로팅 게이트의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서, 상기 플래시 메모리 장치는 상기 플로팅 게이트들과 상기 기판 사이에 게이트 산화물층을 더 포함하고, 상기 워드라인은 상기 게이트 산화물층의 상부 표면 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서, 상기 워드라인은 제1 스트링의 플로팅 게이트를 제2 스트링의 플로팅 게이트의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 개개의 메모리 셀이 둘 이상의 가능한 레벨들의 전하들로 표시되는 다중 비트들을 저장할 수 있는, 다중 상태 플래시 메모리 장치에 있어서,
    상기 플래시 메모리 장치는,
    제1 선택 게이트, 복수의 플로팅 게이트 및 제2 선택 게이트를 포함하는 NAND 아키텍처의 인접한 트랜지스터들의 스트링들로서, 상기 플로팅 게이트들은 기판 위로 형성됨;
    상기 스트링들의 인접한 스트링들 사이의 트렌치 절연 영역들;
    상기 트렌치 절연 영역들을 채우며 상기 기판 위의 레벨로 연장하는 필드 유전체; 및
    인접한 스트링들을 가로질러 연장하는 워드라인들로서, 상기 워드라인들은 상기 플로팅 게이트들 사이에서 상기 플로팅 게이트들의 하부 표면 레벨을 지나 상기 스트링들 사이의 트렌치 절연 영역들을 채우는 상기 필드 유전체 내로 연장하여, 상기 필드 유전체는 상기 워드라인들을 상기 기판으로부터 절연시킴;
    을 포함하고,
    인접한 NAND 스트링들을 동시에 프로그래밍하는 경우, 제2 스트링의 플로팅 게이트에 인접한 제1 스트링의 채널은 다수의 프로그래밍 펄스들에 대해 제1 전위일 수 있으며 추후 프로그래밍 펄스들 동안 제2 전위로 바뀔 수 있어, 상이한 전압 레벨들이 상기 인접한 제1 및 제2 스트링들의 플로팅 게이트들에 세트되며,
    제1 스트링의 채널 전위와 제2 스트링의 플로팅 게이트 전위 사이의 결합이 감소하도록 상기 워드라인은 제2 스트링의 플로팅 게이트를 제1 스트링의 채널 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제6항에 있어서, 상기 플래시 메모리 장치는 상기 플로팅 게이트들과 상기 기판 사이에 게이트 산화물층을 더 포함하고, 상기 워드라인들은 상기 게이트 산화물층의 상부 표면 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제6항에 있어서, 상기 워드라인들은 상기 기판의 상부 표면 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제6항에 있어서, 상기 워드라인들은 상기 채널의 하부 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 기판으로부터 형성되며, 개개의 메모리 셀이 둘 이상의 가능한 레벨들의 전하들로 표시되는 다중 비트들을 저장할 수 있는, 다중 상태 플래시 메모리 장치에 있어서,
    상기 플래시 메모리 장치는,
    제1 선택 게이트, 복수의 플로팅 게이트 및 제2 선택 게이트를 포함하는 NAND 아키텍처의 인접한 트랜지스터들의 스트링들로서, 상기 플로팅 게이트들은 상기 기판 내의 셀 채널 영역들 상에 형성된 게이트 산화물층 위에서 상기 기판 위로 형성됨;
    인접한 트랜지스터들의 인접한 스트링들의 플로팅 게이트들 사이에 형성된 트렌치 절연 영역들;
    상기 트렌치 절연 영역들을 채우며 상기 기판 위의 레벨로 연장하는 필드 유전체;
    하향 연장하는 워드 라인들; 및
    인접한 스트링들을 가로질러 연장하는 제어 게이트들로서, 각각의 제어 게이트는 인접한 스트링들의 플로팅 게이트들 사이에서 상기 게이트 산화물층의 레벨을 지나 상기 기판의 상부 표면 아래로, 상기 트렌치 절연 영역들을 채우는 상기 필드 유전체 내로 연장하여, 상기 필드 유전체는 상기 워드라인들을 상기 기판으로부터 절연시키며 판독 또는 검증 동작 동안 선택된 플로팅 게이트를 인접한 스트링의 시간 변화(time-varying) 전위로부터 차폐하되, 상기 시간 변화(time-varying) 전위는 상기 선택된 플로팅 게이트의 판독 또는 검증 동작과 동시에 상기 인접한 스트링이 프로그래밍되는 동안 상기 인접한 스트링에 존재하는 것임;
    을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제10항에 있어서, 상기 제어 게이트들은 상기 선택된 플로팅 게이트를 인접한 스트링 아래의 기판의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제11항에 있어서, 상기 제어 게이트들은 상기 선택된 플로팅 게이트를 인접한 스트링 아래의 기판의 채널 영역의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제10항에 있어서, 상기 제어 게이트들은 상기 선택된 플로팅 게이트를 인접한 기판의 플로팅 게이트들의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 기판으로부터 형성되며, 개개의 메모리 셀이 둘 이상의 가능한 레벨들의 전하들로 표시되는 다중 비트들을 저장할 수 있는, 다중 상태 플래시 메모리 장치에 있어서,
    상기 플래시 메모리 장치는,
    제1 선택 게이트, 복수의 플로팅 게이트 및 제2 선택 게이트를 포함하는 NAND 아키텍처의 인접한 트랜지스터들의 스트링들로서, 상기 스트링들은 트렌치 절연 영역들에 의해 분리되고, 상기 플로팅 게이트들은 기판 위로 형성됨;
    상기 트렌치 절연 영역들을 채우며 상기 기판 위의 레벨로 연장하는 필드 유전체;
    프로그래밍 레벨들에 도달할 때까지 프로그래밍 전위를 증가시켜 프로그램된 두 개 이상의 이산 프로그래밍 레벨로서, 상기 플로팅 게이트들이 안정 상태에 일단 도달하면, 프로그래밍 전위의 선형 증가는 주어진 일정한 전위 주변 환경에서 플로팅 게이트 전하의 선형 증가를 야기함; 및
    인접한 스트링들을 가로질러 연장하며, 상기 플로팅 게이트들 사이에서 상기 플로팅 게이트들의 하부 표면 레벨을 지나 상기 트렌치 절연 영역들을 채우는 상기 필드 유전체 내로 연장하는 워드라인들로서, 상기 필드 유전체는 상기 워드라인들을 상기 기판으로부터 절연시킴;
    을 포함하고,
    선택된 스트링의 플로팅 게이트가 프로그래밍될 때, 인접한 스트링에 속하는 적어도 하나의 셀을 동시에 프로그래밍함으로 인하여 상기 전위 주변 환경에서 전압 변화들로 인한 상기 플로팅 게이트 전하의 선형 증가로부터의 이탈(deviation)을 상기 워드라인이 감소시키는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제14항에 있어서, 상기 워드라인은 상기 선택된 스트링의 플로팅 게이트를 기판의 인접한 부분의 변화 변화들로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제14항에 있어서, 상기 워드라인은 상기 선택된 스트링의 플로팅 게이트를 인접한 플로팅 게이트의 전압 변화들로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제14항에 있어서, 상기 워드라인은 제1 스트링의 플로팅 게이트를 제1 스트링과 인접한 제2 스트링의 채널 영역의 전위로부터 차폐하는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제14항에 있어서, 상기 플래시 메모리 장치는 상기 플로팅 게이트들과 기판 사이에 게이트 산화물층을 더 포함하고, 상기 워드라인은 상기 게이트 산화물층의 상부 표면 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제14항에 있어서, 상기 워드라인은 기판의 상부 표면 레벨을 지나 아래로 연장하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 삭제
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