KR102494930B1 - 프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

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Abstract

프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하고, 상기 프로그램 동작 시 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)을 플로팅(Floating)시키는 것을 특징으로 한다.

Description

프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY FOR IMPROVING PROGRAM AND OPERATION METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 메모리 셀 개수의 증가로 인해 셀 특성 및 신뢰성이 열화되는 문제점을 갖는다.
따라서, 아래의 실시예들은 셀 특성 및 신뢰성을 개선하는 기술을 제안하고자 한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안한다.
이 때, 일 실시예들은 프로그램 동작에서 발생될 수 있는 문제들을 개선하는 3차원 플래시 메모리의 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 프로그램 동작의 대상이 되는 대상 메모리 셀이 포함되지 않는 비선택된 스트링에서의 부스팅 효율이 감소되는 문제 및 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 대상 메모리 셀의 상하부에 인접한 인접 메모리 셀들에 영향을 미치는 문제를 해결하는 3차원 플래시 메모리의 동작 방법을 제안한다.
일 실시예에 따르면, 프로그램 동작을 개선하는 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하고, 상기 3차원 플래시 메모리는, 상기 프로그램 동작 시 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)을 플로팅(Floating)시키는 것을 특징으로 한다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링을 제외한 비선택된 스트링에서의 부스팅(Boosting) 효율을 향상시키기 위해, 상기 프로그램 동작 시 상기 GSL을 플로팅시키는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 프로그램 동작 시 상기 GSL과 함께 CSL(Common Source Line)을 플로팅시키는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 판독 동작 시 상기 GSL을 플로팅시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)을 플로팅시키는 단계; 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하고 상기 복수의 워드 라인들 중 상기 대상 워드 라인을 제외한 나머지 워드 라인들을 플로팅시키는 단계; 및 상기 백 게이트에 상기 프로그램 동작을 위한 전압을 인가하여 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 GSL을 플로팅시키는 단계는, 상기 대상 메모리 셀을 포함하는 선택된 스트링을 제외한 비선택된 스트링에서의 부스팅(Boosting) 효율을 향상시키기 위해, 상기 GSL을 플로팅시키는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 GSL을 플로팅시키는 단계는, 상기 GSL과 함께 CSL(Common Source Line)을 플로팅시키는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 프로그램 동작을 개선하는 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하고, 상기 3차원 플래시 메모리는, 상기 프로그램 동작 시 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하는 동시에 상기 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 한다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 상기 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위해, 상기 프로그램 동작 시 상기 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 인접 워드 라인들을 제외한 나머지 워드 라인들을 플로팅시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하는 단계; 상기 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압을 인가하는 단계; 상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 인접 워드 라인들을 제외한 나머지 워드 라인들을 플로팅시키는 단계; 및 상기 백 게이트에 상기 프로그램 동작을 위한 전압을 인가하여 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 인접 워드 라인들에 패스 전압을 인가하는 단계는, 상기 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 상기 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위해, 상기 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안할 수 있다.
이 때, 일 실시예들은 프로그램 동작에서 발생될 수 있는 문제들을 개선하는 3차원 플래시 메모리의 동작 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 프로그램 동작의 대상이 되는 대상 메모리 셀이 포함되지 않는 비선택된 스트링에서의 부스팅 효율이 감소되는 문제 및 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 대상 메모리 셀의 상하부에 인접한 인접 메모리 셀들에 영향을 미치는 문제를 해결하는 3차원 플래시 메모리의 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이다.
도 4는 일 실시예에 따른 비선택된 스트링에서의 부스팅 효율을 향상시키기 위한 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 비선택된 스트링에서의 부스팅 효율을 향상시키기 위한 프로그램 동작 방법을 설명하기 위한 3차원 플래시 메모리의 Y-Z 단면도이다.
도 6은 일 실시예에 따른 대상 메모리 셀의 프린징 필드가 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위한 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 7은 도 6에 도시된 대상 메모리 셀의 프린징 필드가 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위한 프로그램 동작 방법을 설명하기 위한 3차원 플래시 메모리의 Y-X 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이다.
도 3a 내지 3b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 복수의 스트링들(320, 330)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향(예컨대, Y 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들(311)이 개재될 수 있다.
여기서, 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(312)이 배치될 수 있다. 기판(305) 상 GSL(312)의 하부 영역에는 CSL(Common Source Line; 공통 소스 라인)(313)이 형성될 수 있다.
복수의 스트링들(320, 330)은 복수의 워드 라인들(310)을 관통하여 기판(305) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(321, 331) 및 전하 저장층(322, 332)을 포함할 수 있다.
전하 저장층(322, 332)은 채널층(321, 331)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 복수의 워드 라인들(310)에 대응하는 영역들로 구분되며 채널층(321, 331)과 함께 복수의 메모리 셀들을 구성하여 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(322, 332)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(321, 331)은 복수의 워드 라인들(310), SSL, GSL(312), 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(322, 332)으로 전달하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 또한, 채널층(321, 331)은 후술되는 백 게이트(323, 333)을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(322, 332)으로 전달하는 역할을 할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
채널층(321, 331)은 채널층(321, 331)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 백 게이트(323, 333) 및 백 게이트(323, 333)와 채널층(321, 331) 사이에 일 방향으로 연장 형성되는 절연막(324, 334)을 포함한다. 이하, 백 게이트(323, 333)가 채널층(321, 331)에 의해 적어도 일부분이 감싸진다는 것은, 백 게이트(323, 333)가 채널층(321, 331)의 적어도 일부분에 포함되어 있는 것 또는 채널층(321, 331)을 관통하는 것을 포함한다.
여기서, 채널층(321, 331)은 GSL(312)에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 채널층(321, 331) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL(312)에 대응하는 영역은, 채널층(321, 331) 중 GSL(312)에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조를 가질 수 있다.
백 게이트(323, 333)는 채널층(321, 331)으로의 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)이나, 도핑된 폴리 실리콘으로 형성될 수 있으며, 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL(312)부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 채널층(321, 331)에서 GSL(312)로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)는 복수의 스트링들(320, 330)이 연장 형성된 기판(305)을 관통한 채, 기판(305)의 하부에 위치하는 백 게이트(323, 333)를 위한 기판(315)까지 연장 형성될 수 있다. 즉, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 이중 기판 구조를 가질 수 있다.
이중 기판 구조에서, 하부에 위치하는 기판(315)은 복수의 스트링들(320, 330)의 방열을 위해 사용될 수 있다. 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)과 구별되는 기판(315)에 위치함에 따라, 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)에 형성되어 셀 트랜지스터가 영향을 받는 문제점이 해결될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 싱글 기판 구조를 가질 수 있다. 이러한 경우, 백 게이트(323, 333)는 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL(312)부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성되거나, 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 GSL(312)로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 복수의 워드 라인들(310)이 적층되고 복수의 스트링들(320, 330)이 일 방향으로 연장 형성되는 기판(305)만을 포함하는 싱글 기판 구조에서, 기판(305)을 관통한 채, 기판(305)의 하부에 수평 방향으로 배치되는 백 게이트 플레이트(325)를 더 포함할 수 있다. 이러한 백 게이트 플레이트(325)는 백 게이트(323, 333)와 동일한 물질로 형성되는 가운데, 복수의 워드 라인들(310)의 필름 스트레스(Film Stress)를 완화하여 기판(305)의 와페이지(Warpage)를 방지하는 역할을 담당할 수 있다. 이러한 구조에서, 백 게이트(323, 333)는 백 게이트 플레이트(325)까지 연장 형성될 수 있다.
싱글 기판 구조 및 이중 기판 구조 모두에서, 백 게이트(323, 333)와 연결되는 기판(315)의 상면에는 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)이 형성될 수 있다. 그러나 도면에 제한되거나 한정되지 않고, 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)은 백 게이트(323, 333)와 연결되는 기판(315)의 하면에 형성될 수 있으며(미도시), 백 게이트(323, 333)의 상부에 형성될 수도 있다.
이와 같은 구조의 백 게이트(323, 333)는, 3차원 플래시 메모리(300)의 메모리 동작(예컨대, 프로그램 동작, 소거 동작 및 판독 동작)에서 전하 저장층(322, 332)의 전하들의 상태를 변화 및 유지시키기 위한 전압이 인가되는 용도(예컨대, 채널층(321, 331)을 통한 전하 저장층(322, 323)으로의 전압 인가를 통해 전하 저장층(322, 323)에서 전하들을 트랩, 저장 및 유지하는 용도)로 사용될 수 있다. 이에, 백 게이트(323, 333)에 인가되는 전압은 복수의 워드 라인들(310)에 인가되는 전압 및 복수의 스트링들(320, 330)에 각각 연결된 복수의 비트 라인들(미도시)에 인가되는 전압들과 함께 3차원 플래시 메모리(300)의 메모리 동작을 야기하는 바, 일 실시예에 따른 3차원 플래시 메모리(300)는 메모리 동작 과정에서 복수의 워드 라인들(310), 복수의 비트 라인들과 더불어 백 게이트(323, 333)를 더 사용함으로써, 메모리 동작 전류를 개선하여 메모리 동작 속도를 빠르게 하고, 이를 통해 셀 특성 및 신뢰성을 향상시킬 수 있다.
예를 들어, 3차원 프로그램 메모리(300)의 프로그램 동작 시 복수의 스트링들(320, 330) 각각 내에 포함되는 백 게이트(323, 333)에는, 복수의 워드 라인들(310) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인에 인가되는 프로그램 전압(Vpgm)과 복수의 스트링들(320, 330)에 각각 연결된 복수의 비트 라인들에 인가되는 전압들에 기초하여, 대상 메모리 셀만이 프로그램되도록 하는 전압(예컨대, 패스 전압(Vpass))이 인가될 수 있다. 이에 대한 상세한 설명은 도 4 내지 5 및 도 6 내지 7을 참조하여 기재하기로 한다.
다른 예를 들면, 3차원 프로그램 메모리(300)의 판독 동작 시 복수의 스트링들(320) 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내(320)에 포함되는 백 게이트(323)는, 복수의 워드 라인들(310) 중 대상 메모리 셀에 대응하는 대상 워드 라인에 인가되는 검증 전압(Vverify), 복수의 워드 라인들(310) 중 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 판독 전압(Vread)과 선택된 스트링(320)에 연결된 비트 라인에 인가되는 전압에 기초하여, 대상 메모리 셀만이 판독되도록 플로팅될 수 있다.
이상, 백 게이트(323, 333)가 스트링들(320, 330)이 그룹핑된 블록 단위로 서로 상이한 전압이 인가되도록 블록 단위로 전기적으로 분리되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 백 게이트(323, 333)는 스트링 단위로 서로 상이한 전압을 인가될 수 있도록 스트링 별로 전기적으로 분리되는 구조일 수도 있다.
절연막(324, 334)은 백 게이트(323, 333)가 직접적으로 채널층(321, 331)과 맞닿는 것을 방지시키고자 절연 물질로 형성될 수 있으며, 특히, GSL(312)에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 절연막(324, 334) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL(312)에 대응하는 영역은, GSL에서의 누설 전류를 방지하기 위하여 나머지 영역보다 두꺼운 두께로 형성될 수 있다.
이와 같은 3차원 플래시 메모리(300)는, 전술된 백 게이트(323, 333)가 적용된 구조를 기반으로, 프로그램 동작에서 발생되는 문제들을 개선하기 위한 특징적인 동작 방법을 수행할 수 있다.
예를 들어, 3차원 플래시 메모리(300)는 프로그램 동작의 대상이 되는 대상 메모리 셀이 포함되지 않는 비선택된 스트링(320)에서의 부스팅 효율이 감소되는 문제를 개선하고자, 프로그램 동작 시 복수의 워드 라인들(310)의 하단에 배치되는 GSL(312)을 플로팅시키는 것을 특징으로 한다. 이에 대한 상세한 설명은 아래의 도 4 내지 5를 참조하여 기재하기로 한다.
다른 예를 들면, 3차원 플래시 메모리(300)는 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 대상 메모리 셀의 상하부에 인접한 인접 메모리 셀들에 영향을 미치는 것을 방지하고자, 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하는 동시에, 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 한다. 이에 대한 상세한 설명은 아래의 도 6 내지 7을 참조하여 기재하기로 한다.
이하, 도 4 내지 5 및 도 6 내지 7을 참조하여 설명되는 프로그램 동작 방법은 도 3a 내지 3b를 참조하여 설명된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다.
도 4는 일 실시예에 따른 비선택된 스트링에서의 부스팅 효율을 향상시키기 위한 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 5는 도 4에 도시된 비선택된 스트링에서의 부스팅 효율을 향상시키기 위한 프로그램 동작 방법을 설명하기 위한 3차원 플래시 메모리의 Y-Z 단면도이다.
도 4 내지 5를 참조하면, 3차원 플래시 메모리(500)는 단계(S410)에서, 복수의 워드 라인들(510)의 하단에 배치되는 GSL을 플로팅시킬 수 있다.
단계(S410)에서 3차원 플래시 메모리(500)는, 선택된 스트링(String 1)을 제외한 비선택된 스트링(String 2, 대상 메모리 셀을 포함하지 않는 스트링)에서의 부스팅 효율을 향상시키기 위해 GSL을 플로팅시키는 동시에, GSL과 함께 CSL(Common Source Line)도 플로팅시킬 수 있다.
이와 같은 GSL 및 CSL은 설명된 프로그램 동작뿐만 아니라, 판독 동작에서도 플로팅될 수 있다.
이어서, 3차원 플래시 메모리(500)는 단계(S420)에서, 대상 메모리 셀에 대응하는 대상 워드 라인(511)에 프로그램 전압(Vpgm)을 인가하고 복수의 워드 라인들(510) 중 대상 워드 라인(511)을 제외한 나머지 워드 라인들(512)을 플로팅시킬 수 있다. 일례로, 단계(S420)에서 3차원 플래시 메모리(500)는, 대상 워드 라인(511)에 프로그램 전압을 인가하고 나머지 워드 라인들(512)을 플로팅시킬 수 있다.
이에, 3차원 플래시 메모리(500)는 단계(S430)에서, 백 게이트(520, 521)에 프로그램 동작을 위한 전압을 인가하여 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
보다 상세하게, 단계(S430)에서 3차원 플래시 메모리(500)는, 대상 워드 라인(511)에 인가되는 프로그램 전압, 복수의 스트링들(String 1, String 2)에 각각 연결된 복수의 비트 라인들에 인가되는 전압들(접지 전압인 0V 또는 전원 전압(Vcc))과 SSL에 인가되는 전원 전압에 응답하여, 복수의 스트링들 각각 내에 포함되는 백 게이트(520, 521)에 대상 메모리 셀만이 프로그램되도록 하는 패스 전압(Vpass)을 인가함으로써, 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
예를 들어, 선택된 스트링(String 1)에 대하여 3차원 플래시 메모리(500)는 단계(S430)에서, 대상 워드 라인(511)에 인가되는 프로그램 전압, 비트 라인에 인가되는 접지 전압(예컨대, 0V)과 SSL에 인가되는 전원 전압에 응답하여, 백 게이트(520)에 패스 전압을 인가할 수 있다.
다른 예를 들면, 비선택된 스트링(String 2)에 대하여 3차원 플래시 메모리(500)는 단계(S430)에서, 대상 워드 라인(511)에 인가되는 프로그램 전압, 비트 라인에 인가되는 전원 전압과 SSL에 인가되는 전원 전압에 응답하여, 백 게이트(521)에 패스 전압을 인가할 수 있다.
이처럼 일 실시예에 따른 프로그램 동작은, 워드 라인에 패스 전압이 인가되는 것이 아닌 백 게이트(520, 521)에 패스 전압이 인가되는 방식에 기반함으로써, 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 워드 라인에 패스 전압이 인가되지 않게 되어 워드 라인에 패스 전압이 인가됨에 따른 방해(Disturb) 현상이 방지될 수 있다. 또한, 방해 현상이 방지됨으로써, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성이 향상될 수 있으며, 선택된 스트링(String 1)의 채널층에서 채널이 형성되는 속도가 향상될 수 있다.
특히, 이와 같은 프로그램 동작에서 단계(S410)를 통해 GSL(520) 및 CSL이 플로팅됨으로써, 비선택된 스트링(String 2)에서의 부스팅 효율이 개선될 수 있다.
도 6은 일 실시예에 따른 대상 메모리 셀의 프린징 필드가 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위한 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 7은 도 6에 도시된 대상 메모리 셀의 프린징 필드가 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위한 프로그램 동작 방법을 설명하기 위한 3차원 플래시 메모리의 Y-X 단면도이다.
도 6 내지 7을 참조하면, 3차원 플래시 메모리(700)는 단계(S610)에서, 복수의 워드 라인들(710) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인(711)에 프로그램 전압(Vpgm)을 인가할 수 있다.
이어서, 3차원 플래시 메모리(700)는 단계(S620)에서, 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위해, 대상 워드 라인(711)의 상하부에 인접하는 인접 워드 라인들(712, 713)에 패스 전압(Vpass)을 인가할 수 있다.
그 다음, 3차원 플래시 메모리(700)는 단계(S630)에서, 복수의 워드 라인들(710) 중 대상 워드 라인(711) 및 인접 워드 라인들(712, 713)을 제외한 나머지 워드 라인들(714)을 플로팅시킬 수 있다.
이에, 3차원 플래시 메모리(700)는 단계(S640)에서, 백 게이트(720, 721)에 프로그램 동작을 위한 전압을 인가하여 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
보다 상세하게, 단계(S640)에서 3차원 플래시 메모리(700)는, 대상 워드 라인(711)에 인가되는 프로그램 전압, 복수의 스트링들(String 1, String 2)에 각각 연결된 복수의 비트 라인들에 인가되는 전압들(접지 전압인 0V 또는 전원 전압(Vcc))과 SSL에 인가되는 전원 전압에 응답하여, 복수의 스트링들 각각 내에 포함되는 백 게이트(720, 721)에 대상 메모리 셀만이 프로그램되도록 하는 패스 전압(Vpass)을 인가함으로써, 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
예를 들어, 선택된 스트링(String 1)에 대하여 3차원 플래시 메모리(700)는 단계(S640)에서, 대상 워드 라인(711)에 인가되는 프로그램 전압, 비트 라인에 인가되는 접지 전압(예컨대, 0V)과 SSL에 인가되는 전원 전압에 응답하여, 백 게이트(720)에 패스 전압을 인가할 수 있다.
다른 예를 들면, 비선택된 스트링(String 2)에 대하여 3차원 플래시 메모리(700)는 단계(S640)에서, 대상 워드 라인(711)에 인가되는 프로그램 전압, 비트 라인에 인가되는 전원 전압과 SSL에 인가되는 전원 전압에 응답하여, 백 게이트(721)에 패스 전압을 인가할 수 있다.
이처럼 일 실시예에 따른 프로그램 동작은, 워드 라인에 패스 전압이 인가되는 것이 아닌 백 게이트(720, 721)에 패스 전압이 인가되는 방식에 기반함으로써, 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 워드 라인에 패스 전압이 인가되지 않게 되어 워드 라인에 패스 전압이 인가됨에 따른 방해(Disturb) 현상이 방지될 수 있다. 또한, 방해 현상이 방지됨으로써, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성이 향상될 수 있으며, 선택된 스트링(String 1)의 채널층에서 채널이 형성되는 속도가 향상될 수 있다.
특히, 이와 같은 프로그램 동작에서 단계(S620)를 통해 대상 워드 라인(711)의 상하부에 인접하는 인접 워드 라인들(712, 713)에 패스 전압이 인가됨으로써, 대상 메모리 셀에서 발생되는 프린징 필드가 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것이 방지될 수 있다.
이상, 도 4 내지 5의 프로그램 동작 방법과 도 6 내지 7의 프로그램 동작 방법이 각기 개별적으로 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 통합되어 수행될 수도 있다.
예를 들어, 아래와 같은 단계들(단계 1 내지 단계 5)을 통해 프로그램 동작 방법이 수행됨으로써, 비선택된 스트링(String 2)에서의 부스팅 효율이 개선되는 동시에, 대상 메모리 셀에서 발생되는 프린징 필드가 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것이 방지될 수 있다.
단계 1: 복수의 워드 라인들의 하단에 배치되는 GSL 및 CSL을 플로팅시킴.
단계 2: 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압 인가.
단계 3: 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압 인가.
단계 4: 복수의 워드 라인들 중 대상 워드 라인 및 인접 워드 라인들을 제외한 나머지 워드 라인들을 플로팅시킴.
단계 5: 백 게이트에 프로그램 동작을 위한 전압을 인가하여 대상 메모리 셀에 대한 프로그램 동작을 수행.
단계 1 내지 5에서의 3차원 플래시 메모리의 동작들은 도 4 내지 5 및 도 6 내지 7을 참조하여 설명된 바와 동일하게 수행될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 프로그램 동작을 개선하는 3차원 플래시 메모리에 있어서,
    기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링을 제외한 비선택된 스트링에서의 부스팅(Boosting) 효율을 향상시키기 위해, 상기 프로그램 동작 시 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)을 플로팅(Floating)시키는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 프로그램 동작 시 상기 GSL과 함께 CSL(Common Source Line)을 플로팅시키는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    판독 동작 시 상기 GSL을 플로팅시키는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 복수의 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링을 제외한 비선택된 스트링에서의 부스팅(Boosting) 효율을 향상시키기 위해, 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)을 플로팅시키는 단계;
    상기 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하고 상기 복수의 워드 라인들 중 상기 대상 워드 라인을 제외한 나머지 워드 라인들을 플로팅시키는 단계; 및
    상기 백 게이트에 상기 프로그램 동작을 위한 전압을 인가하여 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 GSL을 플로팅시키는 단계는,
    상기 GSL과 함께 CSL(Common Source Line)을 플로팅시키는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  8. 프로그램 동작을 개선하는 3차원 플래시 메모리에 있어서,
    기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 프로그램 동작의 대상이 되는 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 상기 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위해, 상기 프로그램 동작 시 상기 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하는 동시에 상기 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 삭제
  10. 제8항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 인접 워드 라인들을 제외한 나머지 워드 라인들을 플로팅시키는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 대상 워드 라인에 프로그램 전압을 인가하는 단계;
    상기 대상 워드 라인의 상하부에 인접하는 인접 워드 라인들에 패스 전압을 인가하는 단계;
    상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 인접 워드 라인들을 제외한 나머지 워드 라인들을 플로팅시키는 단계; 및
    상기 백 게이트에 상기 프로그램 동작을 위한 전압을 인가하여 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.
  12. 제11항에 있어서,
    상기 인접 워드 라인들에 패스 전압을 인가하는 단계는,
    상기 대상 메모리 셀에서 발생되는 프린징 필드(Fringing field)가 상기 대상 메모리 셀의 상하부에 인접하는 인접 메모리 셀들에 영향을 미치는 것을 방지하기 위해, 상기 인접 워드 라인들에 패스 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
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