KR102565862B1 - 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 Download PDF

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Abstract

강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따른 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 복수의 워드 라인들에 각각 대응하는 복수의 메모리 셀들을 구성함-; 상기 복수의 스트링들 각각에 수직으로 연결되는 상기 복수의 워드 라인들을 포함하고, 상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)이 인가됨에 응답하여 상기 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.

Description

강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY BASED ON FERROELECTRIC AND OPERATION METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 강유전체 물질 기반의 3차원 플래시 메모리 및 그 프로그램 동작 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 설명된 바와 같이 통상 정보 저장 요소(전하 저장층)로서 ONO층을 사용하는 바, 수직 메모리 셀의 증가에 따라 수직 셀 전류가 감소하는 등의 셀 특성 열화의 문제점을 갖게 된다.
이에, 정보 저장 요소(전하 저장층)로서 ONO층을 대체하여 강유전체 물질을 사용하는 기술이 제안되었으나, 전하 저장층으로 강유전체 물질이 사용될 경우의 프로그램 동작에 대한 연구 개발은 아직 미진한 상태이다.
이에, 강유전체 물질을 정보 저장 요소로 사용하는 3차원 플래시 메모리에서의 프로그램 동작에 대한 기술이 제안될 필요가 있다.
일 실시예들은 강유전체 물질을 정보 저장 요소로 사용하는 3차원 플래시 메모리에서의 프로그램 동작에 대한 기술을 제안한다.
보다 상세하게, 일 실시예들은 대상 메모리 셀의 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)이 인가됨에 응답하여 프로그램 동작을 수행하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 복수의 워드 라인들에 각각 대응하는 복수의 메모리 셀들을 구성함-; 및 상기 복수의 스트링들 각각에 수직으로 연결되는 상기 복수의 워드 라인들을 포함하고, 상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)이 인가됨에 응답하여 상기 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 선택된 워드 라인에 인가되는 상기 음의 프로그램 전압 및 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압 사이의 전위차를 통해 상기 선택된 스트링에 채널을 형성하여 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 인접하는 인접 메모리 셀들에 대응하는 비선택된 인접 워드 라인들 각각이 플로팅되거나 상기 비선택된 인접 워드 라인들 각각에 제1 패스 전압-상기 제1 패스 전압은 상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 비선택된 인접 워드 라인들을 제외한 비선택된 워드 라인들 각각에 인가되는 전압임-보다 작은 값의 제2 패스 전압이 인가됨에 응답하여, 상기 선택된 워드 라인과 상기 비선택된 인접 워드 라인들 사이의 브레이크다운(Breakdown)을 개선하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 워드 라인들 중 상기 인접 메모리 셀들에 이웃하는 이웃 메모리 셀들-상기 이웃 메모리 셀들은 상기 인접 메모리 셀들 각각에서 상기 대상 메모리 셀을 제외하고 인접한 메모리 셀을 포함함-에 대응하는 비선택된 이웃 워드 라인들에 인가되는 상기 제1 패스 전압에 의한 프린징 필드(Fringing field)로 상기 인접 메모리 셀들을 턴 온(Turn on) 시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 전하 저장층은, 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 강유전체 물질은, 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하지 않는 비선택된 스트링들 각각에 채널을 형성하지 않음으로써, 상기 비선택된 스트링들 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 복수의 워드 라인들에 각각 대응하는 복수의 메모리 셀들을 구성함-; 상기 복수의 스트링들 각각에 수직으로 연결되는 복수의 워드 라인들을 포함하는 3차원 플래시 메모리의 동작 방법은, 상기 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 접지 전압을 인가하는 단계; 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)을 인가하는 단계; 및 상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고 상기 선택된 워드 라인에 음의 프로그램 전압이 인가됨에 응답하여 상기 프로그램 동작을 수행하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 수행하는 단계는, 상기 선택된 워드 라인에 인가되는 상기 음의 프로그램 전압 및 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압 사이의 전위차를 통해 상기 선택된 스트링에 채널을 형성하여 전하 또는 홀을 상기 대상 메모리 셀의 전하 저장층으로 전달함으로써 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계인 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 음의 프로그램 전압을 인가하는 단계는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 인접하는 인접 메모리 셀들에 대응하는 비선택된 인접 워드 라인들 각각을 플로팅시키거나 상기 비선택된 인접 워드 라인들 각각에 제1 패스 전압-상기 제1 패스 전압은 상기 복수의 워드 라인들 중 상기 대상 워드 라인 및 상기 비선택된 인접 워드 라인들을 제외한 비선택된 워드 라인들 각각에 인가되는 전압임-보다 작은 값의 제2 패스 전압을 인가함에 응답하여, 상기 선택된 워드 라인과 상기 비선택된 인접 워드 라인들 사이의 브레이크다운(Breakdown)을 개선하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 음의 프로그램 전압을 인가하는 단계는, 상기 비선택된 워드 라인들 중 상기 인접 메모리 셀들에 이웃하는 이웃 메모리 셀들-상기 이웃 메모리 셀들은 상기 인접 메모리 셀들 각각에서 상기 대상 메모리 셀을 제외하고 인접한 메모리 셀을 포함함-에 대응하는 비선택된 이웃 워드 라인들에 인가되는 상기 제1 패스 전압에 의한 프린징 필드(Fringing field)로 상기 인접 메모리 셀들을 턴 온(Turn on) 시키는 단계를 포함하고, 상기 수행하는 단계는, 상기 인접 메모리 셀들이 턴 온 됨에 응답하여 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 수행하는 단계는, 상기 비선택된 스트링들 각각에 채널을 형성하지 않음으로써, 상기 비선택된 스트링들 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 강유전체 물질을 정보 저장 요소로 사용하는 3차원 플래시 메모리에서의 프로그램 동작에 대한 기술을 제안할 수 있다.
보다 상세하게, 일 실시예들은 대상 메모리 셀의 선택된 워드 라인에 음의 프로그램 전압이 인가됨에 응답하여 프로그램 동작을 수행하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 음의 프로그램 전압 기반 프로그램 동작을 설명하기 위한 간략 회로도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리에서 비선택된 스트링들에서의 프로그램을 방지하는 선택적인 프로그램 동작을 설명하기 위한 간략 회로도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다. 이하, 일 실시예에 따른 3차원 플래시 메모리(300)는 설명의 편의를 위해 기판, 복수의 스트링들 각각의 상부에 위치하는 비트 라인, 복수의 스트링들 각각의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 일 실시예에 따른 3차원 플래시 메모리(300)는 이에 제한되거나 한정되지 않고, 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다. 또한, 이하 일 실시예에 따른 3차원 플래시 메모리(300)는 두 개의 스트링들을 포함하는 것으로 도시되나, 이에 제한되거나 한정되지 않고 세 개 이상의 스트링들을 포함할 수 있다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 스트링들(310) 및 복수의 워드 라인들(320)을 포함할 수 있다. 이하, 3차원 플래시 메모리(300)는 복수의 워드 라인들(320) 사이에 개재되는 복수의 절연층들(미도시), 복수의 워드 라인들(320)의 상단에 위치하는 적어도 하나의 드레인 선택 라인(Drain Selection Line; DSL)(적어도 하나의 드레인 선택 라인은 복수의 스트링들(310) 각각의 상부에 위치하는 비트 라인(미도시)과 연결됨), 복수의 워드 라인들(320)의 하단에 위치하는 적어도 하나의 소스 선택 라인(Source Selection Line; SSL)(적어도 하나의 소스 선택 라인은 복수의 스트링들(310) 각각의 하부에 위치하는 소스 라인(미도시)과 연결됨), 복수의 스트링들(310) 각각의 상부에 배치되는 비트 라인 및 하부에 배치되는 소스 라인 등을 더 포함할 수 있다.
복수의 스트링들(310) 각각은 기판 상 일 방향(예컨대, z 방향)으로 연장 형성되는 가운데, 각각이 채널층(311) 및 전하 저장층(312)을 포함함으로써, 수직 방향으로 연결되는 복수의 워드 라인들(320)에 각각 대응하는 메모리 셀들을 구성할 수 있다.
전하 저장층(312)은 채널층(311)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(320)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 강유전체 물질로 형성되는 것을 특징으로 할 수 있다. 여기서, 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함함으로써 분극 현상에 의한 전압 변화로 이진 데이터 값을 나타낼 수 있기에, 전하 저장층으로 사용될 수 있다.
채널층(311)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 그 내부를 채우는 매립막(미도시)이 더 배치될 수 있다.
복수의 워드 라인들(320)은 복수의 스트링들(310) 각각에 수직으로 연결된 채, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어, 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다.
이와 같은 구조의 3차원 플래시 메모리(300)는, 전하 저장층(312)을 강유전체 물질로 형성함에 따라, 복수의 워드 라인들(320) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage; -Vpgm)을 인가하여 프로그램 동작을 수행함을 특징으로 특징으로 한다. 보다 상세하게, 3차원 플래시 메모리(300)는, 선택된 워드 라인에 인가되는 음의 프로그램 전압 및 복수의 스트링들(310) 중 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압(GND; 0V) 사이의 전위차를 통해, 선택된 스트링에 채널을 형성하여(보다 정확하게 선택된 스트링에 포함되는 채널층(311) 상에 채널을 형성하여) 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 음의 프로그램 전압 기반 프로그램 동작을 설명하기 위한 간략 회로도이고, 도 5는 일 실시예에 따른 3차원 플래시 메모리에서 비선택된 스트링들에서의 프로그램을 방지하는 선택적인 프로그램 동작을 설명하기 위한 간략 회로도이다. 이하, 도 4 내지 5를 참조하여 설명되는 프로그램 동작은 도 3에 도시된 3차원 플래시 메모리(300)가 주체로서 수행될 수 있다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 선택된 워드 라인(410)에 인가되는 음의 프로그램 전압(-Vpgm; 예컨대 -10V) 및 복수의 스트링들 중 대상 메모리 셀(430)을 포함하는 선택된 스트링(420)의 비트 라인에 인가되는 접지 전압(GND; 0V) 사이의 전위차를 통해, 선택된 스트링(420)에 채널을 형성하여(보다 정확하게 선택된 스트링(420)에 포함되는 채널층 상에 채널을 형성하여) 전하 또는 홀을 대상 메모리 셀(430)의 전하 저장층으로 전달함으로써 대상 메모리 셀(430)에 대한 프로그램 동작을 수행할 수 있다
이하 복수의 스트링들 중 프로그램 동작이 수행되는 대상인 대상 메모리 셀(430)을 포함하는 스트링을 선택된 스트링(420)으로 지칭하고 선택된 스트링(420)을 제외한 스트링들을 비선택된 스트링들(421)으로 지칭하며, 복수의 메모리 셀들 중 대상 메모리 셀(430)에 가장 가까이 인접하는 메모리 셀들을 인접 메모리 셀들(431)로 지칭하고 복수의 메모리 셀들 중 인접 메모리 셀들(431)에 가장 가까이 이웃하는 메모리 셀들(대상 메모리 셀(430)을 제외한 메모리 셀들)을 이웃 메모리 셀들(432)로 지칭하며, 복수의 워드 라인들 중 대상 메모리 셀(430)에 대응하는 워드 라인을 선택된 워드 라인(410)으로 지칭하고 인접 메모리 셀들(431)에 대응하는 비선택된 워드 라인들을 비선택된 인접 워드 라인들(411)으로 지칭하며 이웃 메모리 셀들(432)에 대응하는 비선택된 워드 라인들을 비선택된 이웃 워드 라인들(412)으로 지칭한다.
보다 상세하게, 3차원 플래시 메모리는 대상 메모리 셀(430)을 포함하는 선택된 스트링(420)의 비트 라인에 접지 전압(GND; 0V)을 인가하고 선택된 스트링(420)과 연결되는 적어도 하나의 드레인 선택 라인(DSL)에 전원 전압(Vcc)을 인가하며 선택된 스트링(420)의 소스 라인 및 선택된 스트링(420)과 연결되는 적어도 하나의 소스 선택 라인(SSL)을 플로팅시키고, 선택된 워드 라인(410)에 음의 프로그램 전압(-Vpgm; 예컨대 -10V)을 인가함으로써 선택된 워드 라인(410)에 인가되는 음의 프로그램 전압 및 복수의 스트링들 중 대상 메모리 셀(430)을 포함하는 선택된 스트링(420)의 비트 라인에 인가되는 접지 전압(GND; 0V) 사이의 전위차를 형성할 수 있다. 이에, 3차원 플래시 메모리는 선택된 워드 라인(410)에 인가되는 음의 프로그램 전압 및 복수의 스트링들 중 대상 메모리 셀(430)을 포함하는 선택된 스트링(420)의 비트 라인에 인가되는 접지 전압(GND; 0V) 사이의 전위차를 통해 선택된 스트링(420)에 채널을 형성하여(보다 정확하게 선택된 스트링(420)에 포함되는 채널층 상에 채널을 형성하여) 전하 또는 홀을 대상 메모리 셀(430)의 전하 저장층으로 전달함으로써 대상 메모리 셀(430)에 대한 프로그램 동작을 수행할 수 있다
이 때, 3차원 플래시 메모리는 선택된 스트링(420)에 포함되는 메모리 셀들 중 대상 메모리 셀(430)을 제외한 비선택된 메모리 셀들(431, 432)이 프로그램되는 것을 방지하기 위해 선택된 스트링(420)의 비선택된 메모리 셀들(431, 432)을 턴 온(Turn on) 시킬 수 있다.
다만, 대상 메모리 셀(430)에 가장 가까이에 인접하는 메모리 셀들인 인접 메모리 셀들(431)의 비선택된 인접 워드 라인들(411)에 이웃 메모리 셀들(432)의 비선택된 이웃 워드 라인들(412)에 인가되는 높은 제1 패스 전압(Vpass1; 예컨대 9V)이 인가될 경우, 음의 프로그램 전압이 인가되는 선택된 워드 라인(410)과 높은 제1 패스 전압이 인가되는 비선택된 인접 워드 라인들(411) 사이의 브레이크다운(Breakdown)이 발생될 수 있다. 이에, 3차원 플래시 메모리는 선택된 워드 라인(410)과 비선택된 인접 워드 라인들(411) 사이의 브레이크다운을 방지 및 개선하고자, 프로그램 동작 시 비선택된 인접 워드 라인들(411) 각각을 플로팅시키거나 비선택된 인접 워드 라인들(411) 각각에 제1 패스 전압보다 작은 값의 제2 패스 전압(Vpass2; 예컨대 2V)을 인가할 수 있다.
이러한 경우, 3차원 플래시 메모리는 이웃 메모리 셀들(432)의 비선택된 이웃 워드 라인들(412)에 인가되는 제1 패스 전압에 의한 프린징 필드(Fringing field)로 인접 메모리 셀들(431)을 턴 온 시켜 대상 메모리 셀(430)만이 프로그램되도록 할 수 있다.
또한, 3차원 플래시 메모리는 복수의 스트링들 중 대상 메모리 셀(430)을 포함하지 않은 비선택된 스트링들(421) 각각에 채널을 형성하지 않음으로써 비선택된 스트링들(421) 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
예를 들어, 도 5를 참조하면 3차원 플래시 메모리는 선택된 스트링(420)과 적어도 하나의 드레인 선택 라인(DSL)을 공유하는 비선택된 스트링(421)에 대해, 비선택된 스트링(421)과 연결되는 비트 라인에 음의 전압(일례로, -5V)을 인가하여 비선택된 스트링(421)에 채널을 형성하지 않을 수 있다.
이상, 음의 프로그램 전압이 인가되는 프로그램 동작에 대해서만 설명되었으나, 동일한 원리로 판독 동작 및 소거 동작 역시 수행될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리의 동작 방법은 도 3을 참조하여 설명된 3차원 플래시 메모리(300)가 주체로서, 도 4 내지 5를 참조하여 설명된 내용들에 기초하여 수행될 수 있다.
도 6을 참조하면, 단계(S610)에서, 일 실시예에 따른 3차원 플래시 메모리는 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 접지 전압을 인가할 수 있다.
이어서 단계(S620)에서, 3차원 플래시 메모리는 복수의 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압을 인가할 수 있다.
이 때, 단계(S620)에서 3차원 플래시 메모리는, 복수의 워드 라인들 중 대상 메모리 셀에 인접하는 인접 메모리 셀들에 대응하는 비선택된 인접 워드 라인들 각각을 플로팅시키거나 비선택된 인접 워드 라인들 각각에 제1 패스 전압-제1 패스 전압은 복수의 워드 라인들 중 대상 워드 라인 및 비선택된 인접 워드 라인들을 제외한 비선택된 워드 라인들 각각에 인가되는 전압임-보다 작은 값의 제2 패스 전압을 인가함으로써, 선택된 워드 라인과 비선택된 인접 워드 라인들 사이의 브레이크다운(Breakdown)을 개선할 수 있다.
또한, 단계(S620)에서 3차원 플래시 메모리는, 비선택된 워드 라인들 중 인접 메모리 셀들에 이웃하는 이웃 메모리 셀들-이웃 메모리 셀들은 인접 메모리 셀들 각각에서 대상 메모리 셀을 제외하고 인접한 메모리 셀을 포함함-에 대응하는 비선택된 이웃 워드 라인들에 제1 패스 전압을 인가함으로써, 비선택된 이웃 워드 라인들에 인가되는 제1 패스 전압에 의한 프린징 필드(Fringing field)로 인접 메모리 셀들을 턴 온(Turn on) 시킬 수 있다. 이는 후술되는 단계(S630)에서 인접 메모리 셀들이 턴 온 됨에 응답하여, 다른 메모리 셀들에서의 프로그램이 방지되며 대상 메모리 셀에 대한 프로그램 동작이 수행될 수 있다.
따라서 단계(S630)에서, 3차원 플래시 메모리는 선택된 스트링의 비트 라인에 접지 전압이 인가되고 선택된 워드 라인에 음의 프로그램 전압이 인가됨에 응답하여 프로그램 동작을 수행할 수 있다.
보다 상세하게, 단계(S630)에서 3차원 플래시 메모리는, 선택된 워드 라인에 인가되는 음의 프로그램 전압 및 복수의 스트링들 중 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압 사이의 전위차를 통해 선택된 스트링에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 전하 저장층으로 전달함으로써 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
여기서 단계(S630)에서 3차원 플래시 메모리는, 복수의 스트링들 중 대상 메모리 셀을 포함하지 않은 비선택된 스트링들 각각에 채널을 형성하지 않음으로써 비선택된 스트링들 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
예를 들어, 3차원 플래시 메모리는 선택된 스트링과 적어도 하나의 드레인 선택 라인(DSL)을 공유하는 비선택된 스트링에 대해, 비선택된 스트링과 연결되는 비트 라인에 음의 전압(일례로, -5V)을 인가하여 비선택된 스트링에 채널을 형성하지 않을 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 3차원 플래시 메모리에 있어서,
    기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 복수의 워드 라인들에 각각 대응하는 복수의 메모리 셀들을 구성함-; 및
    상기 복수의 스트링들 각각에 수직으로 연결되는 상기 복수의 워드 라인들
    을 포함하고,
    상기 3차원 플래시 메모리는,
    상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)이 인가됨에 응답하여 상기 프로그램 동작을 수행하며,
    상기 3차원 플래시 메모리는,
    상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 인접하는 인접 메모리 셀들에 대응하는 비선택된 인접 워드 라인들 각각이 플로팅되거나 상기 비선택된 인접 워드 라인들 각각에 제1 패스 전압-상기 제1 패스 전압은 상기 복수의 워드 라인들 중 상기 선택된 워드 라인 및 상기 비선택된 인접 워드 라인들을 제외한 비선택된 워드 라인들 각각에 인가되는 전압임-보다 작은 값의 제2 패스 전압이 인가됨에 응답하여, 상기 선택된 워드 라인과 상기 비선택된 인접 워드 라인들 사이의 브레이크다운(Breakdown)을 개선하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 선택된 워드 라인에 인가되는 상기 음의 프로그램 전압 및 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압 사이의 전위차를 통해 상기 선택된 스트링에 채널을 형성하여 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 삭제
  4. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 비선택된 워드 라인들 중 상기 인접 메모리 셀들에 이웃하는 이웃 메모리 셀들-상기 이웃 메모리 셀들은 상기 인접 메모리 셀들 각각에서 상기 대상 메모리 셀을 제외하고 인접한 메모리 셀을 포함함-에 대응하는 비선택된 이웃 워드 라인들에 인가되는 상기 제1 패스 전압에 의한 프린징 필드(Fringing field)로 상기 인접 메모리 셀들을 턴 온(Turn on) 시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 전하 저장층은,
    강유전체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 강유전체 물질은,
    사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하지 않는 비선택된 스트링들 각각에 채널을 형성하지 않음으로써, 상기 비선택된 스트링들 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하고, 복수의 워드 라인들에 각각 대응하는 복수의 메모리 셀들을 구성함-; 상기 복수의 스트링들 각각에 수직으로 연결되는 복수의 워드 라인들을 포함하는 3차원 플래시 메모리의 동작 방법에 있어서,
    상기 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 접지 전압을 인가하는 단계;
    상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 음의 프로그램 전압(Negative program voltage)을 인가하는 단계; 및
    상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고 상기 선택된 워드 라인에 음의 프로그램 전압이 인가됨에 응답하여 상기 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 음의 프로그램 전압을 인가하는 단계는,
    상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 인접하는 인접 메모리 셀들에 대응하는 비선택된 인접 워드 라인들 각각을 플로팅시키거나 상기 비선택된 인접 워드 라인들 각각에 제1 패스 전압-상기 제1 패스 전압은 상기 복수의 워드 라인들 중 상기 선택된 워드 라인 및 상기 비선택된 인접 워드 라인들을 제외한 비선택된 워드 라인들 각각에 인가되는 전압임-보다 작은 값의 제2 패스 전압을 인가함에 응답하여, 상기 선택된 워드 라인과 상기 비선택된 인접 워드 라인들 사이의 브레이크다운(Breakdown)을 개선하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 동작 방법.
  9. 제8항에 있어서,
    상기 수행하는 단계는,
    상기 선택된 워드 라인에 인가되는 상기 음의 프로그램 전압 및 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링의 비트 라인에 인가되는 접지 전압 사이의 전위차를 통해 상기 선택된 스트링에 채널을 형성하여 전하 또는 홀을 상기 대상 메모리 셀의 전하 저장층으로 전달함으로써 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 동작 방법.
  10. 삭제
  11. 제8항에 있어서,
    상기 음의 프로그램 전압을 인가하는 단계는,
    상기 비선택된 워드 라인들 중 상기 인접 메모리 셀들에 이웃하는 이웃 메모리 셀들-상기 이웃 메모리 셀들은 상기 인접 메모리 셀들 각각에서 상기 대상 메모리 셀을 제외하고 인접한 메모리 셀을 포함함-에 대응하는 비선택된 이웃 워드 라인들에 인가되는 상기 제1 패스 전압에 의한 프린징 필드(Fringing field)로 상기 인접 메모리 셀들을 턴 온(Turn on) 시키는 단계
    를 포함하고,
    상기 수행하는 단계는,
    상기 인접 메모리 셀들이 턴 온 됨에 응답하여 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 동작 방법.
  12. 제8항에 있어서,
    상기 수행하는 단계는,
    상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하지 않는 비선택된 스트링들 각각에 채널을 형성하지 않음으로써, 상기 비선택된 스트링들 각각에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 동작 방법.
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