KR102210330B1 - 멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

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최선준
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Abstract

멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하고, 상기 복수의 메모리 셀들 중 어느 하나의 대상 메모리 셀에 대해 멀티 스텝 프로그램 동작을 수행하는 것을 특징으로 한다.

Description

멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY BASED ON FERRO DIELECTRIC MATERIAL FOR USING MULTI STEP PROGRAM OPERATION AND OPERATION METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 구조체들(230)에 포함되는 ONO층의 두께가 40nm에 이르기 때문에, 수평 방향의 스케일링이 어려운 단점과, ONO층을 사용하는 CTF(Charge trap flash)의 특성 상 FN(Fowler Nordheim) 터널링 동작으로 인해 20V 수준의 높은 동작 전압이 요구되는 단점을 갖는다.
이에, 상기 단점들을 극복하기 위한 기술이 요구된다.
일 실시예들은 종래 CTF의 ONO층을 대체하는 강유전체 물질 기반의 데이터 저장 구성요소를 포함하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장 구성요소로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
특히, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 프로그램 동작을 멀티 스텝으로 수행하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 멀티 스텝(Multi-Step) 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하고, 상기 복수의 메모리 셀들 중 어느 하나의 대상 메모리 셀에 대해 멀티 스텝 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 전극층들 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 전극층들 각각에 패스 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 0V의 전압을 인가하는 제1 스텝과, 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 프로그램 전압을 인가하는 제2 스텝을 순차적으로 수행하여 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 제1 스텝을 통해, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층에 전자를 충전(Charging)하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 제2 스텝을 통해, 상기 채널층에 충전된 전자를 매개체로 상기 프로그램 전압을 상기 대상 메모리 셀에 고속으로 전달하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 제2 스텝을 통해 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 제1 스텝 또는 상기 제2 스텝을 수행하는 과정 도중, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층을 제외한 나머지 채널층에 채널 부스트(Boost) 전압을 인가하거나 상기 나머지 채널층을 오프시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리가 수행하는 상기 복수의 메모리 셀들 중 어느 하나의 대상 메모리 셀에 대한 멀티 스텝 프로그램 동작 방법은, 상기 복수의 전극층들 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 전극층들 각각에 패스 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 0V의 전압을 인가하는 제1 스텝을 수행하는 단계; 및 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 프로그램 전압을 인가하는 제2 스텝을 수행하는 단계를 포함한다.
일측에 따르면, 상기 제1 스텝을 수행하는 단계는, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층에 전자를 충전(Charging)하는 단계인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 제2 스텝을 수행하는 단계는, 상기 채널층에 충전된 전자를 매개체로 상기 프로그램 전압을 상기 대상 메모리 셀에 고속으로 전달하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 제2 스텝을 수행하는 단계는, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 제1 스텝을 수행하는 단계 또는 상기 제2 스텝을 수행하는 단계 중 적어도 하나의 단계는, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층을 제외한 나머지 채널층에 채널 부스트 전압을 인가하거나 상기 나머지 채널층을 오프시키는 단계를 더 포함할 수 있다.
일 실시예들은 종래 CTF의 ONO층을 대체하는 강유전체 물질 기반의 데이터 저장 구성요소를 포함하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장 구성요소로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
따라서, 일 실시예들은 수평 방향의 집적도를 향상시켜 집적도를 도모하는 동시에 낮은 동작 전압을 통한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
특히, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 프로그램 동작을 멀티 스텝으로 수행하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
이에, 일 실시예들은 프로그램 동작을 1 스텝으로 수행하는 경우가 갖게 되는 문제점 및 단점을 해결하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 멀티 스텝 프로그램 동작 방법을 설명하기 위한 단면도이다.
도 8은 일 실시예에 따른 멀티 스텝 프로그램 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 멀티 스텝 프로그램 동작 방법을 설명하기 위한 단면도이며, 도 8은 일 실시예에 따른 멀티 스텝 프로그램 동작 방법을 나타낸 플로우 차트이다. 구체적으로, 도 4 내지 5는 기존의 강유전체 물질 기반의 3차원 플래시 메모리의 프로그램 동작을 나타낸 단면도이고, 도 6 내지 7은 일 실시예에 따른 멀티 스텝 프로그램 동작 방법을 나타낸 단면도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 채널층(310, 311), 복수의 전극층들(320) 및 적어도 하나의 강유전체막(330)을 포함한다.
적어도 하나의 채널층(310, 311)은 기판(미도시) 상 일 방향(예컨대, 도 2에서의 z축 방향)으로 연장 형성된다. 이 때, 적어도 하나의 채널층(310, 311)은 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있으며, 도 2에 도시된 바와 같이 그 내부의 속이 빈 튜브형으로 배치되어 내부를 채우는 매립막(미도시)를 더 포함할 수 있다.
이러한 적어도 하나의 채널층(310, 311)은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성됨으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선할 수 있다. 예를 들어, 적어도 하나의 채널층(310, 311)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 그러나 적어도 하나의 채널층(310, 311)은 이에 제한되거나 한정되지 않고 종래의 채널층과 마찬가지로 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(310, 311)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
복수의 전극층들(320)은 적어도 하나의 채널층(310, 311)에 대해 수직 방향으로 적층되며, 일 방향과 직교하는 다른 방향(예컨대, 도 2에서의 y축 방향)으로 연장 형성된다. 복수의 전극층들(320)의 구성 물질로는 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질이 사용될 수 있다.
적어도 하나의 강유전체막(330)은 적어도 하나의 채널층(310, 311)을 둘러싸며 적어도 하나의 채널층(310, 311)과 복수의 전극층들(320) 사이에 일 방향(예컨대, 도 2에서의 z축 방향)으로 개재된 채, 복수의 전극층들(320)과 맞닿는 영역들로 복수의 메모리 셀들(331, 332, 333, 334)을 구현하여 데이터 저장소로 사용된다.
이 때, 적어도 하나의 강유전체막(330)은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO2의 강유전체 물질로 형성될 수 있으며, 예를 들어, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO2의 강유전체 물질로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(330)은 PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 강유전체 물질로 형성될 수 있다.
이하, 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들(331, 332, 333, 334)을 각각 구성하는 적어도 하나의 강유전체막(330)의 영역들 각각이 분극 현상에 따른 전압 변화로 이진 데이터의 값을 나타내는 것(저장하는 것)을 의미한다.
여기서, 적어도 하나의 강유전체막(330)은 강유전체 물질로 20nm 이하의 단일 박막으로 구성됨으로써, 그 두께가 기존의 ONO에 비해 현저히 얇기 때문에, 기존 ONO를 사용하는 3차원 플래시 메모리 대비 낮은 동작 전압을 갖게 될 수 있으며, 수평 방향의 집적도가 향상될 수 있다. 그러나 이에 제한되거나 한정되지 않고 적어도 하나의 강유전체막(330)은 단일 박막뿐만 아니라, 복수의 박막들로 형성될 수도 있다. 이러한 경우 복수의 박막들의 총 두께는 20nm 이하 수준으로 유지될 수 있다.
이러한 구조를 갖는 3차원 플래시 메모리(300)는, 복수의 메모리 셀들(331, 332, 333, 334) 중 어느 하나의 대상 메모리 셀(333)에 대해 멀티 스텝 프로그램 동작을 수행하는 것을 특징으로 한다. 즉, 3차원 플래시 메모리(300)는, 대상 메모리 셀(333)에 대응하는 적어도 하나의 강유전체막(330)의 일부 영역에서의 분극 현상을 통한 프로그램 동작을 멀티 스텝으로 수행함을 특징으로 한다. 이하, 대상 메모리 셀(333)에 대응하는 적어도 하나의 강유전체막(330)의 일부 영역은, 대상 메모리 셀(333) 자체를 의미한다.
이와 관련하여, 기존의 강유전체 물질 기반의 3차원 플래시 메모리(이하, 기존의 3차원 플래시 메모리)의 프로그램 동작을 나타낸 단면도인 도 4 내지 5를 참조하면, 기존의 3차원 플래시 메모리(400)는 도 4와 같이 복수의 전극층들(410) 중 대상 메모리 셀(420)에 대응하는 전극층(411)에 음의 값의 전압(대상 메모리 셀(420)에 인가하고자 하는 프로그램 전압과 동일한 부호를 갖는 동일한 값)(일례로, -10V)을 인가하고 대상 메모리 셀(420)이 위치하는 스트링의 기판으로부터의 채널층 또는 스트링의 채널층에 0V의 전압을 인가하는 제1 방식을 통해, 대상 메모리 셀(420)에 음의 값의 프로그램 전압(일례로, 10V)을 인가하여 프로그램 동작을 수행할 수 있다.
또는, 기존의 3차원 플래시 메모리(500)는 도 5와 같이 복수의 전극층들(510) 중 대상 메모리 셀(520)에 대응하는 전극층(511)에 0V의 전압을 인가하고 대상 메모리 셀(520)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압(대상 메모리 셀(520)에 인가하고자 하는 프로그램 전압과 반대 부호를 갖는 동일한 값)(일례로, 10V)을 인가하는 제2 방식을 통해, 대상 메모리 셀(520)에 음의 값의 프로그램 전압(일례로, -10V)을 인가하여 프로그램 동작을 수행할 수 있다.
그러나 도 4와 같은 제1 방식의 경우, 3차원 플래시 메모리(400)가 음의 값의 전압을 주로 사용하지 않기 때문에, 회로 설계에서의 문제점이 발생될 수 있으며, 도 5와 같은 제2 방식의 경우, 3차원 플래시 메모리(500)의 프로그램 동작의 소요 시간이 길어지고, 데이터 저장소로 사용되는 강유전체막의 분극 현상이 제대로 발생되지 않는 단점이 존재할 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(300)는 도 4와 같은 제1 방식이 갖는 문제점을 방지하고자 도 5와 같은 제2 방식을 채용하는 가운데, 1 스텝으로 수행되는 프로그램 동작을 멀티 스텝으로 수행함으로써, 제2 방식이 갖는 단점을 해결할 수 있다.
보다 상세하게, 일 실시예에 따른 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 대한 프로그램 동작을 아래와 같은 멀티 스텝으로 수행함으로써(제1 스텝 및 제2 스텝을 순차적으로 수행함으로써), 프로그램 동작의 소요 시간을 단축시키고, 데이터 저장소로 사용되는 강유전체막의 분극 현상을 원활하게 발생시키는 장점을 도모할 수 있다.
제1 스텝: 복수의 전극층들(320) 중 대상 메모리 셀(333)이 위치하는 스트링에 포함되는 전극층들 각각에 패스 전압을 인가하고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가
제2 스텝: 복수의 전극층들(320) 중 대상 메모리 셀(333)에 대응하는 전극층(321)에 0V의 전압을 인가하고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 프로그램 전압을 인가
이와 같은 3차원 플래시 메모리(300)의 멀티 스텝 프로그램 동작에 대해서 도 6 내지 7 및 도 8을 참조하여 상세히 설명하면, 3차원 플래시 메모리(300)는 단계(S810)에서 복수의 전극층들(320) 중 대상 메모리 셀(333)이 위치하는 스트링에 포함되는 전극층들 각각에 패스 전압을 인가하고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링의 기판으로부터의 채널층에 0V의 전압을 인가하는 제1 스텝을 수행한다.
이에, 3차원 플래시 메모리(300)는 단계(S810)를 통해, 적어도 하나의 채널층(310, 311) 중 대상 메모리 셀(333)이 위치하는 채널층(310)에 전자를 충전할 수 있다.
그 후, 3차원 플래시 메모리(300)는 단계(S820)에서 복수의 전극층들(320) 중 대상 메모리 셀(333)에 대응하는 전극층(321)에 0V의 전압을 인가하고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 프로그램 전압을 인가하는 제2 스텝을 수행한다.
예를 들어, 3차원 플래시 메모리(300)는 단계(S820)에서, 대상 메모리 셀(333)에 대응하는 전극층(321)에 0V의 전압을 인가하고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값인 프로그램 전압(일례로, 10V)을 인가하는 제2 스텝을 수행할 수 있다.
따라서, 3차원 플래시 메모리(300)는 단계(S820)를 통해, 채널층(310)에 충전된 전자를 매개체로 프로그램 전압을 대상 메모리 셀(333)에 고속으로 전달할 수 있다.
결론적으로, 단계들(S810 내지 S820)를 통해, 대상 메모리 셀(333)에 음의 값의 프로그램 전압이 인가되어 대상 메모리 셀(333)에 대한 프로그램 동작이 완료될 수 있다. 예를 들어, 단계(S820)에서 대상 메모리 셀(333)에 대응하는 전극층(321)에 0V의 전압이 인가되고 대상 메모리 셀(333)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값인 프로그램 전압(예컨대, 10V)가 인가됨에 따라, 대상 메모리 셀(333)에는 결론적으로 음의 값인 프로그램 전압(예컨대, -10V)가 인가될 수 있다.
이 때, 단계(S810) 또는 단계(S820) 중 적어도 하나의 단계에서, 3차원 플래시 메모리(300)는 적어도 하나의 채널층(310, 311) 중 대상 메모리 셀(333)이 위치하는 스트링에 포함되는 채널층(310)을 제외한 나머지 채널층(311)에 채널 부스트 전압을 인가하거나, 나머지 채널층(311)을 오프시킬 수 있다. 이에, 단계(S810)에서 나머지 채널층(311)에 채널 부스트 전압이 인가되거나 나머지 채널층(311)이 오프됨에 따라, 나머지 채널층(311)에 부스팅(Boosting)이 발생될 수 있으며, 단계(S820)에서 나머지 채널층(311)에 채널 부스트 전압이 인가되거나 나머지 채널층(311)이 오프됨에 따라, 복수의 메모리 셀들(331, 332, 333, 334) 중 대상 메모리 셀(333)을 제외한 나머지 다른 메모리 셀(331, 332, 334)이 프로그램되는 것이 방지될 수 있다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 대한 프로그램 동작을 멀티 스텝으로 수행함으로써(제1 스텝 및 제2 스텝을 순차적으로 수행함으로써), 프로그램 동작의 소요 시간을 단축시키고, 데이터 저장소로 사용되는 강유전체막의 분극 현상을 원활하게 발생시키는 장점을 도모할 수 있다.
이상, 일 실시예에 따른 3차원 플래시 메모리(300)의 멀티 스텝 프로그램 동작이 2 스텝 프로그램 동작인 것으로 설명되었으나, 전술된 제1 스텝 및 제2 스텝을 포함하는 3 스텝 이상의 프로그램 동작으로도 구현이 가능할 것이다.
또한, 이상, 대상 메모리 셀(333)에 대한 멀티 스텝 프로그램 동작에 대해서 설명되었으나, 멀티 스텝 프로그램 동작은 당연히 복수의 메모리 셀들(331, 332, 333, 334) 각각으로 적용될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (11)

  1. 멀티 스텝(Multi-Step) 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리에 있어서,
    기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하고,
    상기 복수의 메모리 셀들 중 어느 하나의 대상 메모리 셀에 대해 상기 강유전체막의 일부 영역에서의 분극 현상을 통한 상기 멀티 스텝 프로그램 동작을 수행하고,
    상기 멀티 스텝 프로그램 동작은, 상기 복수의 전극층들 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 전극층들 각각에 동일한 패스 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 0V의 전압을 인가하는 제1 스텝과
    상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 프로그램 전압을 인가하는 제2 스텝을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 제1 스텝을 통해, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층에 전자를 충전(Charging)하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 제2 스텝을 통해, 상기 채널층에 충전된 전자를 매개체로 상기 프로그램 전압을 상기 대상 메모리 셀에 고속으로 전달하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 제2 스텝을 통해 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 제1 스텝 또는 상기 제2 스텝을 수행하는 과정 도중, 상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층을 제외한 나머지 채널층에 채널 부스트(Boost) 전압을 인가하거나 상기 나머지 채널층을 오프시키는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리가 수행하는 상기 복수의 메모리 셀들 중 어느 하나의 대상 메모리 셀에 대한 멀티 스텝 프로그램 동작 방법에 있어서,
    상기 복수의 전극층들 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 전극층들 각각에 동일한 패스 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 0V의 전압을 인가하는 제1 스텝을 수행하는 단계; 및
    상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 상기 기판으로부터의 채널층에 프로그램 전압을 인가하는 제2 스텝을 수행하는 단계
    를 포함하는 멀티 스텝 프로그램 동작 방법.
  8. 제7항에 있어서,
    상기 제1 스텝을 수행하는 단계는,
    상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층에 전자를 충전(Charging)하는 단계인 것을 특징으로 하는 멀티 스텝 프로그램 동작 방법.
  9. 제8항에 있어서,
    상기 제2 스텝을 수행하는 단계는,
    상기 채널층에 충전된 전자를 매개체로 상기 프로그램 전압을 상기 대상 메모리 셀에 고속으로 전달하는 단계인 것을 특징으로 하는 멀티 스텝 프로그램 동작 방법.
  10. 제7항에 있어서,
    상기 제2 스텝을 수행하는 단계는,
    상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계인 것을 특징으로 하는 멀티 스텝 프로그램 동작 방법.
  11. 제7항에 있어서,
    상기 제1 스텝을 수행하는 단계 또는 상기 제2 스텝을 수행하는 단계 중 적어도 하나의 단계는,
    상기 적어도 하나의 채널층 중 상기 대상 메모리 셀이 위치하는 스트링에 포함되는 채널층을 제외한 나머지 채널층에 채널 부스트 전압을 인가하거나 상기 나머지 채널층을 오프시키는 단계
    를 더 포함하는 멀티 스텝 프로그램 동작 방법.
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