KR102633429B1 - 메모리 윈도우를 확장시킨 3차원 플래시 메모리 - Google Patents
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Abstract
메모리 윈도우를 확장시킨 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 형성되는 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, 상기 ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성되며, 상기 ONO 및 상기 수직 채널 패턴은 상기 워드 라인에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.
Description
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 메모리 윈도우를 확장시킨 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 FN 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
그러나 3차원 플래시 메모리 역시 제한된 물리적 크기 및 집적도의 제약을 받는 바, 최근 저장되는 데이터의 다치화를 구현하는 기술에 대한 연구 개발이 이루어지고 있다.
그러나 기존의 데이터 다치화 구현 기술은 7V 수준의 메모리 윈도우로 4비트 수준만을 구현 가능한 한계를 갖는 바, 5비트 이상을 구현하기 위해 메모리 윈도우를 확장하는 기술이 제안될 필요가 있다.
일 실시예들은 메모리 윈도우를 확장하며 다치화를 구현하고자, 데이터 저장 요소로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)의 전하 트랩 질화물층(Charge trap Nitride)과 강유전체 물질로 형성되는 층 모두를 사용하는 3차원 플래시 메모리를 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 형성되는 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, 상기 ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성되며, 상기 ONO 및 상기 수직 채널 패턴은 상기 워드 라인에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 ONO의 전하 트랩 질화물층을 1차 데이터 저장 요소로 사용하고, 상기 터널링 산화물층 또는 상기 블로킹 산화물층 중 상기 강유전체 물질로 형성되는 적어도 하나의 층을 2차 데이터 저장 요소로 사용하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 상기 양의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키고, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 메모리 셀들에 GIDL 방식을 기반으로 상기 전하 트랩 질화물층에 홀(Hole)을 주입하는 1차 소거 동작 및 상기 복수의 워드 라인들 중 상기 2차 프로그램 동작에서 상기 문턱 전압이 상승된 상기 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 하강시키는 2차 소거 동작을 포함하는 두 단계 소거 동작을 수행하는 것을 특징으로 할 수 있다.
일 실시예들은 데이터 저장 요소로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)의 전하 트랩 질화물층(Charge trap Nitride)과 강유전체 물질로 형성되는 층 모두를 사용함으로써, 메모리 윈도우를 확장하며 다치화를 구현하는 3차원 플래시 메모리를 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4는 도 3에 도시된 3차원 플래시 메모리에서 300 영역을 확대한 단면도이다.
도 5a 내지 5c는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 6b는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 소거 동작을 설명하기 위한 도면이다.
도 7은 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4는 도 3에 도시된 3차원 플래시 메모리에서 300 영역을 확대한 단면도이다.
도 5a 내지 5c는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 6b는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 소거 동작을 설명하기 위한 도면이다.
도 7은 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다. 도 4는 도 3에 도시된 3차원 플래시 메모리에서 300 영역을 확대한 단면도이고, 도 5a 내지 5c는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 프로그램 동작을 설명하기 위한 도면이며, 도 6a 및 6b는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 소거 동작을 설명하기 위한 도면이다.
도 2 내지 도 6b를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 ONO는 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
ONO는 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, ONO 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다.
이 때, ONO의 터널링 산화물층(Tunneling Oxide) 또는 블로킹 산화물층(Blocking Oxide) 중 적어도 하나의 층은 도 4에 도시된 바와 같이 강유전체 물질로 형성될 수 있다. 예를 들어, 도 4의 CASE 1과 같이 터널링 산화물층이 강유전체 물질로 형성되거나, CASE 2와 같이 블로킹 산화물층이 강유전체 물질로 형성되거나, CASE 3과 같이 터널링 산화물층 및 블로킹 산화물층 모두가 강유전체 물질로 형성될 수 있다. 이러한 경우, 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되지 않는 나머지 층은 종래의 터널링 산화물층 또는 종래의 블로킹 산화물층을 구성하는 물질과 동일한 물질로 형성될 수 있다.
이하, 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다. 강유전체 물질은 설명된 예시로 제한되거나 한정되지 않고 히스테리시스 특성을 갖는 다양한 물질을 포함할 수 있다.
이에, ONO의 전하 트랩 질화물층(Charge trap Nitride)은 제2 게이트 전극(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하는 1차 데이터 저장 요소로 사용될 수 있으며, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층은 제2 게이트 전극(EL2)을 통해 인가되는 전압에 의한 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지하는 2차 데이터 저장 요소로 사용될 수 있다.
즉, 3차원 플래시 메모리는 ONO의 전하 트랩 질화물층과, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층 모두를 동시에 데이터 저장 요소로 사용함으로써, 트랩된 전하 또는 홀의 변화와, 전하들의 상태 변화로 다치화된 데이터 값을 나타낼 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
수직 채널 패턴(VCP)은 ONO의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 ONO으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 ONO와 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 ONO 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 ONO로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 ONO 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 프로그램 동작을 수행할 수 있다.
특히, 3차원 플래시 메모리는 전술된 바와 같이 ONO의 전하 트랩 질화물층과, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층 모두를 동시에 데이터 저장 요소로 사용하는 특징을 이용하여, 메모리 윈도우를 확장하며 다치화를 구현하는 프로그램 동작을 수행할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
예를 들어, 3차원 플래시 메모리는, 도 5a에 도시된 바와 같이 대상 메모리 셀에 양의 값의 프로그램 전압(예컨대, 20V)을 인가하여 FN 터널링을 발생시킴으로써, 강유전체 물질로 형성되는 적어도 하나의 층(이하, 블로킹 산화물층이 강유전체 물질로 형성되는 것으로 설명됨) 중 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키는 1차 프로그램 동작을 수행할 수 있다. 이어서, 3차원 플래시 메모리는 도 5b에 도시된 바와 같이 대상 메모리 셀에 음의 값의 프로그램 전압(예컨대, -10V)을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 2차 프로그램 동작을 수행할 수 있다.
따라서, 설명된 두 단계 프로그램에 의해 메모리 윈도우는 도 5c에 도시된 바와 같은 종래 7V 수준에서 도 5b에 도시된 바와 같은 9 내지 10V 수준으로 확장될 수 있고, 이는 5비트 이상의 다치화를 가능하게 할 수 있다.
소거 동작과 관련하여, 3차원 플래시 메모리는 프로그램 동작과 마찬가지로 두 단계 소거 동작을 수행함을 특징으로 한다. 보다 상세하게, 3차원 플래시 메모리는 복수의 메모리 셀들에 GIDL 방식을 기반으로 전하 트랩 질화물층에 홀(Hole)을 주입하는 1차 소거 동작 및 복수의 워드 라인들 중 2차 프로그램 동작에서 문턱 전압이 상승된 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 대상 메모리 셀의 문턱 전압을 하강시키는 2차 소거 동작을 포함하는 두 단계 소거 동작을 수행할 수 있다.
예를 들어, 3차원 플래시 메모리는, 도 6a에 도시된 바와 같이 복수의 메모리 셀들에 GIDL 방식을 기반으로 전하 트랩 질화물층에 홀을 주입하는 1차 소거 동작을 수행한 뒤, 도 6b에 도시된 바와 같이 복수의 워드 라인들 중 2차 프로그램 동작에서 문턱 전압이 상승된 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 하강시키는(2차 프로그램 동작에서 상승된 문턱 전압을 환원시키는) 2차 소거 동작을 수행할 수 있다.
도 7은 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 7을 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(700)은 메인 기판(701)과, 메인 기판(701)에 실장되는 컨트롤러(702), 하나 이상의 반도체 패키지(703) 및 DRAM(704)을 포함할 수 있다.
반도체 패키지(703) 및 DRAM(704)은 메인 기판(701)에 제공되는 배선 패턴들(705)에 의해 컨트롤러(702)와 서로 연결될 수 있다.
메인 기판(701)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(706)를 포함할 수 있다. 커넥터(706)에서 복수의 핀들의 개수와 배치는, 전자 시스템(700)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(700)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(700)은 예를 들어, 커넥터(706)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(700)은 외부 호스트로부터 공급받는 전원을 컨트롤러(702) 및 반도체 패키지(703)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(702)는 반도체 패키지(703)에 데이터를 기록하거나, 반도체 패키지(703)로부터 데이터를 읽어올 수 있으며, 전자 시스템(700)의 동작 속도를 개선할 수 있다.
DRAM(704)은 데이터 저장 공간인 반도체 패키지(703)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(700)에 포함되는 DRAM(704)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(703)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(700)에 DRAM(704)이 포함되는 경우, 컨트롤러(702)는 반도체 패키지(703)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(704)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(703)는 서로 이격된 제1 및 제2 반도체 패키지들(703a, 703b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(703a, 703b)은 각각 복수의 반도체 칩들(720)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(703a, 703b) 각각은, 패키지 기판(710), 패키지 기판(710) 상의 반도체 칩들(720), 반도체 칩들(720) 각각의 하부면에 배치되는 접착층들(730), 반도체 칩들(720)과 패키지 기판(710)을 전기적으로 연결하는 연결 구조체들(740) 및 패키지 기판(710) 상에서 반도체 칩들(720) 및 연결 구조체들(740)을 덮는 몰딩층(750)을 포함할 수 있다.
패키지 기판(710)은 패키지 상부 패드들(711)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(720)은 입출력 패드들(721)을 포함할 수 있다. 반도체 칩들(720) 각각은 전술된 3차원 플래시 메모리(전술된 메모리 윈도우를 확장하는 3차원 플래시 메모리)를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(720) 각각은 게이트 적층 구조체들(722) 및 메모리 채널 구조체들(723)을 포함할 수 있다. 게이트 적층 구조체들(722)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(723)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.
연결 구조체들(740)은 예를 들어, 입출력 패드들(721)과 패키지 상부 패드들(711)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(703a, 703b)에서, 반도체 칩들(720)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(710)의 패키지 상부 패드들(711)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(703a, 703b)에서, 반도체 칩들(720)은 본딩 와이어 방식의 연결 구조체들(740) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(702)와 반도체 칩들(720)은 하나의 패키지에 포함될 수도 있다. 메인 기판(701)과 다른 별도의 인터포저 기판에 컨트롤러(702)와 반도체 칩들(720)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(702)와 반도체 칩들(720)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (5)
- 3차원 플래시 메모리에 있어서,
수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 형성되는 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, 상기 ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성되며, 상기 ONO 및 상기 수직 채널 패턴은 상기 워드 라인에 대응하는 메모리 셀들을 구성함-
을 포함하고,
상기 3차원 플래시 메모리는,
상기 ONO의 전하 트랩 질화물층을 1차 데이터 저장 요소로 사용하고, 상기 터널링 산화물층 또는 상기 블로킹 산화물층 중 상기 강유전체 물질로 형성되는 적어도 하나의 층을 2차 데이터 저장 요소로 사용하며,
상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리. - 삭제
- 삭제
- 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 대상 메모리 셀에 상기 양의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키고,
상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 메모리 셀들에 GIDL 방식을 기반으로 상기 전하 트랩 질화물층에 홀(Hole)을 주입하는 1차 소거 동작 및 상기 복수의 워드 라인들 중 상기 2차 프로그램 동작에서 상기 문턱 전압이 상승된 상기 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 하강시키는 2차 소거 동작을 포함하는 두 단계 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210116981A KR102633429B1 (ko) | 2021-05-14 | 2021-09-02 | 메모리 윈도우를 확장시킨 3차원 플래시 메모리 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102633429B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101946179B1 (ko) * | 2014-12-09 | 2019-02-08 | 샌디스크 테크놀로지스 엘엘씨 | 백 게이트 전극을 갖는 3차원 메모리 구조 |
-
2021
- 2021-09-02 KR KR1020210116981A patent/KR102633429B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230033965A (ko) | 2023-03-09 |
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