KR20180059271A

KR20180059271A - 3 차원 강유전체 메모리 소자 및 이의 제조 방법

Info

Publication number: KR20180059271A
Application number: KR1020160158639A
Authority: KR
Inventors: 손현철; 노재성; 나희도; 정주영
Original assignee: 연세대학교 산학협력단
Priority date: 2016-11-25
Filing date: 2016-11-25
Publication date: 2018-06-04
Also published as: KR101872122B1

Abstract

본 발명은 3 차원 강유전체 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 메모리 셀들을 포함하는 3 차원 강유전체 메모리 소자로서, 각 메모리 셀은, 기판 상에 수직 신장된 채널층; 상기 채널 층 상의 정보 저장을 위한 강유전체층; 상기 채널층과 상기 강유전체층 사이의 메모리 셀간 개별화된 결정화 시드(seed) 층; 및 상기 강유전체층 상의 게이트 전극을 포함하는 3 차원 강유전체 메모리 소자가 제공될 수 있다.

Description

3 차원 강유전체 메모리 소자 및 이의 제조 방법{3 dimensional ferroelectric memory device and method of fabricating the same}

본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 3 차원 강유전체 메모리 소자 및 이의 제조 방법에 관한 것이다.

디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)와 같은 비휘발성 메모리 소자로 대체되면서, 상기 비휘발성 메모리 소자의 시장은 급속도로 팽창하고 있다.

최근 20 nm 이하의 포토리소그래피 공정 기술이 한계에 도달하였으며, 플로팅 게이트와 같은 정보 저장막에 저장되는 전자의 개수 감소와 메모리 셀들 사이의 간섭 문제로, 종래의 2 차원 구조의 메모리 셀 어레이를 갖는 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 다운 스케일링은 큰 어려움을 겪고 있다.

이러한 비휘발성 메모리 소자의 집적화가 한계에 다다르면서, 단순한 구조의 3차원 구조를 갖는 저항 변화 메모리(Resistance switching RAM: ReRAM), 상변화 메모리(Phase Change RAM: PCRAM), 스핀 주입 메모리(Spin Transfer Torque RAM: STT-RAM), 그리고 강유전체 메모리(Ferroelectric RAM: FeRAM)와 같은 차세대 메모리가 개발되고 있다. 그들 중 FeRAM은 강유전체 층에 강한 전기장이 형성될 때 물질 내부의 분극이 변경되고, 변경되는 두 개의 분극 상태를 “1” 또는 “0”으로 기억하는 메모리로서, 낮은 동작 전압과 빠른 동작 속도를 가는 비휘발성 메모리 특징을 갖는다. 또한, 상기 FeRAM은 다른 차세대 메모리와 다르게 기존의 공정 방식이 적용 가능하며, 플래쉬 메모리와 유사한 구조를 갖도록 형성이 가능하고, 명확한 동작 메커니즘을 이용하고 있어서, 기존의 휘발성/비휘발성 메모리를 대체할 차세대 메모리로 주목 받고 있다.

그러나, 2 차원 구조를 갖는 FeRAM 경우는 기존 공정을 통한 MIM(metal insulator metal) 구조에서 하부 전극 식각을 통해 메모리 셀 격리가 가능하나, 고집적도의 3 차원 구조를 갖는 FeRAM에 상기 기존 공정을 적용할 시, 메모리 셀 격리가 어려울 수 있다. 또한, 신뢰성 있는 3 차원 구조의 FeRAM을 구현하기 위해서는, 정보 저장층인 상기 강유전체 층의 고품질화가 요구된다.

본 발명이 이루고자 하는 기술적 과제는, 메모리 셀의 격리를 통한 고집적도를 가지면서, 고품질의 강유전체 층을 확보할 수 있는 3 차원 강유전체 메모리 소자를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 3 차원 강유전체 메모리 소자의 제조 방법을 제공하는 것이다.

본 발명의 일 실시예에 따르면, 복수의 메모리 셀들을 포함하는 3 차원 강유전체 메모리 소자로서, 각 메모리 셀은, 기판 상에 수직 신장된 채널층; 상기 채널 층 상의 정보 저장을 위한 강유전체층; 상기 채널층과 상기 강유전체층 사이의 셀간 개별화된 결정화 시드(seed) 층; 및 상기 강유전체층 상의 게이트 전극을 포함하는 3 차원 강유전체 메모리 소자가 제공될 수 있다. 상기 강유전체층은 상기 메모리 셀마다 개별화되며, 상기 결정화 시드 층이 전기 도전성을 갖는 경우, 상기 채널층과 상기 결정화 시드 층 사이에 전기 절연층이 더 포함될 수 있다. 상기 전기 절연층은 상기 채널층을 따라 인접하는 메모리 셀들로 확장될 수 있다. 또한, 상기 3차원 강유전체 메모리 소자는, 상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되는 복수의 코어 절연체 기둥들을 더 포함하며, 상기 채널층은 각 코어 절연체 기둥의 측벽 상에 형성되며, 상기 채널층의 일부는 상기 기판과 접촉할 수 있다. 상기 각 메모리 셀은 상기 각 코어 절연체 기둥을 따라 상기 기판 상에 수직 방향으로 반복 적층되어 메모리 스트링을 구성할 수 있다. 상기 반복 적층된 각 메모리 셀간 층간 절연막 패턴이 더 포함될 수 있다. 상기 강유전체층의 결정상은 사방정계 결정, 정방정계 결정 및 능면정계 결정으로 이루어진 군에서 선택된다. 상기 결정화 시드(seed) 층은 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 또는 이들의 합금, 이들의 산화물, 이들의 질화물, 또는 이들의 실리콘화물을 포함할 수 있다. 상기 강유전체층은 HfZrO₂, HfSiO₂(Si-doped HfO₂), HfAlO2(Al-doped HfO₂), HfO₂, HfSiON, ZrO₂, ZrSiO₂, HfZrSiO₂, ZrSiON, LaAlO, HfDyO₂, HfScO₂, PVDF[poly (vinylidenefluoride)], P(VDF-TrFE)[poly(vinylidenefluoride-trifluoroethylene)], PZT(lead zirconate titanate), BTO (barium titanate), BLT(bismuth lanthanum titanate), SBT(strontium bismuth tantalate), SLT(near-stoichiometric lithium tantalate) 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 상기 결정화 시드(seed) 층과 상기 게이트 전극은 동일한 재료로 형성될 수 있다. 상기 채널층은 진성 실리콘을 포함하며, 8 nm 내지 12 nm 범위의 두께를 갖고, 상기 강유전체층은 6 nm 내지 12 nm 범위의 두께를 가지며, 상기 결정화 시드(seed) 층은 10 nm 내지 20 nm 범위의 두께를 가질 수 있다.

본 발명의 다른 실시예에 따르면, 기판 상에 서로 다른 식각비를 갖는 제 1 희생층 및 제 2 희생층을 복수회 반복 적층하여, 몰드 층 스택을 제공하는 단계; 상기 몰드 층 스택을 수직 관통하는 복수의 관통홀들을 형성하는 단계; 상기 복수의 관통홀들의 측벽에 결정화 시드 층을 형성하는 단계; 상기 결정화 시드 층 상에 반도체층을 형성하여 상기 기판 상에 수직 신장된 복수의 채널층들을 형성하는 단계; 상기 복수의 채널층들 사이에 상기 제 1 및 제 2 희생층들의 각 측벽을 노출시키는 복수의 제 1 트렌치들을 형성하는 단계; 상기 복수의 제 1 트렌치들을 통하여, 상기 제 1 희생층을 제거하여 셀 공간을 확보하는 단계; 상기 셀 공간 내에 노출된 상기 결정화 시드 층의 표면 상에 강유전체층을 형성하는 단계; 상기 셀 공간 내에 상기 강유전체층 상에 게이트 전극용 도전층을 매립하는 단계; 상기 복수의 채널층들 사이에 복수의 제 2 트렌치들을 형성하여, 상기 게이트 전극용 도전층을 개별화하여 게이트 전극들을 제공하는 단계; 상기 복수의 제 2 트렌치들 내의 상기 게이트 전극들 사이에 노출된 상기 강유전체층의 일부를 식각하여, 상기 제 2 희생층의 표면을 노출시키는 단계; 상기 노출된 제 2 희생층을 제거하여, 상기 결정화 시드 층의 일부를 노출시키는 단계; 및 상기 노출된 결정화 시드 층의 일부를 제거하여, 개별화된 결정화 시드(seed) 층을 형성하는 단계를 포함하는 3 차원 강유전체 메모리 소자의 제조 방법이 제공될 수 있다. 상기 제 1 희생층은 실리콘 질화물(SiN)를 포함하고 상기 제 2 희생층은 실리콘 산화물(SiO₂)을 포함하거나, 상기 제 1 희생층은 실리콘 산화물(SiO₂)을 포함하고 상기 제 2 희생층은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 결정화 시드 층을 형성한 후, 상기 복수의 관통홀들 내에 노출된 상기 결정화 시드 층 상에 전기 절연막을 형성하는 단계; 상기 전기 절연막 상에 형성된 식각 보호용 절연막을 형성하는 단계; 상기 식각 보호용 절연막과 상기 전기 절연막을 연속적으로 비등방 식각하여, 상기 전기 절연막과 상기 식각 보호용 절연막의 저부에 상기 기판의 콘택 영역을 노출시키기 위한 개구를 형성하는 단계; 및 상기 식각된 식각 보호용 절연막을 제거하는 단계가 더 포함될 수 있다. 상기 기판 상에 수직 신장된 복수의 채널층들을 형성한 후, SOD(Spin On Dielectric), 화학기상 증착 및 원자층 증착 중 어느 하나를 이용하여 상기 복수의 관통홀들 내에 코어 절연체 기둥을 형성하는 단계가 더 포함될 수 있다.

본 발명의 일 실시예에 따르면, 기판 상에 수직 신장된 채널층, 상기 채널 층 상의 정보 저장을 위한 강유전체층, 및 상기 채널층과 상기 강유전체층 사이의 메모리 셀간 개별화된 결정화 시드(seed) 층을 포함함으로써, 셀 격리가 가능하여 고집적도를 달성하고, 동시에 개선된 강유전 특성을 갖는 신뢰성을 갖는 3 차원 강유전체 메모리 소자가 제공될 수 있다.

또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 3 차원 강유전체 메모리 소자의 제조 방법이 제공될 수 있다.

도 1은 본 발명의 일 실시예에 따른 3 차원 강유전체 메모리 소자를 나타내는 블록도이다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 메모리 셀 어레이를 구현하기 위한 메모리 셀들을 포함하는 3 차원 강유전체 메모리 소자들의 구조를 도시하는 사시도이다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다.
도 4a 내지 도 4s는 본 발명의 일 실시예에 따른 3 차원 강유전체 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 5a 내지 도 5s는 도 4a 내지 도 4s의 각 단면도들에 대응되는 평면도들이다.
도 6a 내지 도 6l는 본 발명의 다른 실시예에 따른 3 차원 강유전체 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 7a 내지 도 7l는 도 6a 내지 도 6l의 각 단면도들에 대응되는 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 저장 장치를 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.

본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.

이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.

도 1은 본 발명의 일 실시예에 따른 3 차원 강유전체 메모리 소자(100)를 나타내는 블록도이다.

도 1을 참조하면, 3 차원 강유전체 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL1, WL2, … , WLi,…, WLn), 선택 라인들(SSL), 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL1, BL2, BL3, … , BLm)을 통해 판독/기입 회로(130)에 연결될 수 있다.

3 차원 강유전체 메모리 소자(100)가 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 상기 메모리 셀 스트링들의 일단에는 적어도 2 개 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드 라인들(WL1, WL2, …, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트 라인들(BL1, BL2, BL3,…, BLm)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.

각각의 워드 라인들(WL1, WL2, …, WLi,…, WLn)에 그 제어 게이트 전극이 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 예를 들면, 저장 레벨에 따라, 메모리 셀당 1 bit를 저장하는 싱글 레벨 셀 메모리, 메모리 셀당 2 bits를 저장하는 멀티 레벨 셀(MLC) 메모리 소자, 메모리 셀당 3 bits를 저장하는 8LC 메모리 소자, 그리고, 메모리 셀당 4 bits를 저장하는 16LC 메모리 소자가 제공될 수 있다.

메모리 셀 어레이(110)의 메모리 셀들은 반도체 기판의 주면에 평행한 후술하는 3 차원 어레이 구조를 가질 수 있다. 상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드 라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 일 메모리 셀은 프로그램 상태(P1)로, 인접하는 다른 메모리 셀은 제 2 프로그램 상태(P2), 또 다른 메모리 셀들은 제 3 프로그램 상태(P3)로 프로그래밍될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 인터리브드 아키텍처(interleaved architecture)를 갖는 싱글 레벨 셀의 경우 짝수 및 홀수 셀들이 2 개의 서로 다른 페이지들을 구성할 수 있다. 예를 들면, 4 kB의 SLC 소자는 65,536개의 메모리 셀들의 워드라인을 가질 수 있다. 또한, 멀티 레벨 셀의 경우에는 각 셀이 하나의 최하위 비트(Least Significant Bit; LBS)와 하나의 최상위 비트(Most Significant Bit; MSB)를 저장하므로 4 개의 페이지들을 갖게 된다. 예를 들면, 이 경우, 짝수 비트라인들 상의 MSB 및 LSB 페이지들과 홀수 비트라인 상의 MSB 및 LSB 페이지들이 제공될 수도 있다.

행 디코더(120)는 복수의 스트링 선택 라인들(SSL)을 선택하거나 동시에 전압 또는 전류 구동할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시)로부터의 워드 라인 전압 VWL을 인가한다. 프로그램 동작시 행 디코더(120)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택된 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가할 수 있다.

메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트 라인들(BL1, BL2, BL3,…, BLm)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.

독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖도록 사용될 수 있으며, 이 경우 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.

독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그램 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 읽기 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트 라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.

본 발명의 실시예에서, 상기 페이지 단위로 메모리 셀들을 프로그래밍하는 것은, ISPP 알고리즘에 의해 수행될 수 있다. 상기 ISPP 알고리즘에 따른 프로그램 펄스 이후 해당 메모리 셀의 문턱 전압 VTHR이 타겟 전압 Vth 레벨에 도달했는지를 체크하는 검증 알고리즘은 전술한 비트 라인에 결합되고, 상기 전류 센싱 회로를 통해 달성될 수 있다. 일 실시예에서, 상기 전류 센싱 회로는 독출/기록 회로(130) 내에 제공될 수 있다.

제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀이 원하는 문턱 전압, 즉 타겟 값을 가지면 프로그램 패스로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 문턱 전압에 도달하지 못하면 프로그램 패일로 판단하여 패스/패일 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 패스/ 패일 검증 회로(150)은 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.

제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 제어 로직(180)은 패스/페일 검출기(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그램 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 패스/페일 검증 회로(150)로부터 프로그램 패일(Fail)의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 Vpgm 및 Vvfy를 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(130)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 패스(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그램 동작은 종료하게 될 것이다.

다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.

또한, 전술한 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 메모리 셀 어레이(도 1의 110 참조)를 구현하기 위한 메모리 셀들(M1_A, M1_B; M2_A, M2_B;…; Mn_A, Mn_B)을 포함하는 3 차원 강유전체 메모리 소자(1000)의 구조를 도시하는 사시도이다.

도 2a를 참조하면, 3 차원 강유전체 메모리 소자(1000)는 기판(S)의 주면에 평행한 x 방향(이하, 제 1 방향이라 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라 함)과 기판(S1)의 주면에 수직하는 z 방향(이하, 수직 방향이라 함)으로 정렬되어 3 차원으로 배열된 복수의 메모리 셀들(M1_A; M2_A;…; Mn_A)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.

기판(S1)은 Si 단결정 기판, 화합물 반도체 기판, SOI 기판 및 변형된 기판과 같은 반도체 기판일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(S1)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 기판(S1)의 표면에는 도핑에 의한 불순물 영역(S2) 또는 도전막(미도시)의 형성을 통해 배선이 제공될 수 있다. 불순물 영역(S2)은 메모리 스트링의 일 단부가 결합되는 드레인 라인 또는 소오스 라인일 수 있다.

복수의 메모리 셀들(M1_A; M2_A;…; Mn_A)에 채널을 제공하기 위한 코어 절연체 기둥들(10)이 층간 절연막 패턴(70I)을 관통하여 기판(S1) 상에 수직 방향(z 방향)으로 연장된다. 비록 설명을 위해 도 2a는 x축으로 3 개 그리고 y축으로 2개의 코어 절연체 기둥(10)들을 포함하는 3 차원 강유전체 메모리 소자(1000)를 나타내고 있지만, 본 발명에서 코어 절연체 기둥(10)의 개수는 3×2 개에 제한되지 않으며, 3×2 개 이상의 코어 절연체 기둥(10)들이 3 차원 배열될 수 있다. 또한, 복수의 코어 절연체 기둥(10)들은 기판(S1)의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열될 수 있다. 예컨대, 도 2a에서 제 1 방향으로 3 개 그리고 제 2 방향으로 2개의 코어 절연체 기둥(10)들이 소정 간격을 두고 수직 배열될 수 있다.

코어 절연체 기둥들(10)의 반도체 재료는, 3 차 강유전체 메모리 소자(1000)가 상용화되거나 공지된 Bics(Bit Cost Scalable), VRAT(Vertical-Recess-Array-Transistor), TCAT(Terabit Cell Array Transistor) 또는 SMArT(Stacked Memory Array Transistor) 구조인지에 따라, 적합한 도전형을 갖거나 진성의 폴리 실리콘을 포함할 수 있다. 다른 실시예에서, 상기 채널 라인들은, 단결정 실리콘, 또는 전통적 실리콘 재료가 아닌 화합물 반도체, 탄소계 재료, 고분자 재료, 또는 다른 적합한 채널용 재료일 수도 있다.

각 메모리 셀(M1_A; M2_A;…; Mn_A)은, 기판(S1) 상에 수직 신장된 채널층(20), 채널층(20) 상의 정보 저장을 위한 강유전체층(50), 채널층(20)과 강유전체층(50) 사이의 셀간 개별화된 또는 국부적인 결정화 시드(seed) 층(40I) 및 강유전체층(50) 상의 게이트 전극(60)을 포함할 수 있다. 채널층(20)은 각 코어 절연체 기둥(10)의 측벽을 따라 형성되며, 채널층(20)의 일부(예컨대, 하부)는 기판(S1)의 불순물 영역(S2)과 접촉할 수 있다.

일 실시예에서, 해당 메모리 셀의 게이트 전극(60)에 전원이 인가됨에 따라 강유전체층(50)을 통해 채널층(20)의 적어도 일부에 미치는 전계가 상기 해당 메모리 셀과 인접하는 메모리 셀과 대응하는 채널층(20)의 적어도 다른 일부에 영향을 주지 않으면, 강유전체층(50)은 채널층(20)과 같이 기판(S) 상에 수직 신장될 수 있다(미도시됨). 다른 실시예에서, 해당 메모리 셀의 게이트 전극(60)에 전원이 인가됨에 따라 강유전체층(50)을 통해 채널층(20)의 적어도 일부에 미치는 전계가 상기 해당 메모리 셀과 인접하는 메모리 셀과 대응하는 채널층(20)의 적어도 다른 일부에 영향을 주면, 강유전체층(50)은 결정화 시드(seed) 층(40I)과 같이 마찬가지로, 상기 메모리 셀마다 개별화되거나 국부적으로 형성될 수 있다.

또한, 각 메모리 셀은 각 코어 절연체 기둥(10)을 따라 기판(S) 상에 수직 방향으로 반복 적층되어 메모리 스트링을 구성할 수 있다. 코어 절연체 기둥(10)을 중심으로 복수의 메모리 셀들(M1_A; M2_A;…; Mn_A)들은 링 형태로 적층되며 상기 메모리 셀들(M1_A; M2_A;…; Mn_A)들 사이는 층간 절연막 패턴(70I)에 의해 분리될 수 있다. 또한, 제 1 방향의 제 1 코어 절연체 기둥들(10)을 중심으로 형성된 제 1 복수의 메모리 셀들(M1_A; M2_A;…; Mn_A)들과 상기 제 1 코어 절연체 기둥들(10)들과 인접한 제 1 방향의 제 2 코어 절연체 기둥(10)들을 중심으로 형성된 제 2 복수의 메모리 셀들(M1_A; M2_A;…; Mn_A)들 사이는 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장된 소자 분리막(80)에 의해 분리될 수 있다. 소자 분리막(80)과 층간 절연막 패턴(70I)은 기능상 분리된 것으로, 두 구성요소는 실질적으로 일체화되어 형성될 수 있다.

일 실시예에서, 3 차원 강유전체 메모리 소자(1000)는 결정화 시드(seed) 층(40I)이 전기 도전성을 갖는 경우, 채널층(20)과 결정화 시드(seed) 층(40I) 사이에 전기 절연층(30)을 더 포함할 수 있다. 또한, 전기 절연층(30)은 채널층(20)을 따라 인접하는 메모리 셀들로 확장될 수 있다.

또한, 각 코어 절연체 기둥(10)의 측벽에 채널층(20) 및 전기 절연층(30)이 형성되고, 채널층(20)과 결합되는 전기 절연층(30)의 제 1 면과 대향하는 다른 제 2 면 상에 결정화 시드(seed) 층(40I), 강유전체층(50) 및 게이트 전극(60)이 국부적으로 또는 개별화되어 형성될 수 있다. 더불어, 전기 절연층(30)의 제 2 면 상에 개별화된 결정화 시드(seed) 층(40I), 강유전체층(50) 및 게이트 전극(60)들은 수직 방향(Z 방향)으로 서로 각각 소정 거리 이격되어 형성되며, 상기 이격된 공간은 층간 절연막 패턴(70I)일 수 있다.

도 3a를 참조하면, 강유전체층(50)은 6 nm 내지 12 nm 범위의 두께를 가지며, 게이트 전극(60)의 전체 또는 일부를 둘러 싸는 형태로 형성될 수 있다. 또한, 강유전체층(50)의 결정상은 사방정계 결정, 정방정계 결정 및 능면정계 결정으로 이루어진 군에서 선택되며, HfZrO₂, HfSiO₂(Si-doped HfO₂), HfAlO₂(Al-doped HfO₂), HfO₂, HfSiON, ZrO₂, ZrSiO₂, HfZrSiO₂, ZrSiON, LaAlO, HfDyO₂, HfScO₂, PVDF[poly(vinylidenefluoride)], P(VDF-TrFE)[poly(vinylidenefluoride-trifluoroethylene)], PZT(lead zirconate titanate), BTO (barium titanate), BLT(bismuth lanthanum titanate), SBT(strontium bismuth tantalate), SLT(near-stoichiometric lithium tantalate) 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 이들 강유전체층(50)의 각 재료들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

결정화 시드(seed) 층(40I)은 10 nm 내지 20 nm 범위의 두께를 가지며, 채널층(20)과 강유전체층(50) 사이에 형성되어 각 메모리 셀 내 강유전체층(50)의 결정화에 영향을 끼칠 수 있다. 결정화 시드(seed) 층(40I)은 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 또는 이들의 합금, 이들의 산화물, 이들의 질화물, 또는 이들의 실리콘화물을 포함할 수 있다. 일 실시예에서, 결정화 시드(seed) 층(40I)과 게이트 전극(60)은 동일한 재료로 형성될 수 있다. 이들 결정화 시드(seed) 층(40I)의 각 재료들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

또한, 채널층(20)은 8 nm 내지 12 nm 범위의 두께를 가지며, 다결정 구조의 실리콘(예: 도핑되지 않음 진성 반도체)을 포함할 수 있다. 채널층(20)의 재료는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예컨대, 채널층(20)은 N 형 또는 P 형 불순물이 도핑된 반도체를 포함할 수 있다. 결정화 시드(seed) 층(40I)이 전기 도전성을 갖는 경우 포함되는 전기 절연층(30)은 3 nm 내지 5 nm 범위의 두께를 가지며, 실리콘 산화물일 수 있지만, 이에 한정되는 것은 아니다.

상술한 바와 같이, 채널층(20)과 강유전체층(30) 사이의 메모리 셀간 개별화된 결정화 시드(seed) 층(40I)을 형성함으로써, 결정화 시드(seed) 층(40I)이 인접한 강유전체층(30)에 영향을 주지 않으므로 3 차원 강유전체 메모리 소자의 구성에서 강유전 특성을 개선시킬 수 있으며, 이로 인해, 인접 메모리 셀의 결정화 시드(seed) 층(40I)으로 인한 성능 열화를 최소화할 수 있다.

도 2b 및 도 3b를 참조하면, 본 발명의 다른 실시예에 따른 3 차원 강유전체 메모리 소자(1000)는 상기 복수의 코어 절연체 기둥들(10) 중 상기 제 1 방향(x 축)으로 배열된 상기 코어 절연체 기둥들(10) 사이에 배치되며, 상기 제 1 방향과 기판(S1)의 주면에 수직 방향으로 확장된 스트링 분리막(90)을 더 포함할 수 있다. 상기 스트링 분리막(90)은 일정한 두께의 평판 구조를 가질 수 있다. 스트링 분리막(90)에 의해 게이트 전극(60)은 제 1 서브 게이트 전극 및 제 2 서브 게이트 전극으로 전기적으로 분리될 수 있다. 또한, 스트링 분리막(90)에 의해 결정화 시드(seed) 층(40I)은 제 1 서브 결정화 시드(seed) 층 및 제 2 서브 결정화 시드(seed) 층으로 전기적으로 분리될 수 있다.

이때, 강유전체층(50)은, 상기 제 1 게이트 서브 전극과 상기 제 1 방향으로 배열된 코어 절연체 기둥들 (10)사이의 제 1 서브 강유전체층, 및 상기 제 2 게이트 서브 전극과 상기 제 1 방향으로 배열된 코어 절연체 기둥들 사이의 제 2 서브 강유전체층을 포함할 수 있다. 코어 절연체 기둥(10)은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다.

상술한 바와 같이, 코어 절연체 기둥들(10)은 기판(S1) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열된다. 코어 절연체 기둥들(10) 사이는 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 이격된 소자 분리 절연막(80)에 의해 분리될 수 있다. 소자 분리 절연막(80)에 의해 분리된 제 1 방향(x 방향)으로 배열된 코어 절연체 기둥들(10)은 각각 스트링 분리막(90)에 의해 양측으로 분리된 1 쌍의 메모리 스트링들(SA, SB)을 구성함으로써 공유될 수 있다. 예를 들면, 복수의 메모리 셀들 중 스트링 분리막(90)을 기준으로 좌측의 메모리 셀들(M1_A, M2_A,…, Mn_A; 이하, 좌측의 메모리 셀들로 구성된 스트링을 제 1 메모리 스트링이라 함)과 우측의 메모리 셀들(M1_B, M2_B,…, Mn_B; 이하, 우측의 메모리 셀들로 구성된 스트링을 제 2 메모리 스트링이라 함)이 이들에 결합된 하나의 코어 절연체 기둥(10)을 공유할 수 있다.

제 1 메모리 스트링(SA)과 제 2 메모리 스트링(SB)이 코어 절연체 기둥(10)을 공유하면서 독립된 메모리 스트링으로서 작동할 수 있는 것은, 스트링 분리막(90)에 의해 제 1 메모리 스트링(SA)의 제 1 게이트 서브 전극과 제 2 메모리 스트링(SB)의 제 2 게이트 서브 전극이 또는/및 제 1 서브 결정화 시드(seed) 층 및 제 2 서브 결정화 시드(seed) 층이 서로 전기적으로 분리되어 독립된 워드 라인으로 작동할 수 있기 때문에 가능하다. 예를 들면, 본 발명의 실시예에 따른 메모리 어레이에서, 제 1 메모리 스트링(SA)의 메모리 셀들(M1_A, M2_A,…, Mn_A)에 결합되는 상기 제 1 게이트 서브 전극은 홀수 워드 라인을 구성할 수 있다. 제 2 메모리 스트링(SB)의 메모리 셀들(M1_B, M2_B,…, Mn_B)에 결합되는 상기 제 2 게이트 서브 전극은 짝수 워드 라인을 구성할 수 있다. 반대로, 제 1 메모리 스트링(Sa)의 메모리 셀들(M1_A, M2_A,…, Mn_A)에 결합되는 상기 제 1 게이트 서브 전극이 짝수 워드 라인을 구성하고, 제 2 메모리 스트링(SB)의 메모리 셀들(M1_B, M2_B,…, Mn_B)에 결합되는 상기 제 2 게이트 서브 전극은 홀수 워드 라인을 구성할 수도 있다. 이하에서는, 제 1 메모리 스트링(SA)의 상기 제 1 게이트 서브 전극은 제 1 서브 라인이라 하고, 제 2 메모리 스트링(SB)의 상기 제 2 게이트 서브 전극은 제 2 서브 라인이라 지칭한다.

코어 절연체 기둥(10)의 하단부는 전술한 것과 같이, 예를 들면, 공통 소스 라인 또는 드레인 라인에 결합되고, 코어 절연체 기둥(10)의 상단부에는 비트 라인(미도시)이 결합될 수 있다. 상기 비트 라인과 최상위 메모리 셀의 워드 라인 사이에 스트링 선택 트랜지스터가 제공될 수 있다. 적층된 게이트 전극들(60)에 의해 제공되는 워드 라인들은 계단 형상으로 패터닝되어 이에 각각 접촉하는 콘택 플러그(미도시)를 통해 선택된 워드 라인에 독립적으로 바이어스를 인가할 수 있게 된다.

전술한 실시예에 따르면, 도 2b에 도시된 것과 같은 3 차원 강유전체 메모리 소자(1000)가 제공될 수 있다. 스트링 분리막(90)에 의해 제 1 방향(x 방향)으로 배열된 코어 절연체 기둥(10)은 양측의 도전체 패턴들에 의해 각각 공유되어, 스트링 분리막(90)이 없는 게이트 올 얼라운드(GAA) 구조(예컨대, 도 2a에 도시된 것과 같은 3 차원 강유전체 메모리 소자(1000))에 비하여 메모리 용량이 2 배로 향상될 수 있다.

또 다른 실시예에서, 도 2a의 3 차원 강유전체 메모리 소자(1000)에서 결정화 시드 층이 다결정 실리콘을 포함하고, 강유전체층 대신 밴드갭이 높은 절연체(예: Al₂O₃, SiO₂)가 사용된다면, 3 차원 강유전체 메모리 소자(1000)는 플로팅 게이트 타입의 플래시 메모리가 될 수 있다.

도 4a 내지 도 4s는 본 발명의 일 실시예에 따른 3 차원 강유전체 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 5a 내지 도 5s는 도 4a 내지 도 4s의 각 단면도들에 대응되는 평면도들이다.

도 4a 및 도 5a를 참조하면, 기판(S1)이 제공된다. 기판(S1)에는 드레인 라인 또는 소스 라인을 형성하기 위한 불순물 영역(S2) 또는 배선이 형성될 수 있으며, 불순물 영역(S2)은 기판(S1) 상에 어레이 형태로 배열될 수 있다. 또한, 기판(S1) 상에 트랜지스터를 포함하는 다양한 구동 소자가 더 형성될 수도 있다. 불순물 영역(S2)은 이온 주입공정에 의해 형성될 수 있으나, 본 발명은 이에 한정되지 않는다. 불순물 영역(S2)은 N 형 또는 P 형 불순물 중 어느 하나를 포함하며, 상기 N 형 불순물은 5 족 원자들(P, As, Sb, Bi)이며, P 형 불순물은 3족 원자들 (B, Al, Ga, In)일 수 있다.

도 4b 및 도 5b를 참조하면, 기판(S1) 상에 제 1 희생층(A1)과 제 2 희생층(B1)을 교번하여 반복 적층한다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다. 일 실시예에서, 제 1 희생층(A1)은 제 2 희생층(B1)과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 제 1 희생층(A1)이 실리콘 산화물인 경우, 제 2 희생층(B1)은 실리콘 질화물일 수 있거나, 제 1 희생층(A1)이 실리콘 질화물인 경우, 제 2 희생층(B1)은 실리콘 산화물일 수 있다. 예컨대, 실리콘 산화물/실리콘 질화물/실리콘 산화물의 적층 구조 또는 실리콘 질화물/실리콘 산화물/ 실리콘 질화물의 적층 구조가 화학 증착 또는 물리 증착에 의해 기판(S1) 상에 형성될 수 있다. 그러나, 이들 적층 구조의 형성은 예시적일 뿐 화학 증착 또는 물리 증착에 한정되지 않는다. 또한, 제 1 희생층(A1)과 제 2 희생층(B1)의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있다.

도 4c 및 도 5c를 참조하면, 이후, 제 1 희생층(A1)과 제 2 희생층(B1)을 수직방향(z 방향)으로 연속적으로 패터닝하여 채널층(도 2a의 20 참조)이 형성될 홀 영역(R1, R2)을 형성한다. 홀 영역(R1, R2)은 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장되어 형성될 수 있으며, 홀 영역(R1, R2)의 깊이는 기판(S1)이 도출되는 부분까지 일 수 있다. 또한, 메모리 셀간 아이솔레이션을 보장하며, 정보 저장을 위한 강유전체층(50) 및 채널층(20)과의 접촉 면적을 늘리고 또한 전기장을 집중하도록 하기 위해서, 홀 영역(R1, R2)은 원통형으로 형성될 수 있다. 하지만, 원통형의 홀 영역(R1, R2)은 예시적일 뿐 본 발명은 이에 한정되지 않는다.

도 4d 및 도 5d를 참조하면, 이후, 화학 증착, 물리 증착 또는 원자층 증착(ALD)을 통해 홀 영역(R1, R2)의 측벽 및 하부 상에 금속 또는 비금속 막이 형성되며, 상기 형성된 막은 후술할 공정에 의해 각 메모리 셀 내에서 개별화되거나 국부적으로 처리되어, 강유전체층(50)의 결정화를 돕는 결정화 시드(seed) 층(40I)이 된다. 강유전체층(50)은 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 또는 이들의 합금, 이들의 산화물, 이들의 질화물, 또는 이들의 실리콘화물을 포함할 수 있다. 이들 상기 막의 각 재료들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 또한, 원자층 증착(ALD)에 위한 막의 형성은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

도 4e 및 도 5e를 참조하면, 이후 형성된 막 상에 화학 증착(CVD), 물리 증착(PVD) 또는 원자층(ALD)을 통해 절연막이 형성될 수 있다. 상기 절연막은 도 2a의 전기 절연층(30)으로서, 메모리 셀 내 게이트 전극(60)의 절연막으로 이용될 수 있다.

도 4f 및 도 5f를 참조하면, 이후 상기 형성된 절연막 상에 상기 절연막과 식각 선택비를 갖는 막(PE)이 화학 증착(CVD), 물리 증착(PVD) 또는 원자층 증착(ALD)을 통해 형성될 수 있다. 상기 막(PE)은 후술할 하부 홀 식각 공정 시 상기 절연막의 손상을 막기 위한 용도로 사용될 수 있다. 상기 절연막(30)이 실리콘 산화물인 경우, 상기 절연막(30)과 식각 선택비를 갖는 막은 실리콘 질화물일 수 있다. 본 발명의 일 실시예에서 도 4f 및 도 5f에 따른 공정 단계는 생략될 수 있다.

도 4g 및 도 5g를 참조하면, 이후 채널층(20)의 드레인 라인 또는 소스 라인의 접촉을 위해, 홀 영역(R1, R2)의 하부(H)를 이방성 식각(anisotropic etch)식각 한다(이하, 하부 홀 식각 공정이라 칭함). 하부(H)의 식각 면적은 상부의 개구 면적과 동일하거나 작을 수 있다. 상기 이방성 식각은 반응성 이온 식각 (RIE: reactive ion etching)일 수 있으며, 하부의 절연막(예: 실리콘 산화물)을 제거하기 위해 CF4, SF6 같은 식각 가스가 이용되고 하부의 금속막(예: TiN)을 제거하기 위해 CHF3, BCl3, Cl2 같은 식각 가스가 이용될 수 있다. 하지만, 상기 식각 가스는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 하부 홀 식각 공정을 통해 기판(S1)의 불순물 영역(S2)이 원형으로 도출된다.

도 4h 및 도 5h를 참조하면, 이후 홀 영역(R1, R2)의 측벽에 남아 있는 막(PE)을 인산을 이용하여 선택적 식각을 수행하여 상기 절연막(30)이 노출되도록 한다. 하지만, 상기 식각 가스로 이용되는 인산은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 이때, 홀 영역(R1, R2)의 외벽에 존재하는 실리콘 산화물/실리콘 질화물/실리콘 산화물의 적층 또는 실리콘 질화물/실리콘 산화물/ 실리콘 질화물의 적층이 직접적으로 인산에 노출되지 않기 때문에 홀 영역(R1, R2)의 외벽에 존재하는 적층에 대해서 선택적 식각은 수행되지 않는다.

도 4i 및 도 5i를 참조하면, 이후, 상기 노출된 절연막(30) 및 상기 노출된 기판(S1)의 불순물 영역(S2) 상에 화학기상증착 또는 원자층 증착을 통해 다결정 실리콘을 증착한다. 일 실시예에서, 홀 영역(R1, R2)의 내측벽을 따라 상기 노출된 절연막(30) 및 상기 노출된 기판(S1)의 불순물 영역(S2) 상에 불순물이 도핑되지 않은 진성 실리콘이 소정의 두께를 가지며 증착될 수 있다. 본 발명에서 이에 한정되지 않으며, 불순물 반도체(예: P 형 또는 N 형 반도체)가 이용될 수 있다.

상기 증착된 다결정 실리콘은 채널층(20)으로 이용될 수 있으며, 채널층(20)의 하부는 기판(S1)의 불순물 영역(S2)과 접촉하도록 형성되어, 기판(S1) 상에 형성된 드레인 라인 또는 소스 라인에 전기적으로 연결될 수 있다.

도 4j 및 도 5j를 참조하면, 채널층(20) 형성 후 홀 영역(R1, R2)의 빈 공간을 실리콘 재료(예: 실리콘 산화물)로 채워서 코어 절연체 기둥(10)을 형성할 수 있다. 이때, 실리콘 산화물을 형성하는 방법은 SOD(Spin On Dielectric), 화학기상증착 및 원자층 증착 중 하나를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 코어 절연체 기둥(10)은 비정질일 수 있지만, 본 발명에서 이에 한정되지 않는다. 예컨대, 코어 절연체 기둥(10)은 다결정질 또는 에피택셜 성장된 단결정질일 수 있다. 일반적으로, 비정질 절연체가 결정질 절연체에 비해 누설 전류가 작고, 결정립 크기가 클수록 또는 가까울수록 누설 전류가 커지게 되므로, 코어 절연체 기둥(10)이 결정질 절연체로 사용될 경우, 비정질 절연체에 비해 채널 오동작 문제가 커질 수 있다. 도 2a를 참조하여 전술한 것과 같이, 코어 절연체 기둥들(10)은 기판(S1)에 수직 정렬된다. 다른 예로서, 코어 절연체 기둥들(10)은 공지의 Piped BiCs(P-BicS) 구조와 같은 U자 형상을 가질 수도 있다.

도 4k 및 도 5k를 참조하면, 기판(S1) 상에 수직 신장된 코어 절연체 기둥들(10) 사이에 또는 채널층(20)들 사이에 상기 제 1 희생층(A1) 및 제 2 희생층(B1)들의 각 측벽을 노출시키도록 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 1 트렌치 영역들(TH)을 형성할 수 있다. 이를 위해, SF6, CHF4, Ar 또는 이들의 혼합 가스를 이용하여 반응성 이온 식각 (RIE)이 수행될 수 있다. 또한, 코어 절연체 기둥들(10) 중 제 1 방향(x 방향)으로 확장된 코어 절연체 기둥 배열이 하나의 워드 라인은 형성하므로, 복수의 트렌치들(TH)에 의해 각각의 워드 라인이 분리될 수 있다.

도 4l 및 도 5l를 참조하면, 이후 상기 복수의 제 1 트렌치 영역들(TH)을 통하여, 불산(HF, Hydrofluoric acid) 또는 BOE(Buffered Oxide Etch)용액을 투입하여, 제 2 희생층(B1)을 선택적으로 식각함으로써, 셀 공간(CE)을 확보할 수 있다.

예컨대, 제 1 트렌치 영역(TH)을 통해 노출된 제 1 희생층(A1)과 제 2 희생층(B1)의 적층 구조에서 제 2 희생층(B1)을 제거한다. 이때, 제 1 희생층(A1)과 제 2 희생층(B1)의 식각 선택비를 이용하여 습식 식각에 의해 제 2 희생층(B1)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 제 1 희생층들 (A1) 사이로 코어 절연체 기둥(10)의 측벽이 노출되는 셀 공간들(CE)이 형성될 수 있다.

도 4m 및 도 5m를 참조하면, 이후 원자층 증착 또는 화학기상 증착을 통해서 상기 셀 공간(CE) 또는 제 1 희생층(A1) 상에 정보 저장을 위한 강유전체층(50)을 형성할 수 있다. 특히, 상기 셀 공간(CE) 내에 노출된 결정화 시드 층(40)의 표면 상에 강유전체층(50)이 형성된다. 강유전체층(50)은 HfZrO₂, HfSiO₂(Si-doped HfO₂), HfAlO₂(Al-doped HfO₂), HfO₂, HfSiON, ZrO₂, ZrSiO₂, HfZrSiO₂, ZrSiON, LaAlO, HfDyO₂, HfScO₂, PVDF[poly(vinylidenefluoride)], P(VDF-TrFE)[poly(vinylidenefluoride-trifluoroethylene)], PZT(lead zirconate titanate), BTO (barium titanate), BLT(bismuth lanthanum titanate), SBT(strontium bismuth tantalate), SLT(near-stoichiometric lithium tantalate) 또는 이들의 조합 중 어느 하나를 포함할 수 있다.

도 4n 및 도 5n를 참조하면, 강유전체층(50) 형성 후에, 화학기상증착 또는 원자층 증착을 통하여 상기 제 2 희생층(B1)이 제거되어 형성된 셀 공간(CE) 및 복수의 제 1 트렌치들(TH)을 매립하여 게이트 전극(60)을 형성할 수 있다. 일 실시예에서, 게이트 전극(60)의 재료는 결정화 시드(seed) 층(40I)의 재료와 동일할 수 있다. 예컨대, 게이트 전극(60)의 재료로서 티타늄 질화막(TiN)이 사용될 수 있다.

도 4o 및 도 5o를 참조하면, 게이트 전극(60)을 형성한 후, 격리(isolation)를 위해 제 2 트렌치들(H)을 형성할 수 있다. 예컨대, 기판(S1) 상에 수직 신장된 코어 절연체 기둥들(10) 사이에 또는 메모리 셀들 사이에 상기 제 1 희생층(A1)의 각 측벽(SW)에 강유전체층(50)을 노출시키도록 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 2 트렌치들(H)을 형성할 수 있다. 이를 위해, BCL3, Cl2 또는 이들의 혼합 가스를 이용하여 건식 식각(dry etch)이 수행될 수 있다. 또한, 코어 절연체 기둥들(10) 중 제 1 방향(x 방향)으로 확장된 코어 절연체 기둥 배열이 하나의 워드 라인은 형성하므로, 복수의 트렌치들(H)에 의해 각각의 워드 라인이 분리될 수 있다.

도 4p 및 도 5p를 참조하면, HF 또는 BOE를 이용한 선택 식각을 통해, 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 2 트렌치들(H)을 따라 노출된 제 1 희생층(A1)의 각 측벽(SW)의 강유전체층(50) 및 노출된 기판(S1) 하부의 강유전체층(50)를 제거한다(E). 이때, 각 측벽(SW)의 강유전체층(50)이 제거됨으로써, 제 1 희생층(A1)의 측면이 노출될 수 있다.

도 4q 및 도 5q를 참조하면, 이후, 제 2 트렌치 영역(H)을 통해 노출된 제 1 희생층(A1)을 인산을 이용한 선택 식각하여 제거한다(E). 이때, 제 1 희생층(A1)이 선택적으로 제거됨으로써, 상기 셀간 공간 상의 결정화 시드 층(40)이 노출될 수 있다. 여기서, 인산은 하나의 예일 뿐, 본 발명은 제 1 희생층(A1)을 제거하기 위한 식각 가스로 이들로 제한되지 않는다.

도 4r 및 도 5r를 참조하면, 이후, 상기 셀간 공간 상에 노출된 결정화 시드 층(40)을 제거하기 위해서(IM), 선택적 식각을 수행될 수 있다. 이때, 선택적으로 강유전체층(50)의 길이보다 긴 게이트 전극(60)의 길이를 정렬시키기 위해, 즉, 강유전체층(50)의 길이와 일치하도록 게이트 전극(60)에 대해 선택적 식각을 수행될 수 있다(IM).

예컨대, NaOH+H2O2 솔루션을 기반으로 대략 45 ℃, 20 초 내지 40 초의 범위 내에서 선택 식각을 통해, 상기 셀간 공간 상에 노출된 결정화 시드 층(40)이 제거되어, 각 메모리 셀마다 개별화된 또는 국부화된 결정화 시드 층(40I)이 형성될 수 있으며, 결정화 시드 층(40I)과 동일한 재료를 사용하는 게이트 전극(60)의 일부가 식각되어 강유전체층(50)의 길이와 비슷하게 형성될 수 있다. 또한, 도시하지 않았지만, 도 4r 및 도 5r에 단계에서 강유전체층(50)의 결정화를 위한 열처리가 더 수행될 수 있다. 예컨대, 대략 600 ℃의 질소분위기 열처리가 진행될 수 있다.

도 4s 및 도 5s를 참조하면, 코어 절연체 기둥들(10)을 중심으로 적층되어 구성된 메모리 셀들 간 격리(isolation)를 위해서, SOD(Spin On Dielectric), 화학기상증착 또는 원자층 증착을 통하여 제 1 희생층(A1)이 제거되어 형성된 셀 공간 및 복수의 제 2 트렌치 영역들(H)을 실리콘 산화물(SiO2)로 매립할 수 있다. 예컨대, 제 1 코어 절연체 기둥(10)을 중심으로 형성된 제 1 메모리 셀들과 제 2 코어 절연체 기둥(10)을 중심으로 형성된 제 2 메모리 셀들 사이는 실리콘 산화물(SiO2)에 의해 매립될 수 있다. 여기서, 코어 절연체 기둥(10)을 중심으로 링형 형태로 적층된 메모리 셀들은 사이는 층간 절연막 패턴(70I)을 가지며, 소자 분리 절연막(80)에 제 1 방향(x 방향)으로 배열된 코어 절연체 기둥들(10)은 서로 이격 분리될 수 있다.

본 발명의 다른 실시예에서, 도 2b의 3 차원 강유전체 메모리 소자를 제조하기 위해서, 상기 제 1 방향으로 배열된 코어 절연체 기둥들(10) 사이에 제 1 방향(x 방향) 및 수직 방향(z 방향)으로 확장된 제 3 트렌치 영역을 형성하고, 이후, 제 3 트렌치 영역을 채워 스트링 분리막(90)을 형성하는 공정을 더 포함할 수 있다. 스트링 분리막(90)에 의해 제 1 서브 메모리 스트링 및 제 2 서브 메모리 스트링이 분리가 달성될 수 있다. 예컨대, 도 2b의 3 차원 강유전체 메모리 소자의 제조 공정은 도 4a 내지 도 4j의 공정 단계 이후에, 하기 도 6a 내지 도 6s의 단계들이 수행될 수 있다.

도 6a 내지 도 6s는 본 발명의 다른 실시예에 따른 3 차원 강유전체 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 7a 내지 도 7s는 도 6a 내지 도 6s의 각 단면도들에 대응되는 평면도들이다. 여기서, 도 6a 내지 도 6s의 단면도는 제 1 열의 코어 절연체 기둥(10)과 제 2 열의 스트링 분리막(90)를 나타내기 위해 사선으로 자른 단면도이다.

도 6a 및 도 7a를 참조하면, 도 4j의 공정 단계 이후, 채널의 셀을 분리하기 위해서, 다시 말해, 스트링 스트링을 제 1 메모리 스트링(SA)과 제 2 메모리 스트링(SB)을 분리하기 위해, 도 7a에처럼, 제 1 방향(x 축 방향)으로 배열된 코어 절연체 기둥들(10) 사이에 수직방향(z 축 방향)으로 불연속적으로 바이어(Via) 패터닝하여 스트링 분리막(90)이 형성될 홀 영역(R)을 형성한다. 또한, 홀 영역(R)을 통해 제 1 코어 절연체 기둥들(10) 상에 형성된 제 1 강유전체층(50)과 제 2 코어 절연체 기둥들(10) 상에 형성된 제 2 강유전체층(50)이 연결될 수 있다.

홀 영역(R)은 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장되어 형성될 수 있으며, 홀 영역(R)의 깊이는 기판(S1)이 도출되는 부분까지 일 수 있다. 또한, 홀 영역(R)은 타원형으로 형성될 수 있다. 하지만, 타원형의 홀 영역(R)은 예시적일 뿐 본 발명은 이에 한정되지 않는다.

도 6b 및 도 7b를 참조하면, 도 4d의 단계에서 형성된 강유전체층(50)의 결정화를 돕는 결정화 시드(seed) 층(40I)으로 이용되는 막을 제 1 막(D1)과 제 2 막(D2)을 분리하기 위해 도 6a의 홀 영역(R)을 통해 식각이 수행될 수 있다. 예컨대, NaOH+H2O2 솔루션을 이용하여 대략 45˚C에서 대략 20 초 내지 40 초 동안에, TiN 층에 대해서 선택적 식각이 수행될 수 있다.

도 6c 및 도 7c를 참조하면, 이후 화학기상증착 또는 원자층 증착을 통하여 홀 영역(R)을 실리콘 질화물(SiN)로 매립할 수 있다.

도 6d 및 도 7d를 참조하면, 이후 기판(S1) 상에 수직 신장된 코어 절연체 기둥들(10) 사이에 또는 채널층(20)들 사이에 상기 제 1 희생층(A1) 및 제 2 희생층(B1)들의 각 측벽을 노출시키도록 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 1 트렌치 영역들(TH)을 형성할 수 있다. 이를 위해, SF6, CHF4, Ar 또는 이들의 혼합 가스를 이용하여 반응성 이온 식각 (RIE)이 수행될 수 있다. 또한, 코어 절연체 기둥들(10) 중 제 1 방향(x 방향)으로 확장된 코어 절연체 기둥 배열이 하나의 워드 라인은 형성하므로, 복수의 트렌치들(TH)에 의해 각각의 워드 라인이 분리될 수 있다.

도 6e 및 도 7e를 참조하면, 이후 상기 복수의 제 1 트렌치 영역들(TH)을 통하여, 불산(HF, Hydrofluoric acid) 또는 BOE(Buffered Oxide Etch)용액을 투입하여, 제 2 희생층(B1)을 선택적으로 식각함으로써, 셀 공간(CE)을 확보할 수 있다. 예컨대, 제 1 트렌치 영역(TH)을 통해 노출된 제 1 희생층(A1)과 제 2 희생층(B1)의 적층 구조에서 제 2 희생층(B1)을 제거한다. 이때, 제 1 희생층(A1)과 제 2 희생층(B1)의 식각 선택비를 이용하여 습식 식각에 의해 제 2 희생층(B1)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 제 1 희생층들 (A1) 사이로 코어 절연체 기둥(10)의 측벽이 노출되는 셀 공간들(CE)이 형성될 수 있다.

도 6f 및 도 7f를 참조하면, 이후 원자층 증착 또는 화학기상 증착을 통해서 상기 셀 공간(CE) 또는 제 1 희생층(A1) 상에 정보 저장을 위한 강유전체층(50)을 형성할 수 있다. 특히, 상기 셀 공간(CE) 내에 노출된 결정화 시드 층(40)의 표면 상에 강유전체층(50)이 형성된다.

도 6g 및 도 7g를 참조하면, 강유전체층(50) 형성 후에, 화학기상증착 또는 원자층 증착을 통하여 상기 제 2 희생층(B1)이 제거되어 형성된 셀 공간(CE) 및 복수의 제 1 트렌치들(TH)을 매립하여 게이트 전극(60)을 형성할 수 있다. 일 실시예에서, 게이트 전극(60)의 재료는 결정화 시드(seed) 층(40I)의 재료와 동일할 수 있다. 예컨대, 게이트 전극(60)의 재료로서 티타늄 질화막(TiN)이 사용될 수 있다.

도 6h 및 도 7h를 참조하면, 게이트 전극(60)을 형성한 후, 격리(isolation)를 위해 제 2 트렌치들(H)을 형성할 수 있다. 예컨대, 기판(S1) 상에 수직 신장된 코어 절연체 기둥들(10) 사이에 또는 메모리 셀들 사이에 상기 제 1 희생층(A1)의 각 측벽(SW)에 강유전체층(50)을 노출시키도록 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 2 트렌치들(H)을 형성할 수 있다. 이를 위해, BCL3, Cl2 또는 이들의 혼합 가스를 이용하여 건식 식각(dry etch)이 수행될 수 있다. 또한, 코어 절연체 기둥들(10) 중 제 1 방향(x 방향)으로 확장된 코어 절연체 기둥 배열이 하나의 워드 라인은 형성하므로, 복수의 트렌치들(H)에 의해 각각의 워드 라인이 분리될 수 있다.

도 6i 및 도 7i를 참조하면, HF 또는 BOE를 이용한 선택 식각을 통해, 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 복수의 제 2 트렌치들(H)을 따라 노출된 제 1 희생층(A1)의 각 측벽(SW)의 강유전체층(50) 및 노출된 기판(S1) 하부의 강유전체층(50)를 제거한다(E). 이때, 각 측벽(SW)의 강유전체층(50)이 제거됨으로써, 제 1 희생층(A1)의 측면이 노출될 수 있다.

도 6j 및 도 7j를 참조하면, 이후, 제 2 트렌치 영역(H)을 통해 노출된 제 1 희생층(A1) 및 홀 영역(R)에 매립된 실리콘 질화물(SiN)을 인산을 이용한 선택 식각하여 제거한다(E). 이때, 제 1 희생층(A1)이 선택적으로 제거됨으로써, 상기 셀간 공간 상의 결정화 시드 층(40)이 노출될 수 있다. 여기서, 인산은 하나의 예일 뿐, 본 발명은 제 1 희생층(A1)을 제거하기 위한 식각 가스로 이들로 제한되지 않는다.

도 6k 및 도 7k를 참조하면, 이후, 상기 셀간 공간 상에 노출된 결정화 시드 층(40)을 제거하기 위해서(IM), 선택적 식각을 수행될 수 있다. 이때, 선택적으로 강유전체층(50)의 길이보다 긴 게이트 전극(60)의 길이를 정렬시키기 위해, 즉, 강유전체층(50)의 길이와 일치하도록 게이트 전극(60)에 대해 선택적 식각을 수행될 수 있다(IM).

예컨대, NaOH+H2O2 솔루션을 기반으로 대략 45 ℃, 20 초 내지 40 초의 범위 내에서 선택 식각을 통해, 상기 셀간 공간 상에 노출된 결정화 시드 층(40)이 제거되어, 각 메모리 셀마다 개별화된 또는 국부화된 결정화 시드 층(40I)이 형성될 수 있으며, 결정화 시드 층(40I)과 동일한 재료를 사용하는 게이트 전극(60)의 일부가 식각되어 강유전체층(50)의 길이와 비슷하게 형성될 수 있다. 또한, 도시하지 않았지만, 도 6k 및 도 7k에 단계에서 강유전체층(50)의 결정화를 위한 열처리가 더 수행될 수 있다. 예컨대, 대략 600 ℃의 질소분위기 열처리가 진행될 수 있다.

도 6l 및 도 7l를 참조하면, 코어 절연체 기둥들(10)을 중심으로 적층되어 구성된 메모리 셀들 간 격리(isolation)를 위해서, SOD(Spin On Dielectric), 화학기상증착 또는 원자층 증착을 통하여 제 1 희생층(A1)이 제거되어 형성된 셀 공간, 복수의 제 2 트렌치 영역들(H), 그리고 노출된 홀 영역(R)을 실리콘 산화물(SiO2)로 매립할 수 있다. 예컨대, 제 1 코어 절연체 기둥(10)을 중심으로 형성된 제 1 메모리 셀들과 제 2 코어 절연체 기둥(10)을 중심으로 형성된 제 2 메모리 셀들 사이는 실리콘 산화물(SiO2)에 의해 매립 될 수 있다. 여기서, 코어 절연체 기둥(10)을 중심으로 링형 형태로 적층된 메모리 셀들은 사이는 층간 절연막 패턴(70I)을 가지며, 소자 분리 절연막(80)에 제 1 방향(x 방향)으로 배열된 코어 절연체 기둥들(10)은 서로 이격 분리될 수 있다.

다른 실시예에서, 도 6a 내지 도6c의 단계들과 도 6d 내지 도 6i 단계들은 순서가 변경될 수 있다. 예컨대, 단계들과 도 6d 내지 도 6i 단계들이 수행된 후에, 도 6a 내지 도6c의 단계들이 수행될 수 있다.

도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.

도 8을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 강유전체 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 강유전체 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다. 비휘발성 강유전체 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.

도 9를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 비휘발성 강유전체 메모리 소자(2100)를 포함할 수 있다. 비휘발성 강유전체 메모리 소자(2100)는 도 1 내지 도 5를 참조하여 개시한 강유전체 메모리 소자(1000)를 포함할 수 있다. 비휘발성 강유전체 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.

메모리 컨트롤러(2200)는 비휘발성 강유전체 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 비휘발성 강유전체 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 비휘발성 강유전체 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.

메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.

도 10을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 비휘발성 강유전체 메모리(3100) 및 강유전체 컨트롤러(3200)를 포함할 수 있다. 강유전체 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 강유전체 메모리(3100)를 제어할 수 있다. 강유전체 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 강유전체 메모리 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.

도 11은 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.

도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 강유전체 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.

도 11에 도시된 강유전체 메모리 소자(4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 강유전체 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 불휘발성 강유전체 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 강유전체 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

S1: 기판, S2: 불순물 영역,
10: 코어 절연체 기둥, 20: 채널층,
30: 전기 절연층, 40I: 결정화 시드(seed) 층,
50: 강유전체층, 60: 게이트 전극
70I: 층간 절연막 패턴, 80: 소자 분리 절연막,
90: 스트링 분리막,
A1: 제 1 희생층, B1: 제 2 희생층.

Claims

복수의 메모리 셀들을 포함하는 3 차원 강유전체 메모리 소자로서,
각 메모리 셀은,
기판 상에 수직 신장된 채널층;
상기 채널 층 상의 정보 저장을 위한 강유전체층;
상기 채널층과 상기 강유전체층 사이의 셀간 개별화된 결정화 시드(seed) 층; 및
상기 강유전체층 상의 게이트 전극을 포함하는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서
상기 강유전체층은 상기 메모리 셀마다 개별화되는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서
상기 결정화 시드 층이 전기 도전성을 갖는 경우, 상기 채널층과 상기 결정화 시드 층 사이에 전기 절연층을 더 포함하는 3 차원 강유전체 메모리 소자.
제 3 항에 있어서
상기 전기 절연층은 상기 채널층을 따라 인접하는 메모리 셀들로 확장된 3차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 3차원 강유전체 메모리 소자는,
상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되는 복수의 코어 절연체 기둥들을 더 포함하며,
상기 채널층은 각 코어 절연체 기둥의 측벽 상에 형성되며,
상기 채널층의 일부는 상기 기판과 접촉하는 3 차원 강유전체 메모리 소자.
제 5 항에 있어서
상기 각 메모리 셀은 상기 각 코어 절연체 기둥을 따라 상기 기판 상에 수직 방향으로 반복 적층되어 메모리 스트링을 구성하는 3 차원 강유전체 메모리 소자.
제 6 항에 있어서
상기 3차원 강유전체 메모리 소자는,
상기 반복 적층된 각 메모리 셀간 층간 절연막 패턴을 더 포함하는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서
상기 강유전체층의 결정상은 사방정계 결정, 정방정계 결정 및 능면정계 결정으로 이루어진 군에서 선택되는 3차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 결정화 시드(seed) 층은 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 또는 이들의 합금, 이들의 산화물, 이들의 질화물, 또는 이들의 실리콘화물을 포함하는 것을 특징으로 하는 3차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 강유전체층은 HfZrO₂, HfSiO₂(Si-doped HfO₂), HfAlO₂(Al-doped HfO₂), HfO₂, HfSiON, ZrO₂, ZrSiO₂, HfZrSiO₂, ZrSiON, LaAlO, HfDyO₂, HfScO₂, PVDF[poly (vinylidenefluoride)], P(VDF-TrFE)[poly(vinylidenefluoride-trifluoroethylene)], PZT(lead zirconate titanate), BTO (barium titanate), BLT(bismuth lanthanum titanate), SBT(strontium bismuth tantalate), SLT(near-stoichiometric lithium tantalate) 또는 이들의 조합 중 어느 하나를 포함하는 3차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 결정화 시드(seed) 층과 상기 게이트 전극은 동일한 재료로 형성되는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 채널층은 진성 실리콘을 포함하며, 8 nm 내지 12 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 강유전체층은 6 nm 내지 12 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자.
제 1 항에 있어서,
상기 결정화 시드(seed) 층은 10 nm 내지 20 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자.
기판 상에 서로 다른 식각비를 갖는 제 1 희생층 및 제 2 희생층을 복수회 반복 적층하여, 몰드 층 스택을 제공하는 단계;
상기 몰드 층 스택을 수직 관통하는 복수의 관통홀들을 형성하는 단계;
상기 복수의 관통홀들의 측벽에 결정화 시드 층을 형성하는 단계;
상기 결정화 시드 층 상에 반도체층을 형성하여 상기 기판 상에 수직 신장된 복수의 채널층들을 형성하는 단계;
상기 복수의 채널층들 사이에 상기 제 1 및 제 2 희생층들의 각 측벽을 노출시키는 복수의 제 1 트렌치들을 형성하는 단계;
상기 복수의 제 1 트렌치들을 통하여, 상기 제 1 희생층을 제거하여 셀 공간을 확보하는 단계;
상기 셀 공간 내에 노출된 상기 결정화 시드 층의 표면 상에 강유전체층을 형성하는 단계;
상기 셀 공간 내에 상기 강유전체층 상에 게이트 전극용 도전층을 매립하는 단계;
상기 복수의 채널층들 사이에 복수의 제 2 트렌치들을 형성하여,
상기 게이트 전극용 도전층을 개별화하여 게이트 전극들을 제공하는 단계;
상기 복수의 제 2 트렌치들 내의 상기 게이트 전극들 사이에 노출된 상기 강유전체층의 일부를 식각하여, 상기 제 2 희생층의 표면을 노출시키는 단계;
상기 노출된 제 2 희생층을 제거하여, 상기 결정화 시드 층의 일부를 노출시키는 단계; 및
상기 노출된 결정화 시드 층의 일부를 제거하여, 개별화된 결정화 시드(seed) 층을 형성하는 단계를 포함하는 3 차원 강유전체 메모리 소자의 제조 방법.
제 15 항에 있어서,
상기 제 1 희생층은 실리콘 질화물(SiN)를 포함하고 상기 제 2 희생층은 실리콘 산화물(SiO₂)을 포함하거나,
상기 제 1 희생층은 실리콘 산화물(SiO₂)을 포함하고 상기 제 2 희생층은 실리콘 질화물(SiN)을 포함하는 3 차원 강유전체 메모리 소자의 제조 방법.
제 15 항에 있어서,
상기 결정화 시드 층을 형성한 후, 상기 복수의 관통홀들 내에 노출된 상기 결정화 시드 층 상에 전기 절연막을 형성하는 단계;
상기 전기 절연막 상에 형성된 식각 보호용 절연막을 형성하는 단계;
상기 식각 보호용 절연막과 상기 전기 절연막을 연속적으로 비등방 식각하여, 상기 전기 절연막과 상기 식각 보호용 절연막의 저부에 상기 기판의 콘택 영역을 노출시키기 위한 개구를 형성하는 단계; 및
상기 식각된 식각 보호용 절연막을 제거하는 단계를 더 포함하는 3 차원 강유전체 메모리 소자의 제조 방법.
제 17 항에 있어서,
상기 기판 상에 수직 신장된 복수의 채널층들을 형성한 후, SOD(Spin On Dielectric), 화학기상 증착 및 원자층 증착 중 어느 하나를 이용하여 상기 복수의 관통홀들 내에 코어 절연체 기둥을 형성하는 단계를 더 포함하는 3 차원 강유전체 메모리 소자의 제조 방법.