KR20210043235A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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KR20210043235A
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이건영
김선영
이재길
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에스케이하이닉스 주식회사
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Abstract

본 기술은 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 도전 패턴 및 상기 채널 구조체 사이의 메모리 패턴을 포함하고, 상기 메모리 패턴은, 상기 도전 패턴과 접하는 블로킹 패턴; 상기 채널 구조체와 접하는 터널 패턴; 상기 블로킹 패턴 및 상기 터널 패턴 사이의 저장 패턴; 및 상기 블로킹 패턴 및 상기 터널 패턴 사이의 강유전 패턴을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치 및 그의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다.
데이터를 저장하는 방식 및 유지 방식에 따라, 반도체 메모리 장치는 휘발성(Volatile) 반도체 메모리 장치와 비휘발성(Non-volatile) 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치이고, 비휘발성 반도체 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 메모리 장치이다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 비휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 도전 패턴 및 상기 채널 구조체 사이의 메모리 패턴을 포함하고, 상기 메모리 패턴은, 상기 도전 패턴과 접하는 블로킹 패턴; 상기 채널 구조체와 접하는 터널 패턴; 상기 블로킹 패턴 및 상기 터널 패턴 사이의 저장 패턴; 및 상기 블로킹 패턴 및 상기 터널 패턴 사이의 강유전 패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 도전 패턴 및 상기 채널 구조체 사이의 메모리 패턴을 포함하고, 상기 메모리 패턴은, 서로 이격되는 강유전 패턴들; 및 상기 강유전 패턴들 사이의 저장 패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 관통홀 및 상기 관통홀과 연결되는 리세스를 포함하는 적층체; 상기 관통홀 및 상기 리세스를 정의하는 상기 적층체의 표면들을 덮는 블로킹막; 상기 블로킹막 내의 터널막; 상기 터널막 내의 채널 구조체; 및 상기 리세스 내에서 상기 블로킹막 및 상기 터널막 사이에 배치되는 메모리 패턴을 포함하고, 상기 메모리 패턴은 저장 패턴 및 강유전 패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 도전 패턴, 채널 구조체, 상기 도전 패턴과 상기 채널 구조체 사이의 저장 패턴 및 강유전 패턴을 포함하고, 상기 강유전 패턴은 결정 구조가 서로 다른 복수개의 도메인들을 포함하는 메모리 셀의 프로그램 동작에 있어서, 상기 저장 패턴에 전하가 트랩되도록 상기 도전 패턴에 프로그램 전압을 인가하는 단계; 및 상기 강유전 패턴이 다양한 분극 배향들을 가지도록 상기 도전 패턴에 분극 변경 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 도전 패턴, 채널 구조체, 상기 도전 패턴과 상기 채널 구조체 사이의 저장 패턴 및 강유전 패턴을 포함하고, 상기 강유전 패턴은 결정 구조가 서로 다른 제1 및 제2 도메인들을 포함하는 메모리 셀의 프로그램 동작에 있어서, 상기 저장 패턴에 전하가 트랩되도록 상기 도전 패턴에 프로그램 전압을 인가하는 단계; 및 상기 제1 및 제2 도메인들의 분극 배향을 변경하기 위해 상기 도전 패턴에 제1 분극 변경 전압을 인가하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 메모리 장치는 메모리 패턴이 강유전 패턴 및 저장 패턴을 포함할 수 있다. 이로써, 본 기술의 실시예들에 따른 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프이다.
도 1b 내지 1e는 도 1a에 따른 강유전층의 전계 대비 분극 특성을 설명하기 위한 강유전 소자 구조물의 도면들이다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2b는 도 2a에 따른 반도체 메모리 장치를 상세하게 설명하기 위한 단면도이다.
도 2c는 도 2a 및 2b에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도이다.
도 3a는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 3b는 도 3a에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 5a는 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 5b는 도 5a의 A영역의 확대도이다.
도 6a 내지 6f는 도 5a 및 5b에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 8은 본 발명의 제7 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
도 1a는 본 발명의 제1 실시예에 따른 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프이다. 도 1b 내지 1e는 도 1a에 따른 강유전층의 전계 대비 분극 특성을 설명하기 위한 강유전 소자 구조물의 도면들이다.
도 1a 및 도 1b를 참조하면, 강유전 소자 구조물(1000S)은 제1 전극(1001), 강유전층(1002) 및 제2 전극(1003)을 포함할 수 있다. 강유전층(1002)은 강유전 물질을 포함할 수 있고, 강유전성을 가지는 결정 구조를 가질 수 있다. 강유전층(1002)은 제1 도메인(DM1) 및 제2 도메인(DM2)을 포함할 수 있다. 제1 및 제2 도메인들(DM1, DM2)은 서로 다른 결정 구조를 가질 수 있다. 제1 및 제2 도메인들(DM1, DM2)은 서로 다른 전계 대비 분극 특성을 가질 수 있다.
강유전 소자 구조물(1000S)의 제1 및 제2 전극(1001, 1003) 사이에 전계가 인가되는 경우, 강유전층(1002)의 제1 및 제2 도메인들(DM1, DM2) 각각의 분극은 도 1a의 히스테리시스 그래프(1000a, 1000b)를 따르는 특성을 가질 수 있다. 제1 도메인(DM1)의 분극은 제1 히스테리시스 그래프(1000a)를 따르는 특성을 가질 수 있고, 제2 도메인(DM2)의 분극은 제2 히스테리시스 그래프(1000b)를 따르는 특성을 가질 수 있다.
제1 히스테리시스 그래프(1000a)는, 한 쌍의 제1 및 제2 항전계들(Ec1, Ec2) 및 한 쌍의 제1 및 제2 잔류 분극들(Pr1, Pr2)을 나타낼 수 있다. 이때, 제1 잔류 분극(Pr1)은 제1 분극 배향(Pd1)을 가지며, 제2 잔류 분극(Pr2)은 상기 제1 분극 배향(Pd1)과 반대 방향인 제2 분극 배향(Pd2, 도 1d 참조)을 가질 수 있다. 또한, 제1 히스테리시스 그래프(1000a)는, 한 쌍의 제1 및 제2 포화 전계들(Es1, Es2)에서, 각각 한 쌍의 제1 및 제2 포화 분극들(Ps1, Ps2)을 나타낼 수 있다.
제2 히스테리시스 그래프(1000b)는, 한 쌍의 제3 및 제4 항전계들(Ec3, Ec4) 및 한 쌍의 제3 및 제4 잔류 분극들(Pr3, Pr4)을 나타낼 수 있다. 이때, 제3 잔류 분극(Pr3)은 제1 분극 배향(Pd1)을 가지며, 제4 잔류 분극(Pr4)은 상기 제1 분극 배향(Pd1)과 반대 방향인 제2 분극 배향(Pd2, 도 1d 참조)을 가질 수 있다. 또한, 제2 히스테리시스 그래프(1000b)는, 한 쌍의 제3 및 제4 포화 전계들(Es3, Es4)에서, 각각 한 쌍의 제3 및 제4 포화 분극들(Ps3, Ps4)을 나타낼 수 있다.
도 1a 및 1b를 참조하면, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 양의 극성의 전압을 인가하여 제1 전극(1001)에서 제2 전극(1003) 방향으로 제1 전계(AE1)가 생성될 수 있다. 상기 제1 전계(AE1)의 절대치는 제1 도메인(DM1)의 제1 포화 전계(Es1)의 절대치 이상일 수 있다. 이 경우, 제1 도메인(DM1)은 제1 포화 분극(Ps1)을 가질 수 있고, 제2 도메인(DM2)은 제3 포화 분극(Ps3)을 가질 수 있다. 이어서, 상기 제1 전계(AE1)를 제거하면, 제1 도메인(DM1)은 도 1b와 같이 제1 분극 배향(Pd1)을 가지는 제1 잔류 분극(Pr1)을 가질 수 있고, 제2 도메인(DM2)은 도 1b와 같이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가질 수 있다.
도 1a 및 1c를 참조하면, 제1 도메인(DM1)이 제1 분극 배향(Pd1)을 가지는 제1 잔류 분극(Pr1)을 가지고, 제2 도메인(DM2)이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 음의 극성의 전압을 인가하여 제2 전극(1003)에서 제1 전극(1001) 방향으로 제2 전계(AE2)가 생성될 수 있다. 상기 제2 전계(AE2)의 절대치는 제2 도메인(DM2)의 제4 포화 전계(Es4)의 절대치 이상이고 제1 도메인(DM1)의 제2 항전계(Ec2)의 절대치 미만일 수 있다. 이 경우, 제1 도메인(DM1)은 분극 방향이 변하지 않을 수 있고, 제2 도메인(DM2)은 제4 포화 분극(Ps4)을 가질 수 있다. 이어서, 상기 제2 전계(AE2)를 제거하면, 제1 도메인(DM1)은 도 1c와 같이 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가질 수 있고, 제2 도메인(DM2)은 도 1c와 같이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가질 수 있다.
도 1a 및 1d를 참조하면, 제1 도메인(DM1)이 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가지고, 제2 도메인(DM2)이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 음의 극성의 전압을 인가하여 제2 전극(1003)에서 제1 전극(1001) 방향으로 제3 전계(AE3)가 생성될 수 있다. 상기 제3 전계(AE3)의 절대치는 제1 도메인(DM1)의 제2 포화 전계(Es2)의 절대치 이상일 수 있다. 이 경우, 제1 도메인(DM1)은 제2 포화 분극(Ps2)을 가질 수 있고, 제2 도메인(DM2)은 제4 포화 분극(Ps4)을 가질 수 있다. 이어서, 상기 제3 전계(AE3)를 제거하면, 제1 도메인(DM1)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 제2 잔류 분극(Pr2)을 가질 수 있고, 제2 도메인(DM2)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가질 수 있다.
도 1a 및 1e를 참조하면, 제1 도메인(DM1)이 제2 분극 배향(Pd2)을 가지는 제2 잔류 분극(Pr2)을 가지고, 제2 도메인(DM2)이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 양의 극성의 전압을 인가하여 제1 전극(1001)에서 제2 전극(1003) 방향으로 제4 전계(AE4)가 생성될 수 있다. 상기 제4 전계(AE4)의 절대치는 제2 도메인(DM2)의 제3 포화 전계(Es3)의 절대치 이상이고, 제1 도메인(DM1)의 제1 항전계(Ec1)의 절대치 미만일 수 있다. 이 경우, 제1 도메인(DM1)은 분극 방향이 변하지 않을 수 있고, 제2 도메인(DM2)은 제3 포화 분극(Ps3)을 가질 수 있다. 이어서, 상기 제4 전계(AE4)를 제거하면, 제1 도메인(DM1)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있고, 제2 도메인(DM2)은 도 1d와 같이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가질 수 있다. 위와 같이, 강유전층(1002)의 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들의 방향은 제1 및 제2 도메인들(DM1, DM2)에 인가되는 전계들(AE1, AE2, AE3, AE4)의 방향 및 크기에 따라 조절될 수 있다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2b는 도 2a에 따른 반도체 메모리 장치를 상세하게 설명하기 위한 단면도이다. 도 2c는 도 2a 및 2b에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도이다.
도 2a를 참조하면, 반도체 메모리 장치는 기판(SUB), 기판(SUB) 상의 주변회로 구조(PC) 및 주변회로 구조(PC) 상의 메모리 셀 어레이를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변회로 구조(PC)는 메모리 셀 어레이와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자들로 이용될 수 있다.
주변회로 구조(PC)는 메모리 셀 어레이와 기판(SUB) 사이에 배치될 수 있다. 예를 들어, 메모리 셀 어레이는 주변회로 구조(PC)에 수직적으로(즉, 제3 방향(D3)으로) 중첩될 수 있다. 상기 제3 방향(D3)은 기판(SUB)의 상면에 수직하는 방향일 수 있다. 메모리 셀 어레이가 주변회로 구조(PC) 상에 배치되는 경우, 메모리 셀 어레이와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적이 감소할 수 있다. 도시된 것과 달리, 주변회로 구조(PC)는 메모리 셀 어레이와 중첩되지 않을 수도 있다. 다시 말하면, 주변회로 구조(PC) 및 메모리 셀 어레이는 평면적으로(즉, 제1 방향(D1) 또는 제2 방향(D2)으로) 이격될 수도 있다. 상기 제1 방향(D1)은 기판(SUB)의 상면에 평행하는 방향일 수 있다. 상기 제2 방향(D2)은 기판(SUB)의 상면에 평행하면서 상기 제1 방향(D1)과 수직하는 방향일 수 있다.
메모리 셀 어레이는 소스막(SL), 비트라인들(BL), 비트라인 컨택들(BCT), 적층체(CE), 채널 구조체들(CST) 및 메모리 패턴들(MP)을 포함할 수 있다.
소스막(SL)은 소스 라인으로 사용될 수 있으며, 주변회로 구조(PC) 상에 제공될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트(doped) 반도체막으로 형성될 수 있다. 일 예로, 소스 도펀트는 n형 도펀트일 수 있다. 일 예로, 소스막(SL)은 주변회로 구조(PC) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 일 예로, 상기 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
소스막(SL) 상에 적층체(CE)가 제공될 수 있다. 적층체(CE)는 도전 패턴들(CP) 및 절연 패턴들(미도시)을 포함할 수 있다. 도전 패턴들(CP) 및 절연 패턴들은 제3 방향(D3)을 따라 교대로 배열될 수 있다. 다시 말하면, 도전 패턴들(CP) 및 절연 패턴들은 제3 방향(D3)을 따라 교대로 적층될 수 있다. 일 예로, 절연 패턴들은 실리콘 산화물을 포함할 수 있다.
소스막(SL)에 가장 가깝게 배치되는 도전 패턴(CP)이 제1 도전 패턴(CP1)으로 정의될 수 있다. 상기 제1 도전 패턴(CP1)에 인접하는 도전 패턴(CP)이 제2 도전 패턴(CP2)으로 정의될 수 있다.
소스막(SL)으로부터 가장 멀리 배치되는 도전 패턴들(CP)이 제3 도전 패턴들(CP3)으로 정의될 수 있다. 상기 제3 도전 패턴들(CP3)은 상부 슬릿(USI)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제3 도전 패턴들(CP3)에 인접하는 도전 패턴들(CP)이 제4 도전 패턴들(CP4)으로 정의될 수 있다. 상기 제4 도전 패턴들(CP4)은 상부 슬릿(USI)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 상부 슬릿(USI)은 제3 및 제4 도전 패턴들(CP3, CP4)을 제외한 도전 패턴들(CP)과 수직적으로 중첩될 수 있다.
일 예로, 상기 제1 및 제2 도전 패턴들(CP1, CP2)이 소스 셀렉트 라인들로 이용될 수 있고, 상기 제3 및 제4 도전 패턴들(CP3, CP4)이 드레인 셀렉트 라인들로 이용될 수 있다. 다만, 본 발명은 이에 제한되지 않는다. 소스 셀렉트 라인들 및 드레인 셀렉트 라인들 사이에 배치된 도전 패턴들이 워드 라인들로 이용될 수 있다.
채널 구조체들(CST)은 제3 방향(D3)으로 연장하여 적층체(CE)를 관통할 수 있다. 하나의 제3 도전 패턴(CP3)을 관통하는 복수개의 채널 구조체들(CST)은 제1 방향(D1)으로 배열될 수 있다. 하나의 비트라인(BL)과 전기적으로 연결되는 복수개의 채널 구조체들(CST)은 제2 방향(D2)으로 배열될 수 있다. 채널 구조체들(CST)은 소스막(SL)에 접할 수 있다. 채널 구조체들(CST)은 소스막(SL)에 전기적으로 연결될 수 있다.
각각의 채널 구조체들(CST) 및 각각의 도전 패턴들(CP) 사이에 메모리 패턴(MP)이 제공될 수 있다. 메모리 패턴(MP)은 링의 형태를 가질 수 있다. 메모리 패턴(MP)은 채널 구조체(CST)의 측벽의 일부를 둘러쌀 수 있다. 메모리 패턴(MP)은 도전 패턴(CP)과 동일한 레벨에 위치할 수 있다. 하나의 도전 패턴(CP) 내에 복수개의 메모리 패턴들(MP)이 배치될 수 있다. 하나의 도전 패턴(CP)은 복수개의 메모리 패턴들(MP)의 측벽들을 둘러쌀 수 있다. 복수개의 메모리 패턴들(MP)은 서로 인접하는 2개의 절연 패턴들 사이에 배치될 수 있다.
적층체(CE) 상에 비트라인들(BL)이 제공될 수 있다. 비트라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BL)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 비트라인들(BL)은 채널 구조체들(CST)과 전기적으로 서로 연결될 수 있다. 비트라인들(BL)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인들(BL)은 텅스텐, 알루미늄 또는 구리를 포함할 수 있다.
비트라인들(BL) 및 채널 구조체들(CST) 사이에 비트라인 컨택들(BCT)이 제공될 수 있다. 비트라인 컨택들(BCT) 각각은 비트라인(BL) 및 채널 구조체(CST)를 전기적으로 연결할 수 있다. 비트라인 컨택들(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 컨택들(BCT)은 텅스텐, 알루미늄 또는 구리를 포함할 수 있다.
도 2b를 참조하면, 적층체(CE)는 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 도전 패턴(CP)은 서로 인접하는 2개의 절연 패턴들(IP) 사이에 배치될 수 있다. 각각의 도전 패턴들(CP)은 게이트 도전막(GC) 및 배리어막(BR)을 포함할 수 있다. 배리어막(BR)은 게이트 도전막(GC)을 둘러쌀 수 있다. 일 예로, 게이트 도전막(GC)은 도핑된 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있으며, 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 일 예로, 배리어막(BR)은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
채널 구조체(CST)는 제3 방향(D3)으로 연장하여 절연 패턴들(IP), 도전 패턴들(CP) 및 메모리 패턴들(MP)을 관통할 수 있다. 채널 구조체(CST)는 채널막(CH) 및 필링막(FI)을 포함할 수 있다. 도시된 것과 같이, 본 실시예에서는 채널막(CH)이 원통(cylinder)의 형태를 가질 수 있다. 필링막(FI)은 채널막(CH) 내에 제공될 수 있다. 일 예로, 채널막(CH)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 일 예로, 필링막(FI)은 실리콘 산화물을 포함할 수 있다.
도시된 것과 달리, 본 실시예와 다른 실시예에서는 채널막(CH)이 원기둥(pillar)의 형태를 가질 수도 있다. 이 경우, 채널막(CH) 내에는 필링막(FI)이 형성되지 않을 수 있다.
메모리 패턴(MP)은 서로 인접하는 2개의 절연 패턴들(IP) 사이에 배치될 수 있다. 메모리 패턴(MP)은 채널 구조체(CST)와 도전 패턴(CP) 사이에 배치될 수 있다. 제3 방향(D3)으로 서로 인접하는 메모리 패턴들(MP)은 절연 패턴(IP)을 사이에 두고 서로 이격될 수 있다.
각각의 메모리 패턴들(MP)은 채널 구조체(CST)의 채널막(CH)의 외측벽에 접하는 터널 패턴(TP), 도전 패턴(CP)의 배리어막(BR)의 측벽에 접하는 블로킹 패턴(BP), 터널 패턴(TP) 및 블로킹 패턴(BP) 사이의 저장 패턴(DP) 및 강유전 패턴(HP)을 포함할 수 있다. 저장 패턴(DP)은 터널 패턴(TP)을 둘러쌀 수 있고, 강유전 패턴(HP)은 저장 패턴(DP)을 둘러쌀 수 있고, 블로킹 패턴(BP)은 강유전 패턴(HP)을 둘러쌀 수 있다.
터널 패턴(TP)의 상면, 블로킹 패턴(BP)의 상면, 저장 패턴(DP)의 상면 및 강유전 패턴(HP)의 상면은 절연 패턴(IP)의 하면에 접할 수 있다. 터널 패턴(TP)의 하면, 블로킹 패턴(BP)의 하면, 저장 패턴(DP)의 하면 및 강유전 패턴(HP)의 하면은 절연 패턴(IP)의 상면에 접할 수 있다.
터널 패턴(TP)은 전하 터널링이 가능한 산화물을 포함할 수 있다. 터널 패턴(TP)은 전하 터널링이 가능한 제1 두께를 가질 수 있다. 일 예로, 터널 패턴(TP)은 실리콘 산화물을 포함할 수 있다. 블로킹 패턴(BP)은 전하의 이동을 차단할 수 있는 산화물을 포함할 수 있다. 블로킹 패턴(BP)은 전하의 이동을 차단할 수 있는 제2 두께를 가질 수 있다. 상기 제2 두께는 상기 제1 두께보다 두꺼울 수 있다. 일 예로, 블로킹 패턴(BP)은 실리콘 산화물을 포함할 수 있다. 저장 패턴(DP)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 저장 패턴(DP)은 질화물, 실리콘, 상변화 물질, 나노닷 중 적어도 하나를 포함할 수 있다.
강유전 패턴(HP)은 강유전 물질을 포함할 수 있다. 일 예로, 강유전 패턴(HP)은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 하프늄실리콘 산화물 중 적어도 하나를 포함할 수 있다. 강유전 패턴(HP)은 강유전성을 가지는 결정 구조를 포함할 수 있다. 일 예로, 강유전 패턴(HP)은 사방정계(orthorhombic system)의 결정 구조를 포함할 수 있다. 강유전 패턴(HP)은 비정질의 강유전 물질을 결정화시켜 형성될 수 있다. 일 예로, 상기 결정화는 열처리에 의해 수행될 수 있다. 일 예로, 상기 열처리는 채널막(CH)을 형성한 후 또는 도전 패턴(CP)을 형성한 후에 수행될 수 있다.
강유전 패턴(HP)은 제1 도메인(DM1) 및 제2 도메인(DM2)을 포함할 수 있다. 제1 및 제2 도메인들(DM1, DM2)은 서로 다른 결정 구조를 포함할 수 있다. 본 실시예에 따른 반도체 메모리 장치의 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)은 도 1b 내지 1e에 따른 강유전 소자 구조물(1000S)의 강유전층(1002)의 제1 및 제2 도메인들(DM1, DM2)과 전계 대비 분극 특성이 유사할 수 있다. 다시 말하면, 강유전 패턴(HP)의 제1 도메인(DM1)의 전계 대비 분극 특성은 도 1a의 제1 히스테리시스 그래프(1000a)를 따를 수 있고, 강유전 패턴(HP)의 제2 도메인(DM2)의 전계 대비 분극 특성은 도 1a의 제2 히스테리시스 그래프(1000b)를 따를 수 있다.
본 실시예에 따른 반도체 메모리 장치는 저장 패턴들(DP)이 절연 패턴들(IP)에 의해 서로 이격될 수 있고, 강유전 패턴들(HP)이 절연 패턴들(IP)에 의해 서로 이격될 수 있다. 이에 따라, 저장 패턴들(DP) 간의 간섭이 감소할 수 있고, 강유전 패턴들(HP) 간의 간섭이 감소할 수 있다.
도 1a, 2b 및 2c를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하면, 초기 상태에서 메모리 셀의 문턱 전압 분포는 소거 상태(E)일 수 있다.
소거 상태(E)에서, 각각의 도전 패턴들(CP)에 양의 극성을 가지는 프로그램 전압을 인가할 수 있다. 상기 프로그램 전압에 의해 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)에 제1 전계(AE1)가 생성될 수 있다. 제1 전계(AE1)의 절대치는 제1 도메인(DM1)의 제1 포화 전계(Es1)의 절대치 이상일 수 있다. 상기 프로그램 전압에 의해, 저장 패턴(DP)에 전하가 트랩될 수 있고, 제1 및 제2 도메인들(DM1, DM2) 각각은 제1 분극 배향(Pd1)을 가지는 잔류 분극들을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하와 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들에 의해, 메모리 셀이 제1 문턱 전압 분포(Vt1)를 가질 수 있다.
각각의 도전 패턴들(CP)에 음의 극성을 가지는 제1 분극 변경 전압을 인가할 수 있다. 상기 제1 분극 변경 전압에 의해 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)에 제2 전계(AE2)가 생성될 수 있다. 제2 전계(AE2)의 절대치는 제2 도메인(DM2)의 제4 포화 전계(Es4)의 절대치 이상일 수 있고, 제1 도메인(DM1)의 제2 항전계(Ec2)의 절대치 미만일 수 있다. 상기 제1 분극 변경 전압의 절대치는 상기 프로그램 전압의 절대치보다 작을 수 있다. 상기 제1 분극 변경 전압에 의해, 제2 도메인(DM2)의 분극 방향이 변경될 수 있다. 제2 도메인(DM2)은 제1 분극 배향(Pd1)의 반대 방향인 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하와 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들에 의해, 메모리 셀이 제2 문턱 전압 분포(Vt2)를 가질 수 있다.
각각의 도전 패턴들(CP)에 음의 극성을 가지는 제2 분극 변경 전압을 인가할 수 있다. 상기 제2 분극 변경 전압에 의해 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)에 제3 전계(AE3)가 생성될 수 있다. 상기 제3 전계(AE3)의 절대치는 제1 도메인(DM1)의 제2 포화 전계(Es2)의 절대치 이상일 수 있다. 상기 제2 분극 변경 전압의 절대치는 상기 제1 분극 변경 전압의 절대치보다 클 수 있다. 상기 제2 분극 변경 전압의 절대치는 상기 프로그램 전압의 절대치보다 작을 수 있다. 상기 제2 분극 변경 전압에 의해, 제1 도메인(DM1)의 분극 방향이 변경될 수 있다. 제1 도메인(DM1)은 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하와 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들에 의해, 메모리 셀이 제3 문턱 전압 분포(Vt3)를 가질 수 있다.
각각의 도전 패턴들(CP)에 양의 극성을 가지는 제3 분극 변경 전압을 인가할 수 있다. 상기 제3 분극 변경 전압에 의해 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)에 제4 전계(AE4)가 생성될 수 있다. 상기 제4 전계(AE4)의 절대치는 제2 도메인(DM2)의 제3 포화 전계(Es3)의 절대치 이상이고 제1 도메인(DM1)의 제1 항전계(Ec1)의 절대치 미만일 수 있다. 상기 제3 분극 변경 전압의 절대치는 상기 제2 분극 변경 전압의 절대치보다 작을 수 있다. 상기 제3 분극 변경 전압에 의해, 제2 도메인(DM2)의 분극 방향이 변경될 수 있다. 제2 도메인(DM2)은 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하와 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들에 의해, 메모리 셀이 제4 문턱 전압 분포(Vt4)를 가질 수 있다.
위에서는 프로그램 전압 인가 후에 제1 내지 제3 분극 변경 전압들을 순차적으로 인가하는 것으로 설명하였지만, 본 발명은 이에 제한되지 않을 수 있다. 다시 말하면, 제1 내지 제3 분극 변경 전압들을 자유롭게 인가하여 강유전 패턴(HP)의 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들의 분극 배향을 조절할 수 있다. 예를 들면, 프로그램 전압, 제2 분극 변경 전압 및 제3 분극 변경 전압을 순차적으로 인가하여 메모리 셀이 제4 문턱 전압 분포(Vt4)를 가지도록 조절할 수 있다.
위와 같이, 본 실시예에 따른 반도체 메모리 장치는 강유전 패턴(HP)의 분극(polarization) 특성 및 저장 패턴(DP)의 전하 트랩 특성을 함께 이용함으로써, 메모리 셀이 멀티 레벨 메모리 셀로 동작할 수 있다. 더욱 상세하게는, 메모리 셀이 저장 패턴(DP)의 전하 트랩 특성만을 이용하는 경우 제5 문턱 전압 분포(Vt5)를 가질 수 있지만, 강유전 패턴(HP)의 분극 특성을 함께 이용함으로써 제1 내지 제4 문턱 전압 분포들(Vt1, Vt2, Vt3, Vt4)을 가질 수 있다.
위에서는 메모리 셀이 제1 내지 제4 문턱 전압 분포들(Vt1, Vt2, Vt3, Vt4)을 가질 수 있는 것으로 설명하였지만, 저장 패턴(DP)에 트랩되는 전하의 양을 조절하여 메모리 셀의 문턱 전압 분포를 복수개로 가지는 기술을 적용하는 경우, 메모리 셀은 8개 이상의 문턱 전압 분포를 가질 수도 있다.
본 실시예에 따른 반도체 메모리 장치는 강유전 패턴(HP)의 분극 특성을 이용함으로써, 메모리 셀의 문턱 전압 분포들간의 레벨간 전환이 빠르게 진행될 수 있다. 따라서, 프로그램 및 소거 동작 시간이 단축될 수 있다. 또한, 저장 패턴(DP)의 전하 트랩 특성을 이용함으로써, 상대적으로 큰 문턱 전압 윈도우를 확보할 수 있다. 여기서, 문턱 전압 윈도우는 소거 상태 및 프로그램 상태에 해당되는 문턱 전압이 분포할 수 있는 레벨 범위를 의미한다. 문턱 전압 윈도우가 커지면 서로 다른 문턱 전압들 간 마진(margin)이 증가하므로, 메모리 셀들의 신뢰도가 개선될 수 있다.
도 3a는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 단면도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 메모리 장치와 유사할 수 있다.
도 3a를 참조하면, 본 실시예에 따른 반도체 메모리 장치의 메모리 패턴(MP)은 채널 구조체(CST)의 채널막(CH)의 외측벽에 접하는 터널 패턴(TP), 도전 패턴(CP)의 배리어막(BR)의 측벽에 접하는 블로킹 패턴(BP), 터널 패턴(TP) 및 블로킹 패턴(BP) 사이의 저장 패턴(DP), 블로킹 패턴(BP) 및 저장 패턴(DP) 사이의 분리 패턴들(SP1, SP2, SP3) 및 강유전 패턴들(HP1, HP2, HP3)을 포함할 수 있다.
분리 패턴들(SP1, SP2, SP3)은 제1 분리 패턴(SP1), 제2 분리 패턴(SP2) 및 제3 분리 패턴(SP3)을 포함할 수 있다. 강유전 패턴들(HP1, HP2, HP3)은 제1 강유전 패턴(HP1), 제2 강유전 패턴(HP2) 및 제3 강유전 패턴(HP3)을 포함할 수 있다. 제1 내지 제3 분리 패턴들(SP1, SP2, SP3) 및 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)은 서로 교대로 배치될 수 있다. 일 예로, 제1 내지 제3 분리 패턴들(SP1, SP2, SP3)은 실리콘 산화물을 포함할 수 있다.
제1 분리 패턴(SP1)은 저장 패턴(DP)을 둘러쌀 수 있다. 제1 강유전 패턴(HP1)은 제1 분리 패턴(SP1)을 둘러쌀 수 있다. 제2 분리 패턴(SP2)은 제1 강유전 패턴(HP1)을 둘러쌀 수 있다. 제2 강유전 패턴(HP2)은 제2 분리 패턴(SP2)을 둘러쌀 수 있다. 제3 분리 패턴(SP3)은 제2 강유전 패턴(HP2)을 둘러쌀 수 있다. 제3 강유전 패턴(HP3)은 제3 분리 패턴(SP3)을 둘러쌀 수 있다. 블로킹 패턴(BP)은 제3 강유전 패턴(HP3)을 둘러쌀 수 있다.
저장 패턴(DP) 및 제1 강유전 패턴(HP1)은 제1 분리 패턴(SP1)을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 강유전 패턴들(HP1, HP2)은 제2 분리 패턴(SP2)을 사이에 두고 서로 이격될 수 있다. 제2 및 제3 강유전 패턴들(HP2, HP3)은 제3 분리 패턴(SP3)을 사이에 두고 서로 이격될 수 있다. 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)은 서로 다른 강유전 물질을 포함할 수 있다. 본 실시예와 다른 실시예에서는, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 중 일부는 반강유전 물질을 포함할 수도 있다.
도 3b는 도 3a에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도로써, 하나의 메모리 셀에 3비트의 데이터가 저장될 수 있는 트리플 레벨 셀(triple level cell; TLC) 방식의 문턱 전압 분포를 도시한다. 트리플 레벨 셀(TLC) 방식의 문턱 전압 분포는 본 기술의 이해를 돕기 위한 실시예이므로, 본 기술은 트리플 레벨 셀(TLC)로 제한되지 않는다.
도 3a 및 3b를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명한다. 아래의 동작 방법은, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)이 서로 동일한 물질을 포함하는 경우를 예로 들어 설명한다.
초기 상태에서 메모리 셀의 문턱 전압 분포는 소거 상태(E)일 수 있다.
소거 상태(E)에서, 각각의 도전 패턴들(CP)에 양의 극성을 가지는 프로그램 전압을 인가할 수 있다. 상기 프로그램 전압에 의해, 제1 강유전 패턴(HP1)에는 제1 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에는 제2 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에는 제3 전계가 인가될 수 있다. 상기 제1 전계의 절대치는 상기 제2 전계의 절대치보다 클 수 있고, 상기 제2 전계의 절대치는 상기 제3 전계의 절대치보다 클 수 있다. 각각의 제1 내지 제3 전계들의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 포화 전계들의 절대치보다 클 수 있다. 상기 프로그램 전압에 의해, 저장 패턴(DP)에 전하가 트랩될 수 있고, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각은 제1 분극 배향(Pd1)을 가지는 잔류 분극들을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하와 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제1 문턱 전압 분포(Vt1)를 가질 수 있다.
메모리 셀이 제1 문턱 전압 분포(Vt1)를 가진 상태에서, 각각의 도전 패턴들(CP)에 음의 극성을 가지는 제1 분극 변경 전압을 인가할 수 있다. 상기 제1 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)에 제4 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에 제5 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에 제6 전계가 인가될 수 있다. 상기 제4 전계의 절대치는 상기 제5 전계의 절대치보다 클 수 있고, 상기 제5 전계의 절대치는 상기 제6 전계의 절대치보다 클 수 있다. 제4 전계의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 포화 전계들의 절대치보다 클 수 있고, 제5 및 제6 전계들 각각의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각의 포화 전계들의 절대치보다 작을 수 있다. 상기 제1 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)의 분극 방향이 변경될 수 있다. 제1 강유전 패턴(HP1)은 제1 분극 배향(Pd1)의 반대 방향인 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제2 문턱 전압 분포(Vt2)를 가질 수 있다.
메모리 셀이 제2 문턱 전압 분포(Vt2)를 가진 상태에서, 각각의 도전 패턴들(CP)에 음의 극성을 가지는 제2 분극 변경 전압을 인가할 수 있다. 상기 제2 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)에 제7 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에 제8 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에 제9 전계가 인가될 수 있다. 상기 제7 전계의 절대치는 상기 제8 전계의 절대치보다 클 수 있고, 상기 제8 전계의 절대치는 상기 제9 전계의 절대치보다 클 수 있다. 제7 및 제8 전계들 각각의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각의 포화 전계들의 절대치보다 클 수 있고, 제9 전계의 절대치는 제1 내지 제3 강유전 패턴(HP1, HP2, HP3)의 포화 전계들의 절대치보다 작을 수 있다. 상기 제2 분극 변경 전압에 의해, 제2 강유전 패턴(HP2)의 분극 방향이 변경될 수 있다. 제2 강유전 패턴(HP2)은 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제3 문턱 전압 분포(Vt3)를 가질 수 있다.
메모리 셀이 제3 문턱 전압 분포(Vt3)를 가진 상태에서, 각각의 도전 패턴들(CP)에 음의 극성을 가지는 제3 분극 변경 전압을 인가할 수 있다. 상기 제3 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)에 제10 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에 제11 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에 제12 전계가 인가될 수 있다. 상기 제10 전계의 절대치는 상기 제11 전계의 절대치보다 클 수 있고, 상기 제11 전계의 절대치는 상기 제12 전계의 절대치보다 클 수 있다. 제10 내지 제12 전계들 각각의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각의 포화 전계들의 절대치보다 클 수 있다. 상기 제3 분극 변경 전압에 의해, 제3 강유전 패턴(HP3)의 분극 방향이 변경될 수 있다. 제3 강유전 패턴(HP3)은 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제4 문턱 전압 분포(Vt4)를 가질 수 있다.
메모리 셀이 제4 문턱 전압 분포(Vt4)를 가진 상태에서, 각각의 도전 패턴들(CP)에 양의 극성을 가지는 제4 분극 변경 전압을 인가할 수 있다. 상기 제4 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)에 제13 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에 제14 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에 제15 전계가 인가될 수 있다. 상기 제13 전계의 절대치는 상기 제14 전계의 절대치보다 클 수 있고, 상기 제14 전계의 절대치는 상기 제15 전계의 절대치보다 클 수 있다. 제13 전계의 절대치는 제1 내지 제3 강유전 패턴(HP1, HP2, HP3)의 포화 전계들의 절대치보다 클 수 있다. 제14 및 제15 전계들 각각의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각의 포화 전계들의 절대치보다 작을 수 있다. 상기 제4 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)의 분극 방향이 변경될 수 있다. 제1 강유전 패턴(HP1)은 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제5 문턱 전압 분포(Vt5)를 가질 수 있다.
메모리 셀이 제5 문턱 전압 분포(Vt5)를 가진 상태에서, 각각의 도전 패턴들(CP)에 양의 극성을 가지는 제5 분극 변경 전압을 인가할 수 있다. 상기 제5 분극 변경 전압에 의해, 제1 강유전 패턴(HP1)에 제16 전계가 인가될 수 있고, 제2 강유전 패턴(HP2)에 제17 전계가 인가될 수 있고, 제3 강유전 패턴(HP3)에 제18 전계가 인가될 수 있다. 상기 제16 전계의 절대치는 상기 제17 전계의 절대치보다 클 수 있고, 상기 제17 전계의 절대치는 상기 제18 전계의 절대치보다 클 수 있다. 제16 및 제17 전계들 각각의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각의 포화 전계들의 절대치보다 클 수 있다. 제18 전계의 절대치는 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 포화 전계들의 절대치보다 작을 수 있다. 상기 제5 분극 변경 전압에 의해, 제2 강유전 패턴(HP2)의 분극 방향이 변경될 수 있다. 제2 강유전 패턴(HP2)은 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가질 수 있다. 저장 패턴(DP)에 트랩된 전하, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)의 잔류 분극들에 의해, 메모리 셀이 제6 문턱 전압 분포(Vt6)를 가질 수 있다.
위에서 설명한 것과 유사하게, 각각의 도전 패턴들(CP)에 적절한 분극 변경 전압을 인가하여 메모리 셀이 제7 문턱 전압 분포(Vt7) 또는 제8 문턱 전압 분포(Vt8)를 가질 수도 있다.
위와 같이, 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3) 각각은 도전 패턴(CP)과 이격된 거리가 서로 다를 수 있고, 도전 패턴(CP)에 인가되는 전압에 의해 각각의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)에 인가되는 전계들의 크기가 서로 다를 수 있다. 이에 따라, 각각의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)이 가지는 잔류 분극의 분극 배향을 조절할 수 있고, 메모리 셀의 문턱 전압 분포를 조절할 수 있다.
프로그램 전압 인가 후에 제1 내지 제5 분극 변경 전압들을 인가하는 순서는 위에서 설명한 것에 제한되지 않을 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 단면도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 메모리 장치와 유사할 수 있다.
도 4를 참조하면, 본 실시예에 따른 반도체 메모리 장치의 메모리 패턴(MP)은 도전 패턴(CP)의 배리어막(BR)의 측벽에 접하는 블로킹 패턴(BP), 블로킹 패턴(BP)과 채널막(CH) 사이의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3), 제1 내지 제3 분리 패턴들(SP1, SP2, SP3) 및 저장 패턴(DP)을 포함할 수 있다.
제1 및 제2 강유전 패턴들(HP1, HP2)은 채널 구조체(CST)와 저장 패턴(DP) 사이에 제공될 수 있다. 제1 및 제2 강유전 패턴들(HP1, HP2) 사이에 제1 분리 패턴(SP1)이 제공될 수 있고, 제2 강유전 패턴(HP2)과 저장 패턴(DP) 사이에 제2 분리 패턴(SP2)이 제공될 수 있다. 제1 강유전 패턴(HP1)은 채널 구조체(CST)의 채널막(CH)에 접할 수 있다.
제3 강유전 패턴(HP3)은 도전 패턴(CP)과 저장 패턴(DP) 사이에 제공될 수 있다. 저장 패턴(DP)과 제3 강유전 패턴(HP3) 사이에 제3 분리 패턴(SP3)이 제공될 수 있다. 블로킹 패턴(BP)은 제3 강유전 패턴(HP3)과 도전 패턴(CP) 사이에 제공될 수 있다. 저장 패턴(DP)은 제2 및 제3 강유전 패턴들(HP2, HP3) 사이에 제공될 수 있다.
본 실시예에 따른 반도체 메모리 장치는 각각의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)이 가지는 분극을 조절하여, 메모리 셀의 문턱전압 산포를 조절할 수 있다.
본 실시예에 따른 반도체 메모리 장치에서, 제1 강유전 패턴들(HP1)은 전하 터널막의 역할을 할 수 있고, 제3 강유전 패턴들(HP3)은 전하 블로킹막의 역할을 할 수 있다.
본 실시예에 따른 반도체 메모리 장치는, 도 3a에 따른 반도체 메모리 장치와 유사하게 동작할 수 있다. 상세하게는, 각각의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)이 도전 패턴(CP)과 이격된 거리가 서로 다른 것을 이용하여, 각각의 제1 내지 제3 강유전 패턴들(HP1, HP2, HP3)이 가지는 잔류 분극의 분극 배향을 조절할 수 있고, 메모리 셀의 문턱 전압 분포를 조절할 수 있다.
도 5a는 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 단면도이다. 도 5b는 도 5a의 A영역의 확대도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 메모리 장치와 유사할 수 있다.
본 실시예에 따른 반도체 메모리 장치는 적층체(CE)가 관통홀(HO) 및 리세스들(RC)을 포함할 수 있다. 관통홀(HO)은 제3 방향(D3)으로 연장하여 적층체(CE)를 관통할 수 있다. 관통홀(HO)은 절연 패턴들(IP) 및 도전 패턴들(CP)을 관통할 수 있다. 리세스들(RC)은 관통홀(HO)과 연결될 수 있다. 리세스들(RC)은 제3 방향(D3)으로 서로 이격될 수 있다. 리세스(RC)는 도전 패턴(CP)과 관통홀(HO) 사이 및 절연 패턴들(IP) 사이에 정의되는 공간일 수 있다.
본 실시예에 따른 반도체 메모리 장치는 적층체(CE)의 관통홀(HO) 및 리세스들(RC)을 채우는 블로킹막(BI), 메모리 패턴들(MP), 터널막(TI) 및 채널 구조체(CST)를 포함할 수 있다.
적층체(CE)는 관통홀(HO)을 정의하는 제1 표면들 및 리세스들(RC)을 정의하는 제2 표면들을 포함할 수 있다. 상기 제1 표면들은 절연 패턴들(IP)의 측벽들일 수 있다. 상기 제2 표면들은 절연 패턴들(IP)의 상면들 및 하면들, 및 도전 패턴들(CP)의 측벽들일 수 있다. 블로킹막(BI)은 상기 제1 및 제2 표면들을 덮을 수 있다. 다시 말하면, 블로킹막(BI)은 관통홀(HO) 및 리세스들(RC)을 정의하는 적층체(CE)의 표면들을 덮을 수 있다.
블로킹막(BI)은 적층체(CE)의 상기 제1 표면들을 덮는 제1 부분들(BI1) 및 적층체(CE)의 상기 제2 표면들을 덮는 제2 부분들(BI2)을 포함할 수 있다. 상기 제1 및 2 부분들(BI1, BI2)은 서로 교대로 연결될 수 있다.
블로킹막(BI)의 제2 부분들(BI2) 각각은 수평부들(BI2_H) 및 수직부(BI2_V)를 포함할 수 있다. 상기 수평부들(BI2_H) 각각은 절연 패턴(IP)의 상면 또는 하면을 덮을 수 있다. 상기 수직부(BI2_V)는 도전 패턴(CP)의 측벽을 덮을 수 있다. 상기 수직부(BI2_V)는 상기 수평부들(BI2_H)을 서로 연결할 수 있다.
블로킹막(BI) 내에 터널막(TI)이 제공될 수 있고, 터널막(TI) 내에 채널 구조체(CST)가 제공될 수 있다. 터널막(TI)은 채널 구조체(CST)의 외측벽에 접하여 채널 구조체(CST)를 둘러쌀 수 있다. 터널막(TI)은 채널 구조체(CST)의 외측벽을 따라 제3 방향(D3)으로 연장하는 터널 원통부(TI1) 및 상기 터널 원통부(TI1)의 외측벽에서 돌출하는 터널 돌출부들(TI2)을 포함할 수 있다. 상기 터널 원통부(TI1)는 내부가 빈 원통(cylinder)의 형태를 가질 수 있다. 상기 터널 돌출부들(TI2)은 제3 방향(D3)으로 서로 이격될 수 있다. 상기 터널 돌출부(TI2)는 2개의 절연 패턴들(IP) 사이로 돌출할 수 있다. 상기 터널 돌출부(TI2)는 리세스(RC) 내로 돌출할 수 있다. 상기 터널 돌출부(TI2)는 도전 패턴(CP)과 동일한 레벨에 위치할 수 있다. 상기 터널 돌출부(TI2)는 링의 형태를 가질 수 있다. 상기 터널 돌출부(TI2)는 블로킹막(BI)의 제2 부분(BI2)의 수평부들(BI2_H) 사이에 제공될 수 있다.
블로킹막(BI)의 제2 부분(BI2) 및 터널막(TI)의 터널 돌출부(TI2) 사이에 메모리 패턴(MP)이 제공될 수 있다. 메모리 패턴(MP)은 리세스(RC) 내에 제공될 수 있다. 메모리 패턴(MP)은 터널막(TI)의 터널 돌출부(TI2)에 접하는 저장 패턴(DP) 및 저장 패턴(DP)과 블로킹막(BI)의 제2 부분(BI2) 사이의 제1 및 제2 강유전 패턴들(HP1, HP2)과 제1 및 제2 분리 패턴들(SP1, SP2)을 포함할 수 있다.
블로킹막(BI)의 제2 부분(BI2)과 유사하게, 제1 및 제2 강유전 패턴들(HP1, HP2) 및 제1 분리 패턴(SP1) 각각은 수평부들 및 수직부를 포함할 수 있다.
제1 강유전 패턴(HP1) 내에 제1 및 제2 분리 패턴들(SP1, SP2) 및 제2 강유전 패턴(HP2)이 제공될 수 있고, 제1 분리 패턴(SP1) 내에 제2 강유전 패턴(HP2) 및 제2 분리 패턴(SP2)이 제공될 수 있고, 제2 강유전 패턴(HP2) 내에 제2 분리 패턴(SP2)이 제공될 수 있다. 제1 분리 패턴(SP1)은 제1 및 제2 강유전 패턴들(HP1, HP2) 사이에 제공될 수 있다.
제1 강유전 패턴(HP1)은 블로킹막(BI)의 제2 부분(BI2)의 수평부들(BI2_H) 사이 및 블로킹막(BI)의 제2 부분(BI2)의 수직부(BI2_V)와 저장 패턴(DP) 사이에 배치될 수 있다. 제1 분리 패턴(SP1)은 제1 강유전 패턴(HP1)의 수평부들 사이 및 제1 강유전 패턴(HP1)의 수직부와 저장 패턴(DP) 사이에 배치될 수 있다. 제2 강유전 패턴(HP2)은 제1 분리 패턴(SP1)의 수평부들 사이 및 제1 분리 패턴(SP1)의 수직부와 저장 패턴(DP) 사이에 배치될 수 있다. 제2 분리 패턴(SP2)은 제2 강유전 패턴(HP2)의 수평부들 사이 및 제2 강유전 패턴(HP2)의 수직부와 저장 패턴(DP) 사이에 배치될 수 있다.
저장 패턴(DP)은 제1 및 제2 강유전 패턴들(HP1, HP2) 및 제1 분리 패턴(SP1)의 수평부들에 접할 수 있다. 저장 패턴(DP)은 제2 분리 패턴(SP2)에 접할 수 있다.
도 6a 내지 6f는 도 5a 및 5b에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다. 설명의 간결함을 위해, 도 5a 및 도 5b를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6a를 참조하면, 절연 패턴들(IP) 및 게이트 희생 패턴들(GS)을 포함하는 적층체(CE)를 형성할 수 있다. 게이트 희생 패턴(GS)은 절연 패턴(IP)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 게이트 희생 패턴(GS)은 실리콘 질화물을 포함할 수 있다.
적층체(CE)를 관통하는 관통홀(HO)을 형성할 수 있다. 이어서, 관통홀(HO)에 의해 노출되는 게이트 희생 패턴들(GS)을 선택적으로 식각하여, 리세스들(RC)을 형성할 수 있다.
도 6b를 참조하면, 관통홀(HO) 및 리세스들(RC)을 정의하는 적층체(CE)의 표면들 상에 예비 블로킹막(pBI), 제1 예비 강유전막(pHL1), 제1 예비 분리막(pSL1), 제2 예비 강유전막(pHL2), 및 제2 예비 분리막(pSL2)을 순차적으로 형성할 수 있다. 일 예로, 예비 블로킹막(pBI)은 폴리 실리콘을 포함할 수 있다. 일 예로, 제1 및 제2 예비 강유전막들(pHL1, pHL2)은 비정질의 강유전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 예비 분리막들(pSL1, pSL2)은 실리콘 산화물을 포함할 수 있다.
리세스들(RC)은 예비 블로킹막(pBI), 제1 예비 강유전막(pHL1), 제1 예비 분리막(pSL1), 제2 예비 강유전막(pHL2), 및 제2 예비 분리막(pSL2)에 의해 완전히 채워질 수 있다. 관통홀(HO)의 일부가 예비 블로킹막(pBI), 제1 예비 강유전막(pHL1), 제1 예비 분리막(pSL1), 제2 예비 강유전막(pHL2), 및 제2 예비 분리막(pSL2)에 의해 채워질 수 있다.
도 6c를 참조하면, 제1 및 제2 예비 강유전막들(pHL1, pHL2) 및 제1 및 제2 예비 분리막들(pSL1, pSL2)을 패터닝할 수 있다. 제1 및 제2 예비 강유전막들(pHL1, pHL2) 및 제1 및 제2 예비 분리막들(pSL1, pSL2)의 관통홀(HO)을 채우는 부분들이 제거될 수 있다.
리세스(RC) 내에 잔류하는 제1 예비 강유전막(pHL1)이 제1 강유전 패턴(HP1)으로 정의될 수 있고, 리세스(RC) 내에 잔류하는 제2 예비 강유전막(pHL2)이 제2 강유전 패턴(HP2)으로 정의될 수 있고, 리세스(RC) 내에 잔류하는 제1 예비 분리막(pSL1)이 제1 분리 패턴(SP1)으로 정의될 수 있고, 리세스(RC) 내에 잔류하는 제2 예비 분리막(pSL2)이 제2 분리 패턴(SP2)으로 정의될 수 있다.
도 6d를 참조하면, 예비 블로킹막(pBI)을 산화시킬 수 있다. 일 예로, 예비 블로킹막(pBI)의 표면 상에 산소 가스를 공급하여 예비 블로킹막(pBI)을 산화시킬 수 있다. 산화된 예비 블로킹막(pBI)이 블로킹막(BI)으로 정의될 수 있다. 일 예로, 블로킹막(BI)은 실리콘 산화물을 포함할 수 있다.
도 6e를 참조하면, 예비 저장막(pDL)을 형성할 수 있다. 예비 저장막(pDL)은 저장 원통부(pDL1) 및 저장 돌출부들(pDL2)을 포함할 수 있다. 저장 원통부(pDL1)는 관통홀(HO)을 따라 제3 방향(D3)으로 연장할 수 있다. 저장 원통부(pDL1)는 내부가 빈 원통(cylinder)의 형태를 가질 수 있다. 저장 돌출부(pDL2)는 저장 원통부(pDL1)의 외측벽에서 돌출할 수 있다. 저장 돌출부들(pDL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 저장 돌출부(pDL2)는 2개의 절연 패턴들(IP) 사이로 돌출할 수 있다. 저장 돌출부(pDL2)는 리세스(RC) 내로 돌출할 수 있다. 저장 돌출부(pDL2)는 링의 형태를 가질 수 있다. 예비 저장막(pDL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 예비 저장막(pDL)은 질화물, 실리콘, 상변화 물질, 나노닷 중 적어도 하나를 포함할 수 있다.
도 6f를 참조하면, 예비 저장막(pDL)을 패터닝할 수 있다. 예비 저장막(pDL)의 패터닝에 의해, 예비 저장막(pDL)의 저장 원통부(pDL1)의 전부 및 저장 돌출부(pDL2)의 일부가 제거될 수 있다. 리세스(RC) 내에 잔류하는 저장 돌출부(pDL2)가 저장 패턴(DP)으로 정의될 수 있다.
이어서, 저장 패턴(DP) 및 블로킹막(BI)을 덮는 터널막(TI)을 형성할 수 있다.
터널막(TI) 내에 채널 구조체(CST)를 형성할 수 있다(도 5a 참조). 적층체(CE)의 게이트 희생 패턴들(GS)을 제거한 후, 도전 패턴들(CP)을 형성할 수 있다(도 5a 참조). 채널 구조체(CST)를 형성한 후 또는 도전 패턴(CP)을 형성한 후에, 제1 및 제2 강유전 패턴들(HP1, HP2)을 열처리하여 결정화할 수 있다.
도 7은 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 단면도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 메모리 장치와 유사할 수 있다.
도 7을 참조하면, 본 비교예에 따른 반도체 메모리 장치는 채널 구조체(CST) 및 도전 패턴(CP) 사이의 메모리 패턴(MP)이 블로킹 패턴(BP), 저장 패턴(DP) 및 터널 패턴(TP)을 포함할 수 있다. 메모리 패턴들(MP)은 절연 패턴들(IP)에 의해 제3 방향(D3)으로 서로 이격될 수 있다.
본 실시예에 따른 반도체 메모리 장치는, 메모리 패턴들(MP)의 저장 패턴들(DP)이 절연 패턴들(IP)에 의해 서로 이격됨으로써, 저장 패턴들(DP) 사이의 간섭이 상대적으로 작을 수 있다. 다만, 본 비교예에 따른 반도체 메모리 장치는 저장 패턴(DP)의 전하 트랩 특성만을 이용하므로, 메모리 셀의 문턱 전압 분포간 전환이 상대적으로 느릴 수 있다.
도 8은 본 발명의 제7 실시예에 따른 반도체 메모리 장치의 단면도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 메모리 장치와 유사할 수 있다.
도 8을 참조하면, 본 비교예에 따른 반도체 메모리 장치는 채널 구조체(CST)를 둘러싸는 메모리막(ML)이 제공될 수 있다. 메모리막(ML)은 채널 구조체(CST)를 둘러싸는 절연막(IL) 및 절연막(IL)을 둘러싸는 강유전막(HL)을 포함할 수 있다.
본 실시예에 따른 반도체 메모리 장치는, 메모리막(ML)의 강유전막(HL)의 분극 특성을 이용함으로써, 문턱 전압 분포간 전환이 상대적으로 빠를 수 있다. 다만, 전하 트랩 특성을 이용하지 않으므로, 문턱 전압 윈도우가 상대적으로 작을 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 2a 및 2b, 도 3, 도 4 또는 도 5a 및 5b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
CE: 적층체
CST: 채널 구조체
MP: 메모리 패턴

Claims (27)

  1. 도전 패턴 및 절연 패턴을 포함하는 적층체;
    상기 적층체를 관통하는 채널 구조체; 및
    상기 도전 패턴 및 상기 채널 구조체 사이의 메모리 패턴을 포함하고,
    상기 메모리 패턴은,
    상기 도전 패턴과 접하는 블로킹 패턴;
    상기 채널 구조체와 접하는 터널 패턴;
    상기 블로킹 패턴 및 상기 터널 패턴 사이의 저장 패턴; 및
    상기 블로킹 패턴 및 상기 터널 패턴 사이의 강유전 패턴을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 강유전 패턴은 상기 저장 패턴을 둘러싸는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 블로킹 패턴, 상기 터널 패턴, 상기 저장 패턴, 및 상기 강유전 패턴의 상면들은 상기 절연 패턴의 하면과 접하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 강유전 패턴은 서로 이격되는 복수개의 강유전 패턴들을 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 메모리 패턴은 상기 강유전 패턴들 사이의 분리 패턴을 더 포함하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 분리 패턴은 실리콘 산화물을 포함하는 반도체 메모리 장치.
  7. 제4 항에 있어서,
    상기 강유전 패턴들은 서로 다른 강유전 물질을 포함하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 메모리 패턴은 상기 강유전 패턴 및 상기 저장 패턴 사이의 분리 패턴을 더 포함하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 강유전 패턴은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 하프늄실리콘 산화물 중 적어도 하나를 포함하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 강유전 패턴은 사방정계의 결정 구조를 가지는 반도체 메모리 장치.
  11. 도전 패턴 및 절연 패턴을 포함하는 적층체;
    상기 적층체를 관통하는 채널 구조체; 및
    상기 도전 패턴 및 상기 채널 구조체 사이의 메모리 패턴을 포함하고,
    상기 메모리 패턴은,
    서로 이격되는 강유전 패턴들; 및
    상기 강유전 패턴들 사이의 저장 패턴을 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 강유전 패턴들은,
    상기 저장 패턴 및 상기 채널 구조체 사이의 제1 및 제2 강유전 패턴들; 및
    상기 저장 패턴 및 상기 도전 패턴 사이의 제3 강유전 패턴을 포함하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 메모리 패턴은,
    상기 저장 패턴 및 상기 제2 강유전 패턴 사이의 제1 분리 패턴; 및
    상기 제3 강유전 패턴 및 상기 저장 패턴 사이의 제2 분리 패턴을 더 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 메모리 패턴은 상기 제3 강유전 패턴 및 상기 도전 패턴 사이의 블로킹 패턴을 더 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 메모리 패턴은 상기 제1 및 제2 강유전 패턴들 사이의 제3 분리 패턴을 더 포함하는 반도체 메모리 장치.
  16. 관통홀 및 상기 관통홀과 연결되는 리세스를 포함하는 적층체;
    상기 관통홀 및 상기 리세스를 정의하는 상기 적층체의 표면들을 덮는 블로킹막;
    상기 블로킹막 내의 터널막;
    상기 터널막 내의 채널 구조체; 및
    상기 리세스 내에서 상기 블로킹막 및 상기 터널막 사이에 배치되는 메모리 패턴을 포함하고,
    상기 메모리 패턴은 저장 패턴 및 강유전 패턴을 포함하는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 강유전 패턴은,
    제1 강유전 패턴; 및
    상기 제1 강유전 패턴 내의 제2 강유전 패턴을 포함하는 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 메모리 패턴은,
    상기 제1 및 제2 강유전 패턴들 사이의 제1 분리 패턴; 및
    상기 제2 강유전 패턴 내의 제2 분리 패턴을 더 포함하는 반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 저장 패턴은 상기 터널막, 상기 제1 및 제2 강유전 패턴들 및 상기 제1 및 제2 분리 패턴들과 접하는 반도체 메모리 장치.
  20. 제16 항에 있어서,
    상기 터널막은,
    상기 채널 구조체의 외측벽을 따라 연장하는 터널 원통부; 및
    상기 터널 원통부의 외측벽에서 돌출하는 터널 돌출부를 포함하는 반도체 메모리 장치.
  21. 도전 패턴, 채널 구조체, 상기 도전 패턴과 상기 채널 구조체 사이의 저장 패턴 및 강유전 패턴을 포함하고, 상기 강유전 패턴은 결정 구조가 서로 다른 복수개의 도메인들을 포함하는 메모리 셀의 프로그램 동작에 있어서,
    상기 저장 패턴에 전하가 트랩되도록 상기 도전 패턴에 프로그램 전압을 인가하는 단계; 및
    상기 강유전 패턴이 다양한 분극 배향들을 가지도록 상기 도전 패턴에 분극 변경 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제21 항에 있어서,
    상기 메모리 셀의 문턱 전압은,
    상기 분극 변경 전압에 따라 변경되는 상기 분극 배향들의 방향에 의해 결정되는 반도체 메모리 장치의 동작 방법.
  23. 제21 항에 있어서,
    상기 분극 변경 전압은 상기 도메인들 각각이 서로 다른 방향의 상기 분극 배향들을 가지도록 상기 도메인들에 잔류 분극들을 형성시키는 반도체 메모리 장치의 동작 방법.
  24. 도전 패턴, 채널 구조체, 상기 도전 패턴과 상기 채널 구조체 사이의 저장 패턴 및 강유전 패턴을 포함하고, 상기 강유전 패턴은 결정 구조가 서로 다른 제1 및 제2 도메인들을 포함하는 메모리 셀의 프로그램 동작에 있어서,
    상기 저장 패턴에 전하가 트랩되도록 상기 도전 패턴에 프로그램 전압을 인가하는 단계; 및
    상기 제1 및 제2 도메인들의 분극 배향을 변경하기 위해 상기 도전 패턴에 제1 분극 변경 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제24 항에 있어서,
    상기 프로그램 전압은 양전압을 가지고,
    상기 제1 분극 변경 전압은 양전압 또는 음전압을 가지는 반도체 메모리 장치의 동작 방법.
  26. 제25 항에 있어서,
    상기 제1 분극 변경 전압의 절대치는 상기 프로그램 전압의 절대치보다 작은 반도체 메모리 장치의 동작 방법.
  27. 제24 항에 있어서,
    상기 제1 및 제2 도메인들의 분극 배향을 다시 변경하기 위해, 상기 도전 패턴에 제2 분극 변경 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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