CN113488484A - 三维存储器器件及其制造方法 - Google Patents

三维存储器器件及其制造方法 Download PDF

Info

Publication number
CN113488484A
CN113488484A CN202110476646.7A CN202110476646A CN113488484A CN 113488484 A CN113488484 A CN 113488484A CN 202110476646 A CN202110476646 A CN 202110476646A CN 113488484 A CN113488484 A CN 113488484A
Authority
CN
China
Prior art keywords
layer
layers
stack
ferroelectric
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110476646.7A
Other languages
English (en)
Inventor
吴昭谊
杨世海
林佑明
贾汉中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113488484A publication Critical patent/CN113488484A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)

Abstract

提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。

Description

三维存储器器件及其制造方法
技术领域
本申请的实施例涉及三维存储器器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造中进行类似的发展。例如，已经引入了三维(3D)存储器器件以替换平面存储器器件。但是，3D存储器器件并非在所有方面都令人满意。出现了应该解决的额外的问题。
发明内容
本申请的一些实施例提供了一种三维存储器器件，包括：第一堆叠结构，包括沿垂直方向堆叠的第一堆叠层，其中，所述第一堆叠层的每个包括第一栅极层、第一铁电层和第一沟道层，其中，所述第一栅极层、所述第一铁电层和所述第一沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且其中，所述第一铁电层设置在所述第一栅极层和所述第一沟道层之间；第二堆叠结构，与所述第一堆叠结构横向间隔开，并且包括沿所述垂直方向堆叠的第二堆叠层，其中，所述第二堆叠层的每个包括第二栅极层、第二铁电层和第二沟道层，其中，所述第二栅极层、所述第二铁电层和所述第二沟道层分别沿所述水平方向延伸，所述第二铁电层设置在所述第二栅极层和所述第二沟道层之间，并且所述第一栅极层和所述第二栅极层设置在所述第一铁电层和所述第二铁电层之间；第一导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第一堆叠层的每个的所述第一沟道层接触；以及第二导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第二堆叠层的每个的所述第二沟道层接触。
本申请的另一些实施例提供了一种三维存储器器件，包括：第一堆叠结构和第二堆叠结构，设置在衬底上并且彼此横向间隔开，其中，所述第一堆叠结构包括交替堆叠在所述衬底上的第一绝缘层和第一栅极层，并且其中，所述第二堆叠结构包括交替堆叠在所述衬底上的第二绝缘层和第二栅极层；介电壁，设置在所述衬底上并且位于所述第一堆叠结构和所述第二堆叠结构之间；第一铁电层，设置在所述介电壁和所述第一栅极层之间，其中，所述第一铁电层的每个设置在两个相邻第一绝缘层之间；第一沟道层，设置在所述介电壁和所述第一铁电层之间，其中，所述第一沟道层的每个设置在两个相邻第一绝缘层之间；第二铁电层，设置在所述介电壁和所述第二栅极层之间，其中，所述第二铁电层的每个设置在两个相邻第二绝缘层之间；第二沟道层，设置在所述介电壁和所述第二铁电层之间，其中，所述第二沟道层的每个设置在两个相邻第二绝缘层之间；第一导电柱，穿透所述介电壁、彼此横向分隔开并且与所述第一沟道层接触；以及第二导电柱，穿透所述介电壁、彼此横向分隔开并且与所述第二沟道层接触。
本申请的又一些实施例提供了一种制造三维存储器器件的方法，包括：在衬底上形成多层堆叠件，其中，所述多层堆叠件包括交替堆叠在所述衬底上的绝缘层和牺牲层；形成垂直穿透所述多层堆叠件的沟槽；去除所述牺牲层的由所述沟槽暴露的部分以形成凹槽，其中，所述凹槽的每个形成在两个相邻绝缘层之间；在所述凹槽中形成铁电层以覆盖所述牺牲层的由所述凹槽暴露的剩余部分的侧面；在所述凹槽中形成沟道层以与所述铁电层接触；用介电材料填满所述沟槽以形成介电壁；形成垂直穿透所述介电壁的导电柱；以及用所述栅极层替换所述牺牲层的剩余部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图11A是根据本发明的一些实施例的在三维存储器器件的制造方法的各个阶段产生的结构的示意性顶视图。
图1B至图11B分别是沿图1A至图11A所示的线A-A’的示意性截面图。
图4C至图11C分别是沿图4B至图11B所示的线B-B’的示意性平面图。
图12是图11A、图11B和图11C所示的三维存储器器件的等效电路图。
图13是示出根据本发明的一些实施例的半导体结构的示意性截面图。
图14是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
图15是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
图16是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各种非易失性存储器中，铁电场效应晶体管(FeFET)是高密度、低功耗应用的有前景的候选者。由于其场驱动操作，FeFET具有优势，诸如无损读出、高编程/擦除速度和低功耗。此外，FeFET由于其高可扩展性和高CMOS兼容性而引起了更多关注。为了获得更高的密度，提出了三维(3D)垂直结构。通常，将多晶硅用作沟道材料。但是，多晶硅沟道存在若干挑战，诸如非常薄的多晶硅沟道处的低载流子迁移率以及铁电材料和多晶硅之间具有低介电常数的界面层。因为电容在具有低介电常数的界面层和铁电材料之间不匹配，所以在操作期间对界面层施加较大电压。这最终导致界面层的击穿，从而导致耐久性失效。此外，具有低介电常数的界面层增大了电荷俘获，这导致降低可靠性的阈值电压漂移问题。
为了克服上面的挑战，提出了具有氧化物半导体沟道的FeFET。氧化物半导体沟道适合于快速访问速度，因为它具有高载流子迁移率和非常薄的主体。
图1A至图11A是根据本发明的一些实施例的在三维存储器器件10的制造方法的各个阶段产生的结构的示意性顶视图。图1B至图11B分别是沿图1A至图11A所示的线A-A’的示意性截面图。图4C至图11C分别是沿图4B至图11B所示的线B-B’的示意性平面图。
参考图1A和图1B，在衬底100上形成多层堆叠件110。多层堆叠件110包括绝缘层112和牺牲层114。如图1B所示，绝缘层112和牺牲层114沿方向Z交替堆叠在衬底100上。详细地，绝缘层112通过牺牲层114沿方向Z彼此间隔开。也就是说，绝缘层112通过牺牲层114彼此垂直间隔开。从另一角度看，每个牺牲层114夹在下面的绝缘层112和上面的绝缘层112之间。此外，在将参考图9A至图9C和图10A至图10C描述的随后步骤中，牺牲层114将由栅极层118替换。虽然为了说明的目的在图1B中示出了三个绝缘层112和两个牺牲层114，但是本领域技术人员可以理解，绝缘层112的数量和牺牲层114的数量可以大于图1B所示的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，绝缘层112的材料相对于牺牲层114的材料具有足够的蚀刻选择性，从而使得在如将参考图9A至图9C所描述的随后的步骤中，绝缘层112在去除牺牲层114期间可以保持基本完整。在一些实施例中，绝缘层112由氧化硅制成，而牺牲层114由氮化硅制成。但是，本领域技术人员可以根据工艺要求为绝缘层112和牺牲层114选择其它合适的材料。在一些可选实施例中，绝缘层112的材料可以选自氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼掺杂的磷硅酸盐玻璃(BPSG)，并且牺牲层114的材料可以选自氧化硅、氮氧化硅、PSG、BSG或BPSG。在一些实施例中，绝缘层112具有相同的介电材料，诸如氧化硅。但是，本发明的实施例不限于此。在一些可选实施例中，绝缘层112可以具有不同的介电材料。类似地，在一些实施例中，牺牲层114具有相同的介电材料，诸如氮化硅。但是，本发明的实施例不限于此。在一些可选实施例中，牺牲层114可以具有不同的介电材料。在一些实施例中，用于形成绝缘层112的每个和牺牲层114的每个的方法包括沉积工艺，诸如化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺。
在一些实施例中，衬底100是形成在互补金属氧化物半导体(CMOS)集成电路上方的蚀刻停止层。在这些实施例中，衬底100的材料相对于多层堆叠件110中的材料具有足够的蚀刻选择性。在这些实施例中，衬底100的材料包括碳化硅、氮氧化硅、碳氧化硅、碳氮化硅、氧化硅或氮化硅。在绝缘层112和牺牲层114由氧化硅和氮化硅制成的那些实施例中，衬底100的材料由碳化硅形成。但是，本发明不限于此。在一些可选实施例中，衬底100是半导体晶圆或绝缘体上半导体(SOI)晶圆。
在一些实施例中，沿方向Z，绝缘层112具有在约15nm至约90nm的范围内的厚度t1，并且牺牲层114具有在约15nm至约90nm的范围内的厚度t2。在一些实施例中，绝缘层112形成为具有与牺牲层114不同的厚度。在一些可选实施例中，绝缘层112形成为具有与牺牲层114相同的厚度。例如，牺牲层114的厚度t2大于或小于绝缘层112的厚度t1的约10％至约50％。在一些实施例中，多层堆叠件110沿方向Z具有约1000nm至约10000nm的范围内的总高度h1。
参考图2A和图2B，在多层堆叠件110中形成沟槽TR1。如图2B所示，沟槽TR1沿方向Z穿透多层堆叠件110。也就是说，沟槽TR1在多层堆叠件110中垂直延伸。在所示的实施例中，沟槽TR1垂直延伸穿过多层堆叠件110的所有层(例如，所有绝缘层112和所有牺牲层114)并且暴露衬底100。也就是说，沟槽TR1的底面由衬底100限定。换句话说，在沟槽TR1的底部处暴露衬底100。但是，本发明不限于此。在一些可选实施例中，沟槽TR1垂直延伸穿过多层堆叠件110的一些但不是所有层。例如，沟槽TR1可以垂直延伸穿过所有牺牲层114并且暴露最底部绝缘层112。虽然为了说明的目的在图2A和图2B中示出了三个沟槽TR1，但是本领域技术人员可以理解，沟槽TR1的数量可以大于图2A和图2B所示的数量，并且可以基于需求和/或设计布局指定。
如图2A的顶视图所示，垂直穿透多层堆叠件110的沟槽TR1沿垂直于方向Z的方向Y横向延伸，并且布置为沿垂直于方向Y和方向Z的方向X。因此，多层堆叠件110由沟槽TR1切割成多个条状部分。在这种情况下，下文中多个条状部分称为多层堆叠件110的剩余部分。此外，在形成沟槽TR1之后，多层堆叠件110的每个剩余部分沿方向X设置在两个相邻沟槽TR1之间。也就是说，多层堆叠件110的两个相邻剩余部分通过对应沟槽TR1彼此间隔开。在一些实施例中，多层堆叠件110的剩余部分沿方向X具有约50nm至约200nm的范围内的宽度w1，并且还具有关于图1A和图1B讨论的高度h1。在一些实施例中，沟槽TR1沿方向X具有约50nm至约200nm的范围内的宽度w2。多层堆叠件110的每个剩余部分的高宽比(AR)是高度h1与多层堆叠件110的剩余部分的最窄部件的宽度(其是该处理的步骤中的宽度w1)的比率。此外，如图2B所示，沟槽TR1暴露多层堆叠件110的剩余部分的侧面。也就是说，沟槽TR1的侧壁由多层堆叠件110的剩余部分限定。在所示的实施例中，沟槽TR1完全暴露多层堆叠件110的剩余部分的侧面。也就是说，沟槽TR1暴露所有层(例如，所有绝缘层112和所有牺牲层114)的在多层堆叠件110的剩余部分中的侧面。但是，本发明不限于此。在一些可选实施例中，沟槽TR1部分暴露多层堆叠件110的剩余部分的侧面。在一些实施例中，在当前步骤中，绝缘层112的侧面与牺牲层114的侧面基本共面或齐平。
在一些实施例中，用于形成沟槽TR1的方法包括光刻工艺和蚀刻工艺(例如，各向异性蚀刻工艺)。因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以衬底100可以在蚀刻工艺期间保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且牺牲层114由氮化硅形成的一些实施例中，沟槽TR1通过使用与氢(例如，H2)或氧(例如，O2)气体混合的基于氟的气体(例如，C4F6)的干蚀刻形成。
参考图3A和图3B，多层堆叠件110的剩余部分中的牺牲层114相对于多层堆叠件110的剩余部分中的绝缘层112横向凹进。如图3B所示，去除牺牲层114的由沟槽TR1暴露的部分以形成凹槽R。在两个相邻绝缘层112之间形成凹槽R的每个。凹槽R的每个连接至对应沟槽TR1(例如，与沟槽TR1空间通信)。从另一角度看，如图3B所示，牺牲层114的侧面由凹槽R和沟槽TR1暴露，并且牺牲层114的暴露的侧面不再与绝缘层112的暴露的侧面共面，但是从绝缘层112的暴露的侧面横向凹进。虽然牺牲层114的暴露的侧面在图3B中示出为是直的，但是这些侧面可以是凹的或凸的。
在一些实施例中，用于使牺牲层114横向凹进的方法包括蚀刻工艺，诸如各向同性蚀刻工艺。在这种蚀刻工艺期间，因为相对于牺牲层114具有足够的蚀刻选择性，所以可以仅蚀刻绝缘层112。也就是说，用于形成凹槽R的蚀刻工艺是对牺牲层114的材料具有选择性的工艺(例如，以比绝缘层112的材料更快的速率选择性蚀刻牺牲层114的材料)。从另一角度看，因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以在这种蚀刻工艺期间衬底100可以保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且第二牺牲层114由氮化硅形成的一些实施例中，通过使用磷酸(例如，H3PO4)的湿蚀刻扩大沟槽TR1以形成凹槽R。但是，本发明的实施例不限于此。在一些可选实施例中，可以使用对牺牲层114的材料具有选择性的干蚀刻。
在形成之后，凹槽R的每个沿方向X具有延伸超过绝缘层112的侧壁的深度d1。在凹槽R达到期望的深度d1之后，定时蚀刻工艺可以用于停止蚀刻凹槽R。在一些实施例中，凹槽R的深度d1在约5nm至约20nm的范围内。从另一角度看，形成凹槽R减小了牺牲层114的宽度。在一些实施例中，在形成凹槽R之后，牺牲层114的每个沿方向X具有在约20nm至约100nm的范围内的宽度w3。如上所述，多层堆叠件110的每个剩余部分的高宽比(AR)是高度h1与多层堆叠件110的剩余部分的最窄部件的宽度(其是该处理的步骤中的宽度w3)的比率。因此，形成凹槽R增大了多层堆叠件110的每个剩余部分的高宽比。
参考图4A、图4B和图4C，在凹槽R中形成铁电层120。详细地，如图4B和图4C所示，在凹槽R中的一个内以一对一关系形成铁电层120的每个。铁电层120形成为覆盖或接触对应牺牲层114的由对应凹槽R暴露的侧面。因此，在多层堆叠件110的每个剩余部分中，沿方向X的相邻铁电层120通过对应牺牲层114彼此横向间隔开。此外，如图4B所示，牺牲层114和对应铁电层120中的一个在多层堆叠件110的每个剩余部分中处于基本相同的水平。在此，当元件描述为“处于基本相同的水平”时，在基本相同的高度处形成元件。从另一角度看，如图4B所示，铁电层120每个嵌入在两个相邻绝缘层112之间。换句话说，铁电层120沿方向Z通过对应绝缘层112彼此垂直间隔开。
在一些实施例中，通过以下步骤形成铁电层120。首先，在衬底100上方形成铁电材料以填充在绝缘层112之间的凹槽R中。在一些实施例中，铁电材料不仅填充凹槽R，而且还覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面。在一些实施例中，用于形成铁电材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。之后，去除铁电材料的覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面的部分，以形成分隔且断开的铁电层120。在一些实施例中，用于去除铁电材料的一些部分的方法包括实施各向同性蚀刻工艺。但是，本发明不限于此。在一些可选实施例中，实施各向异性蚀刻工艺，随后实施各向同性蚀刻工艺以去除铁电材料的一些部分。
在一些实施例中，铁电层120包括能够通过横跨铁电层120施加适当的电压差而在两个不同的极化方向之间切换的铁电材料。例如，铁电层120的极化由于施加电压差产生的电场而变化。在一些实施例中，铁电层120的铁电材料包括氧化铪锆(例如，HZO)、硅掺杂的氧化铪(例如，HSO)、氧化铪硅(例如，HfSiO)、氧化铪镧(例如，HfLaO)、氧化铪(例如，HfO2)、氧化铪锆(例如，HfZrO2)、氧化锆(ZrO2)或由镧(例如，La)、钇(例如，Y)、硅(例如，Si)或锗(例如，Ge)掺杂的HfO2。但是，本发明不限于此。在一些可选实施例中，铁电层120的铁电材料可以是高k介电材料，诸如基于铪(Hf)的介电材料等。例如，铁电材料可以是含铪化合物，诸如氧化铪锆(例如，HfZnO)、氧化铪铝(例如，HfAlO)、氧化铪镧(例如，HfLaO)、氧化铪铈(例如，HfCeO)、氧化铪(例如，HfO)、氧化铪钆(例如，HfGdO)、氧化铪硅(例如，HfSiO)、氧化铪锆镧(例如，HfZrLaO)、氧化铪锆钆(例如，HfZrGdO)、氧化铪锆钇(例如，HfZrYO)、氧化铪锆铈(例如，HfZrCeO)、氧化铪锆锶(例如，HfZrSrO)等。此外，含铪化合物还可以进一步掺杂一些掺杂剂，诸如镧(例如，La)、钇(例如，Y)、硅(例如，Si)、锗(例如，Ge)、铈(例如，Ce)、钆(例如，Gd)、锶(例如，Sr)等或它们的组合。通过在含铪化合物中掺杂这些掺杂剂，可以在铁电层120中实现正交晶格结构。在一些实施例中，具有正交晶格结构的含铪化合物具有期望的铁电性能，以实现存储器器件中铁电层120的可切换性能。此外，通过包括掺杂剂，可以相对容易地(例如，在更低的温度下)实现铁电层120中的正交晶格结构，并且可以在后段制程(BEOL)工艺的相对低的热预算内形成铁电层120(例如，在不损坏前段制程(FEOL)部件的温度下)。
如图4C的平面图所示，铁电层120沿方向Y横向延伸。在一些实施例中，铁电层120沿方向Z具有与牺牲层114的厚度t2(见例如图4B)基本相同的厚度t3(见例如图4B)。在一些实施例中，铁电层120的厚度t3在约3nm至约15nm的范围内。在一些实施例中，沿方向X，铁电层120具有小于凹槽R的深度d1(见例如图4B)的宽度w4(见例如图4C)。也就是说，凹槽R由对应铁电层120部分占据。在铁电层120达到期望的宽度w4之后，定时蚀刻工艺可以用于停止蚀刻铁电层120。在一些实施例中，铁电层120的宽度w4沿方向X在约3nm至约15nm的范围内。
继续参考图4B和图4C，在凹槽R中形成沟道层122。详细地，如图4B和图4C所示，在凹槽R中的一个中以一对一关系形成沟道层122的每个。沟道层122形成为覆盖或接触对应铁电层120的由对应凹槽R暴露的侧面。因此，在多层堆叠件110的每个剩余部分中，对应沟道层122沿方向X通过对应铁电层120和对应牺牲层114彼此横向间隔开。此外，如图4B所示，牺牲层114、对应铁电层120和对应沟道层122中的一个在多层堆叠件110的每个剩余部分中处于基本相同的水平。从另一角度看，如图4B所示，沟道层122每个都嵌入在两个相邻绝缘层112之间。换句话说，沟道层122沿方向Z通过对应绝缘层112彼此垂直间隔开。
在一些实施例中，沟道层122通过以下步骤形成。首先，在衬底100上方形成沟道材料以填充在绝缘层112之间的凹槽R中。在一些实施例中，沟道材料不仅填满凹槽R，而且还覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面。在一些实施例中，用于形成沟道材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。之后，去除沟道材料的覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面的部分，以形成分隔且断开的沟道层122。在一些实施例中，用于去除沟道材料的一些部分的方法包括实施各向异性蚀刻工艺。
在一些实施例中，沟道层122的沟道材料包括金属氧化物(或氧化物半导体)，诸如基于铟的氧化物材料(例如，氧化铟镓锌(例如IGZO))。用于沟道层122的其它合适的材料包括氧化锌(例如，ZnO)、氧化铟钨(例如，InWO)、氧化钨(例如，WO)、氧化钽(例如，TaO)和氧化钼(例如，MoO)。
如图4C的平面图所示，沟道层122沿方向Y横向延伸，并且铁电层120设置在对应沟道层122和对应牺牲层114之间。在一些实施例中，沟道层122沿方向Z具有与牺牲层114的厚度t2(见例如图4B)基本相同的厚度t4(见例如图4B)。在一些实施例中，沟道层122的厚度t4在约5nm至约15nm的范围内。在一些实施例中，沿方向X，沟道层122具有小于凹槽R的深度d1(见例如图4B)的宽度w5(见例如图4C)。在一些实施例中，沟道层122的宽度w5沿方向X在约5nm至约15nm的范围内。
在一些实施例中，如图4B所示，每个沟道层122的由对应沟槽TR1暴露的侧面与相邻绝缘层112的由对应沟槽TR1暴露的侧面基本共面或齐平。在这种情况下，铁电层120的宽度w4(见例如图4C)与沟道层122的宽度w5(见例如图4C)之和与凹槽R的深度d1基本相同。但是，本发明不限于此。在一些可选实施例中，每个沟道层122的由对应沟槽TR1暴露的侧面从相邻绝缘层112的由对应沟槽TR1暴露的侧面稍微凹进非零距离。非零距离的范围例如为从约1nm至约5nm。
参考图5A、图5B和图5C，在形成沟道层122之后，介电壁124形成为填满沟槽TR1。如图5A、图5B和图5C所示，介电壁124与绝缘层112的由沟槽TR1暴露的侧面和沟道层122的由沟槽TR1暴露的侧面接触。在每个沟道层122的由对应沟槽TR1暴露的侧面与相邻绝缘层112的由对应沟槽TR1暴露的侧面基本共面或齐平的实施例中，介电壁124的与绝缘层112的由对应沟槽TR1暴露的侧面和沟道层122的由对应沟槽TR1暴露的侧面接触的侧面具有基本光滑的轮廓。在一些实施例中，如图5A、图5B和图5C所示，介电壁124的与绝缘层112的由对应沟槽TR1暴露的侧面和沟道层122的由对应沟槽TR1暴露的侧面接触的每个侧面是基本直的。但是，本发明不限于此。在每个沟道层122的由对应沟槽TR1暴露的侧面从相邻绝缘层112的由对应沟槽TR1暴露的侧面稍微凹进的实施例中，介电壁124的与绝缘层112的由对应沟槽TR1暴露的侧面和沟道层122的由对应沟槽TR1暴露的侧面接触的侧面具有不平坦的轮廓。在这种情况下，介电壁124可以具有与对应沟道层122的侧面接触的横向突出部分。
在一些实施例中，如图5B所示，介电壁124的底面与衬底100的由沟槽TR1暴露的顶面接触。但是，本发明不限于此。在沟槽TR1垂直延伸穿过多层堆叠件110的一些但不是所有层的实施例中，介电壁124的底面与多层堆叠件110的剩余部分接触。
在一些实施例中，介电壁124通过以下步骤形成。在形成沟道层122之后，介电材料形成为填充沟槽TR1。介电材料可以包括氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等或它们的组合，并且可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料之后，可以实施诸如化学机械平坦化(CMP)工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽TR1之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面上方。也就是说，平坦化工艺暴露多层堆叠件110，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)和介电材料的剩余部分的顶面彼此基本共面或齐平。介电材料的在沟槽TR1中的剩余部分形成介电壁124。
如图5C的平面图所示，介电壁124沿方向Y横向延伸，并且沟道层122的每个设置在对应介电壁124和对应铁电层120之间。在一些实施例中，沿方向Z，介电壁124(见例如图5C)具有与多层堆叠件110(见例如图5C)的总高度h1基本相同的高度h2。在一些实施例中，介电壁124的高度h2在约1000nm至约10000nm的范围内。在一些实施例中，介电壁124(见例如图5B)具有沿方向X与沟槽TR1(见例如图5B)的宽度w2基本相同的宽度w6。在一些实施例中，介电壁124的宽度w6在约50nm至约200的范围内。
参考图6A、图6B和图6C，在介电壁124、绝缘层112和沟道层122中形成通孔TH。详细地，如图6A、图6B和图6C所示，每个通孔TH沿方向Z穿透对应介电壁124、对应绝缘层112和对应沟道层122，以暴露衬底100。也就是说，每个通孔TH垂直延伸穿过对应介电壁124、对应绝缘层112和对应沟道层122。此外，如图6C所示，通孔TH穿透沟道层122以切断沟道层122，从而使得每个沟道层122呈现为不连续的沟道层。但是，本发明不限于此。在一些可选实施例中，通孔TH可以穿透沟道层122而不切断沟道层122。在这种情况下，沟道层122的每个仍然是连续的沟道层。此外，如图6B所示，在形成通孔TH之后，铁电层120的与沟道层122接触的侧面由通孔TH暴露。但是，本发明不限于此。在通孔TH穿透沟道层122而不切断沟道层122的实施例中，铁电层120不由通孔TH暴露。
在一些实施例中，通孔TH彼此横向分隔开。如图6A、图6B和图6C所示，布置在相同介电壁124中的通孔TH通过介电壁124、对应绝缘层112和对应沟道层122彼此横向分隔开。从另一角度看，如图6A和图6C所示，通孔TH分别布置为具有沿方向Y延伸的多个列，并且通孔TH的两个相邻列沿方向X彼此间隔开。相同列中的通孔TH通过对应介电壁124、对应绝缘层112和对应沟道层122彼此横向分隔开。通孔TH的布置在相同介电壁124中的相邻列中的一个中的通孔TH通过介电壁124与相邻列的另一个中的通孔TH横向分隔开。
在一些实施例中，通孔TH通过使用光刻工艺和蚀刻工艺形成。可以在多层堆叠件110上方形成诸如图案化的光刻胶的掩模图案。然后可以通过使用掩模图案作为蚀刻掩模实施蚀刻工艺，以去除介电壁124、绝缘层112和沟道层122的部分，以形成通孔TH。在完成蚀刻工艺之后，可以通过诸如灰化或剥离的合适的去除工艺去除掩模图案(例如，图案化的光刻胶)。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺。
参考图7A、图7B和图7C，导电柱126形成为填满通孔TH。详细地，如图7A、图7B和图7C所示，每个导电柱126沿方向Z穿透对应介电壁124、对应绝缘层112和对应沟道层122，并且到达衬底100的由对应通孔TH暴露的顶面。也就是说，每个导电柱126垂直延伸穿过对应介电壁124、对应绝缘层112和对应沟道层122。在一些实施例中，每个导电柱126形成为通过不止一个侧面与对应沟道层122中的一个横向接触。在所示的实施例中，如图6C所示，因为通孔TH切断沟道层122以暴露铁电层120的侧面，所以每个导电柱126的填满对应通孔TH的两个侧面与对应沟道层122中的一个横向接触。从另一角度看，填满通孔TH的导电柱126与铁电层120的由对应通孔TH暴露的侧面接触。但是，本发明不限于此。在通孔TH穿透沟道层122而不切断沟道层122的实施例中，每个导电柱126的部分嵌入在对应沟道层122中。在这种情况下，每个导电柱126的填满对应通孔TH的三个侧面与对应沟道层122中的一个横向接触。虽然为了说明的目的在图7A中示出了十六个导电柱126，但是本领域技术人员可以理解，导电柱126的数量可以大于图7A所示的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，导电柱126彼此横向分隔开。如图7A、图7B和图7C所示，布置在相同介电壁124中的导电柱126通过介电壁124、对应绝缘层112和对应沟道层122彼此横向分隔开。从另一角度看，如图7A和图7C所示，导电柱126分别布置为行和列的阵列。详细地，导电柱126分别布置为具有沿方向Y延伸的多个列，并且导电柱126的相邻列沿方向X彼此间隔开。相同列中的导电柱126通过对应介电壁124、对应绝缘层112和对应沟道层122彼此横向分隔开。导电柱126的布置在相同介电壁124中的相邻列中的一个中的导电柱126通过介电壁124与相邻列的另一个中的导电柱126横向分隔开。
在一些实施例中，导电柱126通过以下步骤形成。在形成通孔TH之后，导电材料形成为填充通孔TH。导电材料可以包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，并且可以通过沉积工艺(例如，CVD工艺或物理汽相沉积(PVD)工艺)、镀工艺或它们的组合形成。在形成导电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除导电材料的在通孔TH之外的部分。在一些实施例中，导电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面和介电壁124的顶面上方。也就是说，平坦化工艺暴露多层堆叠件110和介电壁124，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)、介电壁124的顶面和导电材料的剩余部分的顶面彼此基本共面或齐平。导电材料的在通孔TH中的剩余部分形成导电柱126。
在形成与沟道层122接触的导电柱126之后，随后通过替换工艺用栅极层118替换牺牲层114，这将在图8A至图10A、图8B至图10B和图8C至图10C中详细描述。
参考图8A、图8B和图8C，在多层堆叠件110中形成沟槽TR2。在所示的实施例中，沟槽TR2沿方向Z穿透在形成凹槽R(如参考图3A和图3B所讨论的)之后呈现的多层堆叠件110的剩余部分。为了避免混乱并且为了便于讨论，在下文中的讨论中，多层堆叠件110的在形成凹槽R之后呈现的剩余部分称为多层堆叠件110的剩余部分。详细地，在多层堆叠件110的剩余部分中的一个中以一对一关系形成沟槽TR2的每个。从另一角度看，在所示的实施例中，沟槽TR2的每个垂直延伸穿过多层堆叠件110的对应剩余部分的所有层(例如，所有绝缘层112和所有牺牲层114)，以暴露衬底100。也就是说，多层堆叠件110的每个剩余部分可以被认为是由对应沟槽TR2切成两个半部分。但是，本发明不限于此。在一些可选实施例中，沟槽TR2垂直延伸穿过多层堆叠件110的剩余部分的一些但不是所有层。例如，沟槽TR2可以延伸穿过所有牺牲层114并且暴露最底部绝缘层112。
如图8A的顶视图和图8C的平面图所示，沟槽TR2沿方向Y横向延伸并且布置为沿方向X。此外，在形成沟槽TR2之后，多层堆叠件110的每个剩余部分的两个半部分通过沟槽TR2中的一个彼此横向间隔开。在一些实施例中，沟槽TR2沿方向X具有约5nm至约20nm的范围内的宽度w7(见例如图8B)。也就是说，多层堆叠件110的每个剩余部分的两个半部分通过等于对应沟槽TR2的宽度w7的分隔距离彼此横向间隔开。此外，如图8B所示，沟槽TR2暴露牺牲层114的在多层堆叠件110的剩余部分的每一半中的剩余部分。
在一些实施例中，用于形成沟槽TR2的方法包括光刻工艺和蚀刻工艺(例如，各向异性蚀刻工艺)。因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以衬底100可以在蚀刻工艺期间保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且牺牲层114由氮化硅形成的一些实施例中，沟槽TR2通过使用与氢(例如，H2)或氧(例如，O2)气体混合的基于氟的气体(例如，C4F6)的干蚀刻形成。在一些实施例中，用于形成沟槽TR2的蚀刻工艺可以类似于用于形成参考图2A和图2B所描述的沟槽TR1的蚀刻工艺。
参考图9A、图9B和图9C，选择性去除牺牲层114的剩余部分以在绝缘层112之间形成间隙G。通过经由沟槽TR2去除牺牲层114的剩余部分，绝缘层112和铁电层120的先前与牺牲层114接触的表面当前由间隙G暴露。此外，因为铁电层120、介电壁124和导电柱126连接至绝缘层112，所以铁电层120、介电壁124和导电柱126可以为绝缘层112提供支撑，并且防止绝缘层112在去除牺牲层114的剩余部分之后塌陷。在一些实施例中，用于去除牺牲层114的剩余部分的方法包括各向同性蚀刻工艺。因为衬底100、绝缘层112和铁电层120相对于牺牲层114可以具有足够的蚀刻选择性，所以可以在这种各向同性蚀刻工艺期间选择性去除牺牲层114。
参考图10A、图10B和图10C，在先前由牺牲层114占据的间隙G中形成栅极层118。换句话说，多层堆叠件110的剩余部分的每一半中先前存在的牺牲层114由栅极层118替换。在形成栅极层118之后，形成包括交替堆叠在衬底100上的绝缘层112和栅极层118的堆叠结构ST。也就是说，在对如关于图8A至图10A、图8B至图10B和图8C至图10C所描述的多层堆叠件110的剩余部分实施替换工艺之后，多层堆叠件110的剩余部分变成堆叠结构ST。详细地，如图8B和图10B所示，在实施替换工艺之后，多层堆叠件110的每个剩余部分变成两个堆叠结构ST。因为牺牲层114、对应铁电层120和对应沟道层122在如参考图4A、图4B和图4C所描述的多层堆叠件110的每个剩余部分中处于基本相同的水平，所以在堆叠结构ST中替换牺牲层114的栅极层118与对应铁电层120和对应沟道层122处于基本相同的水平。
在一些实施例中，堆叠结构ST彼此横向间隔开。详细地，如图10A、图10B和图10C所示，沟槽TR2中的一个的相对侧处的两个相邻堆叠结构ST通过沟槽TR2中的一个彼此横向间隔开。在一些实施例中，沟槽TR2中的一个的相对侧处的两个相邻堆叠结构ST通过等于关于图8A、图8B和图8C所描述的沟槽TR2的宽度w7的分隔距离彼此横向间隔开。此外，如图10A、图10B和图10C所示，介电壁124中的一个的相对侧处的两个相邻堆叠结构ST通过介电壁124、对应铁电层120、对应沟道层122和对应导电柱126中的一个彼此横向间隔开。如图10A的顶视图和图10C的平面图所示，堆叠结构ST沿方向Y横向延伸并且布置为沿方向X。在一些实施例中，栅极层118沿方向Z具有与铁电层120的厚度t3基本相同的厚度t5(见例如图10B)。在一些实施例中，栅极层118的厚度t5在约15nm至约90nm的范围内。在一些实施例中，沿方向X，栅极层118具有在约10nm至约50nm的范围内的宽度w8(见例如图10C)。
在一些实施例中，在间隙G中的一个内以一对一关系形成栅极层118的每个。如图10B和图10C所示，栅极层118形成为覆盖或接触铁电层120的由对应间隙G暴露的侧面。在一些实施例中，栅极层118的由沟槽TR2暴露的侧面与相邻绝缘层112的由沟槽TR2暴露的侧面基本共面或齐平，如图10B所示。但是，本发明不限于此。在一些可选实施例中，每个栅极层118的由对应沟槽TR2暴露的侧面从相邻绝缘层112的由对应沟槽TR2暴露的侧面稍微凹进非零距离。非零距离的范围例如为约1nm至约5nm。
在一些实施例中，栅极层118通过以下步骤形成。首先，在衬底100上方形成栅极材料以填满绝缘层112之间的沟槽TR2和间隙G。在一些实施例中，栅极材料不仅填充间隙G和沟槽TR2，而且还覆盖最顶部绝缘层112的在堆叠结构ST中的顶面、导电柱126的顶面和介电壁124的顶面。在一些实施例中，用于形成栅极材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。栅极材料可以包括铜、钨、钴、铝、氮化钨、铑、银、金、铑、钼、镍、镉、锌、它们的合金、它们的组合等。之后，通过诸如各向异性蚀刻工艺的蚀刻工艺在堆叠结构ST中去除栅极材料的未被绝缘层112覆盖的部分。导电材料的剩余部分形成栅极层118。换句话说，堆叠结构ST中的绝缘层112可以在蚀刻工艺期间用作遮蔽掩模，并且图案化导电材料可以认为是自对准工艺。在一些可选实施例中，可以在栅极层118和相邻绝缘层112之间形成阻挡层，以防止栅极层118的金属元素扩散至相邻绝缘层112。阻挡层也可以提供增大栅极层118和相邻绝缘层112之间的粘合的功能，并且在一些实例中可以称为胶层。阻挡层可以包括金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆或氮化铪。在一些其它实施例中，阻挡层和栅极层118具有不同的导电材料。例如，栅极层118由钨制成，并且阻挡层由氮化钛制成。
参考图11A、图11B和图11C，介电壁128形成为填满沟槽TR2。如图11A、图11B和图11C所示，介电壁128与绝缘层112的由沟槽TR2暴露的侧面和栅极层118的由沟槽TR2暴露的侧面接触。在每个栅极层118的由对应沟槽TR2暴露的侧面与相邻绝缘层112的由对应沟槽TR2暴露的侧面基本共面或齐平的实施例中，介电壁128的与绝缘层112的由对应沟槽TR1暴露的侧面和栅极层118的由对应沟槽TR1暴露的侧面接触的侧面具有基本光滑的轮廓。在一些实施例中，如图11A、图11B和图11C所示，介电壁128的与绝缘层112的由对应沟槽TR2暴露的侧面和栅极层118的由对应沟槽TR2暴露的侧面接触的侧面是基本直的。但是，本发明不限于此。在每个栅极层118的由对应沟槽TR2暴露的侧面从相邻绝缘层112的由对应沟槽TR2暴露的侧面稍微凹进的实施例中，介电壁128的与绝缘层112的由对应沟槽TR2暴露的侧面和栅极层118的由对应沟槽TR2暴露的侧面接触的侧面具有不平坦的轮廓。在这种情况下，介电壁128可以具有与对应栅极层118的侧面接触的横向突出部分。在一些实施例中，如图11B所示，介电壁128的底面与衬底100的由沟槽TR2暴露的顶面部分接触。但是，本发明不限于此。在一些可选实施例中，介电壁128的底面不与衬底100的由沟槽TR2暴露的顶面部分接触。例如，介电壁128的底面可以与最底部绝缘层112接触。
在一些实施例中，介电壁128通过以下步骤形成。介电材料形成为填满沟槽TR2。介电材料可以包括氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等或它们的组合，并且可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料后，可以实施诸如化学机械平坦化(CMP)工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽TR2之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于堆叠结构ST中的最顶部绝缘层112的顶面上方。也就是说，平坦化工艺暴露堆叠结构ST，从而使得在平坦化工艺完成之后，堆叠结构ST的顶面(例如，最顶部绝缘层112的顶面)和介电材料的剩余部分的顶面彼此基本共面或齐平。介电材料的在沟槽TR2中的剩余部分形成介电壁128。
如图11C的平面图所示，介电壁128沿方向Y横向延伸。此外，如图11C的平面图所示，介电壁128的每个设置在两个相邻堆叠结构ST之间。也就是说，介电壁128中的一个的相对侧处的两个相邻堆叠结构ST通过介电壁128中的一个彼此横向分隔开。在一些实施例中，沿方向X，介电壁128具有与关于图8A至图8C所描述的沟槽TR2的宽度w7(见例如图8B)基本相同的宽度w9(见例如图11B)。在一些实施例中，介电壁128的宽度w 9在约5nm至约20nm的范围内。
至此，已经形成了根据本发明的一些实施例的三维存储器器件10。参考图11A、图11B和图11C，三维存储器器件10包括彼此横向间隔开的堆叠结构ST，其中堆叠结构ST的每个包括交替堆叠在衬底100上的绝缘层112和栅极层118。详细地，堆叠结构ST通过介电壁(例如，介电壁124和介电壁128)彼此横向间隔开。此外，三维存储器器件10也包括堆叠结构ST的每个中的两个相邻绝缘层112之间的铁电层120、堆叠结构ST的每个中的两个相邻绝缘层112之间的沟道层122以及垂直穿透介电壁124、彼此横向分隔开并且与堆叠结构ST的每个中的沟道层122接触的导电柱126。如图11B和图11C所示，每个堆叠结构ST中的栅极层118中的一个与铁电层120中的一个和沟道层122中的一个处于基本相同的水平。也就是说，在每个堆叠结构ST中，一个栅极层118、一个铁电层120和一个沟道层122一起夹在相同的下面的绝缘层112和相同的上面的绝缘层112之间。因此，处于基本相同水平的栅极层118、铁电层120和沟道层122可以统称为堆叠结构ST的堆叠层。鉴于此，堆叠结构ST可以被认为是包括交替堆叠在衬底100上的堆叠层(每个包括一个栅极层118、一个铁电层120和一个沟道层122)和绝缘层112。
如图11C所示，在堆叠结构ST的每个中，栅极层118的部分、铁电层120和沟道层122的与栅极层118在相同堆叠层中并且横向与栅极层118的部分相邻部分以及两个相邻导电柱126的与栅极层118的部分横向相邻部分构成场效应晶体管(FET)，其用作存储器单元MC。也就是说，存储器单元MC可以被认为是包括一对导电柱126、一个沟道层122、一个铁电层120和一个栅极层118。在一个存储器单元MC中，一对导电柱126中的一个用作存储器单元MC的源极端子，并且一对导电柱126中的另一个用作存储器单元MC的漏极端子。可以在铁电层120中存储相反方向的偶极矩。因此，FET具有对应于偶极矩的不同的阈值电压。因此，FET可以被认为是具有不同的逻辑状态。在这些实施例中，存储器单元MC是铁电FET。
此外，如图11B和图11C所示，在每个堆叠结构ST中沿方向Z(例如，垂直方向)堆叠的堆叠层(每个包括一个栅极层118、一个铁电层120和一个沟道层122)以及成对导电柱126的在堆叠层旁边的部分形成存储器单元MC的堆叠件。此外，如图11A、图11B和图11C所示，存储器单元MC的多个堆叠件布置为沿方向X(例如，水平方向)和方向Y(例如，水平方向)。也就是说，存储器单元MC的多个堆叠件分别布置为行和列的阵列。详细地，存储器单元MC的多个堆叠件分别布置为具有沿方向Y延伸的多个列和沿方向X延伸的多个行。
如图11B和图11C所示，沟道层122的每个由存储器单元MC的对应列沿方向Y共享，并且因此在沟道层122的不同部分中形成这些存储器单元MC的导电沟道。此外，如图11B和图11C所示，介电壁128中的一个的相对侧处的横向相邻存储器单元MC通过介电壁128中的一个彼此分隔开。也就是说，介电壁128中的一个的相对侧处的横向相邻存储器单元MC的栅极层118彼此物理和电分隔开。换句话说，介电壁128中的一个的相对侧处的横向相邻存储器单元MC包括两个分隔、独立的栅极层118。因此，在三维存储器器件10中，可以有效地防止介电壁128中的一个的相对侧处的横向相邻存储器单元之间的干扰。此外，如图11B和图11C所示，介电壁124中的一个的相对侧处的横向相邻存储器单元MC通过介电壁124中的一个彼此分隔开。也就是说，介电壁124中的一个的相对侧处的横向相邻存储器单元MC中的成对导电柱126彼此物理和电分隔开。换句话说，介电壁124中的一个的相对侧处的横向相邻存储器单元MC分别具有它们自己的成对源极和漏极端子。因此，在三维存储器器件10中，可以有效地防止介电壁124中的一个的相对侧处的横向相邻存储器单元之间的干扰。
此外，虽然未示出，但是三维存储器器件10还包括电连接至导电柱126的位线和源极线。存储器单元MC的每个堆叠件中的一对导电柱126分别连接至位线中的一个和源极线中的一个。在一些实施例中，位线和源极线沿方向X延伸。在一些实施例中，存储器单元MC的相邻堆叠件中的导电柱126可以连接至不同的位线和不同的源极线。因此，存储器单元MC的相邻堆叠件中的存储器单元MC可以由不同的位线和不同的源极线控制，从而可以减小存储器单元MC的相邻堆叠件中的存储器单元MC之间的干扰。在存储器单元MC的相邻堆叠件中的导电柱126连接至不同的位线和不同的源极线的实施例中，位线和源极线设置在衬底100的相对侧处。例如，源极线在衬底100下方延伸，而位线在堆叠结构ST之上延伸。作为另一实例，源极线在堆叠结构ST之上延伸，而位线在衬底100下方延伸。但是，本发明不限于此。在一些可选实施例中，位线和源极线可以设置在衬底100的相同侧处。在这种情况下，位线和源极线交替布置为沿方向Y，其中位线的每个电连接至相同行中的导电柱126，并且源极线的每个电连接至相同行的导电柱126，并且位线的每个和源极线的每个垂直于堆叠结构ST。
虽然将方法的步骤示出和描述为一系列步骤或事件，但是应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。此外，可能不需要所有示出的工艺或步骤实现本发明的一个或多个实施例。
图12是图11A、图11B和图11C所示的三维存储器器件的等效电路图。
参考图11B、图11C和图12，图11B和图11C所示的每个堆叠结构ST中的栅极层118用作图12所示的字线WL。每个字线WL沿方向Y连接存储器单元MC的对应列的栅极端子G。此外，图11B和图11C所示的存储器单元MC中的一个中的每对导电柱126分别连接至存储器单元MC的沿图12所示的方向Z堆叠的源极端子S和漏极端子D。如图12所示，存储器单元MC的每个堆叠件的栅极端子G分别连接至字线WL中的一个。此外，如图12所示，存储器单元MC的相邻堆叠件的栅极端子G分别连接至不同的字线WL。此外，存储器单元MC的每个堆叠件的源极端子S通过对应一对导电柱126中的一个连接在一起，并且存储器单元MC的每个堆叠件的漏极端子D通过对应一对导电柱126中的另一个连接在一起。换句话说，存储器单元MC的每个堆叠件的源极端子S和漏极端子D之间的沟道CH并联连接。因此，存储器单元MC的每个堆叠件可以被认为是通过NOR闪存配置连接，并且三维存储器器件10可以称为三维NOR存储器器件。
图13是示出根据本发明的一些实施例的半导体结构20的示意性截面图。
参考图11A至图11C和图13，图13所示的半导体结构20包括如参考图11A至图11C所描述的三维存储器器件10。在三维存储器器件10的衬底100是蚀刻停止层的那些实施例中，CMOS集成电路LC可以位于衬底100下面，并且CMOS集成电路LC也可以称为CMOS下面阵列(CUA)。虽然未示出，但是栅极层118和导电柱126可以布线至CMOS集成电路LC，并且三维存储器器件10可以由CMOS集成电路LC控制。
在一些实施例中，在半导体衬底200上构建CMOS集成电路LC。半导体衬底200可以是半导体晶圆或绝缘体上半导体(SOI)晶圆。CMOS集成电路LC可以包括形成在半导体衬底200的表面区域上的有源器件。在一些实施例中，有源器件包括金属氧化物半导体(MOS)晶体管202。MOS晶体管202可以分别包括形成在半导体衬底200上方的栅极结构204。在一些实施例中，栅极结构204包括栅电极206、栅极介电层208和栅极间隔件210。栅极介电层208可以在栅电极206和半导体衬底200之间伸展，并且可以覆盖或可以不进一步覆盖栅电极206的侧壁。栅极间隔件210可以横向围绕栅电极206和栅极介电层208。此外，MOS晶体管202可以进一步包括源极/漏极区域212。可以在半导体衬底200中形成位于栅极结构204的相对侧处的源极/漏极区域212。在一些实施例中，源极/漏极区域212可以是外延结构，并且可以从半导体衬底200的表面突出。应该指出，虽然将MOS晶体管202描绘为沿半导体衬底200的表面形成导电沟道(未示出)的平面型MOS晶体管，但是MOS晶体管202可以可选地是鳍式MOS晶体管(或称为finFET)、全环栅(GAA)FET等。
在一些实施例中，CMOS集成电路LC还包括堆叠在半导体衬底200上的介电层214，并且包括形成在介电层214的堆叠件中的接触插塞216和互连件218。最底部介电层214可以横向围绕栅极结构204并且覆盖源极/漏极区域212。一些接触插塞216中的可以穿透介电层214中的最底部一个，以建立与源极/漏极区域212的电连接，而其它接触插塞216可以位于栅极结构204上并且电连接至栅极结构204的栅电极206。互连件218可以在接触插塞216上扩展，并且电连接至接触插塞216。互连件218可以包括导电迹线和导电通孔。导电迹线分别位于介电层214中的一个上，而导电通孔分别穿过一个或多个介电层214并且电连接至一个或多个导电迹线。
在一些实施例中，三维存储器器件10设置在介电层214的堆叠件上。在这些实施例中，三维存储器器件10的栅极层118和导电柱126可以通过延伸穿过衬底100和介电层214中的最顶部一个的导电路径(未示出)布线至介电层214的堆叠件中的互连件218。例如，栅极层118(或称为字线)可以布线至由通过互连件218的部分互连的一些有源器件形成的字线驱动器，并且导电柱126可以布线至由通过互连件218的另一部分互连的其它有源器件形成的感测放大器。
图14是根据本发明的一些可选实施例的三维存储器器件30的示意性平面图。图14所示的三维存储器器件30类似于图11C所示的三维存储器器件10。因此，相同的参考标号用于指示相同或相似的部件，并且在此将省略其详细描述。下面将描述图14所示的三维存储器器件30和图11C所示的三维存储器器件10之间的差异。
参考图14，三维存储器器件30还包括沿方向Z穿透介电壁124、绝缘层112和沟道层122的绝缘体300。详细地，每个绝缘体300垂直延伸穿过对应介电壁124、对应绝缘层112和对应沟道层122。如图14所示，每个绝缘体300横向延伸以沿方向X在对应介电壁124的相对侧处切断两个相邻沟道层122。也就是说，绝缘体300沿方向X在对应介电壁124的相对侧处的两个相邻堆叠结构ST之间横向延伸。此外，如图14所示，沿方向Y在存储器单元MC的列中的横向相邻存储器单元MC之间形成绝缘体300。鉴于此，存储器单元MC的每个列中的横向相邻存储器单元MC的沟道层122沿方向Y通过绝缘体300中的一个彼此分隔开。也就是说，存储器单元MC的每个列中的横向相邻存储器单元MC的沟道层122沿方向Y彼此物理和电分隔开。换句话说，存储器单元MC的每个列中的横向相邻存储器单元MC沿方向Y包括两个分隔、独立的沟道层122。因此，在三维存储器器件30中，沿方向Y可以有效地防止存储器单元MC的每个列中的横向相邻存储器单元之间的干扰。从另一角度看，如图14所示，每个存储器单元MC中的一对导电柱126沿方向Y设置在两个相邻绝缘体300之间。此外，因为绝缘体300沿方向X在对应介电壁124的相对侧处的存储器单元MC的两个相邻列之间横向延伸，所以介电壁124中的一个的相对侧处的两个相邻存储器单元MC中的两对导电柱126沿方向Y设置在相同的两个相邻绝缘体300之间。虽然为了说明的目的在图14中示出了九个绝缘体300，但是本领域技术人员可以理解，绝缘体300的数量可以大于图14所示的数量，并且可以基于需求和/或设计布局指定。
在所示的实施例中，绝缘体300沿方向X不横向延伸穿过铁电层120。可以独立地极化铁电层120的不同部分，并且因此，即使当铁电层120的对应于存储器单元MC的每个列中的横向相邻存储器单元MC的相邻部分沿方向Y没有物理和电分隔开，铁电层120也可以起到存储值的作用。但是，本发明不限于此。在一些可选实施例中，每个绝缘体300进一步横向延伸以沿方向X在对应介电壁124的相对侧处切断铁电层120。
在一些实施例中，绝缘体300彼此横向分隔开。如图14所示，绝缘体300分别布置为具有沿方向Y延伸的多列，并且绝缘体300的相邻列沿方向X彼此间隔开。在所示的实施例中，绝缘体300与导电柱126横向分隔开。但是，本发明不限于此。在一些可选实施例中，绝缘体300可以接触导电柱126。
在一些实施例中，用于形成绝缘体300的方法包括以下步骤。首先，在形成导电柱126之后，如参考图7A、图7B和图7C所描述，沿方向Z穿透介电壁124、绝缘层112和沟道层122的沟槽通过使用光刻工艺和蚀刻工艺形成。可以在多层堆叠件110上方形成诸如图案化的光刻胶的掩模图案。然后可以通过使用掩模图案作为蚀刻掩模实施蚀刻工艺，以去除介电壁124、绝缘层112和沟道层122的部分，以形成沟槽。在完成蚀刻工艺之后，可以通过诸如灰化或剥离的合适的去除工艺去除掩模图案(例如，图案化的光刻胶)。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺。下一步，介电材料形成为填充沟槽。介电材料可包括氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其它合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、
Figure BDA0003047617390000251
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯(BCB)、SiLKTM(密歇根州米德兰市陶氏化学公司)、聚酰亚胺、其它低k介电材料或它们的组合。在此，在相邻存储器单元MC之间的绝缘体300中使用的低k介电材料能够减小相邻存储器单元MC之间的串扰或耦接干扰，从而提高三维存储器器件30的性能和可靠性。介电材料可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面、介电壁124的顶面和导电柱126的顶面上方。也就是说，平坦化工艺暴露多层堆叠件110、介电壁124和导电柱126，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)、介电壁124的顶面、导电柱126的顶面以及介电材料的剩余部分的顶面彼此基本共面或齐平。介电材料的在沟槽中的剩余部分形成绝缘体300。但是，本发明不限于此。在一些可选实施例中，用于形成绝缘体300的步骤可以先于用于形成导电柱126的步骤。
图15是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。图15所示的三维存储器器件40类似于图11C所示的三维存储器器件10。因此，相同的参考标号用于指示相同或相似的部件，并且在此将省略其详细描述。下面将描述图15所示的三维存储器器件40和图11C所示的三维存储器器件10之间的差异。
参考图15，在三维存储器器件40中，导电柱126沿方向Z穿透介电壁124，而不穿透沟道层122。也就是说，在每个存储器单元MC中，导电柱126通过对应沟道层122与对应铁电层120横向分隔开。从另一角度看，如图15所示，每个导电柱126形成为通过一个侧面与对应沟道层122中的一个横向接触。此外，如图15所示，布置在相同介电壁124中的导电柱126通过介电壁124彼此横向分隔开。此外，虽然未示出，但是三维存储器器件40沿方向Y还可以包括横向相邻存储器单元MC之间的绝缘体，如参考图14所描述。
在关于图1A至图15的前述实施例中，阵列的相同行中的导电柱126都彼此对准。但是，本发明不限于此。在一些可选实施例中，导电柱126可以布置为交错配置。在下文中，将结合图16讨论三维存储器器件的其它配置。
图16是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。图16所示的三维存储器器件50类似于图11C所示的三维存储器器件10。相同的参考标号用于指示相同或相似的部件，并且在此将省略其详细描述。下面将描述图16所示的三维存储器器件50和图11C所示的三维存储器器件10之间的差异。
参考图16，在三维存储器器件50中，导电柱126以交错配置形成。详细地，导电柱126的列沿相同方向(例如，方向Y)彼此交替偏移。例如，导电柱126的偶数列沿方向Y从导电柱126的奇数列偏移。在一些实施例中，如图16所示，导电柱126的列沿方向Y彼此交替偏移基本相同的偏移量。此外，虽然未示出，但是三维存储器器件50还包括电连接至导电柱126的位线和源极线。在导电柱126的列彼此交替偏移的实施例中，存储器单元MC的相邻堆叠件中的导电柱126可以连接至不同的位线和不同的源极线。在一些实施例中，源极线和位线都在堆叠结构ST之上延伸。但是，本发明不限于此。在一些可选实施例中，位线和源极线设置在衬底100的相对侧处。此外，虽然未示出，但是三维存储器器件50沿方向Y还可以包括横向相邻存储器单元MC之间的绝缘体，如参考图14所描述。
根据实施例，三维存储器器件包括：第一堆叠结构，包括沿垂直方向堆叠的第一堆叠层，其中，第一堆叠层的每个包括第一栅极层、第一铁电层和第一沟道层，其中，第一栅极层、第一铁电层和第一沟道层分别沿垂直于垂直方向的水平方向延伸，并且其中，第一铁电层设置在第一栅极层和第一沟道层之间；第二堆叠结构，与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层，其中，第二堆叠层的每个包括第二栅极层、第二铁电层和第二沟道层，其中，第二栅极层、第二铁电层和第二沟道层分别沿水平方向延伸，第二铁电层设置在第二栅极层和第二沟道层之间，并且第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间；第一导电柱，沿垂直方向延伸、彼此横向分隔开并且与第一堆叠层的每个的第一沟道层接触；以及第二导电柱，沿垂直方向延伸、彼此横向分隔开并且与第二堆叠层的每个的第二沟道层接触。在一些实施例中，第一导电柱沿垂直方向穿透第一堆叠层的每个的第一沟道层，其中，第二导电柱沿垂直方向穿透第二堆叠层的每个的第二沟道层。在一些实施例中，第一导电柱与第一堆叠层的每个的第一铁电层接触，其中，第二导电柱与第二堆叠层的每个的第二铁电层接触。在一些实施例中，第一导电柱通过第一堆叠层的每个的第一沟道层彼此横向分隔开，其中，第二导电柱通过第二堆叠层的每个的第二沟道层彼此横向分隔开。在一些实施例中，第一导电柱通过第一堆叠层的每个的第一沟道层与第一堆叠层的每个的第一铁电层横向分隔开，其中，第二导电柱通过第二堆叠层的每个的第二沟道层与第二堆叠层的每个的第二铁电层横向分隔开。在一些实施例中，三维存储器器件还包括：第一绝缘体，沿垂直方向穿透第一堆叠层的每个的第一沟道层并且彼此横向分隔开；以及第二绝缘体，沿垂直方向穿透第二堆叠层的每个的第二沟道层并且彼此横向分隔开。在一些实施例中，第一导电柱中的两个设置在两个相邻第一绝缘体之间，其中，第二导电柱中的两个设置在两个相邻第二绝缘体之间。在一些实施例中，三维存储器器件还包括：介电壁，设置在第一堆叠结构和第二堆叠结构之间，其中，介电壁设置在第一堆叠层的每个的第一栅极层和第二堆叠层的每个的第二栅极层之间。
根据实施例，三维存储器器件包括：第一堆叠结构和第二堆叠结构，设置在衬底上并且彼此横向间隔开，其中，第一堆叠结构包括交替堆叠在衬底上的第一绝缘层和第一栅极层，并且其中，第二堆叠结构包括交替堆叠在衬底上的第二绝缘层和第二栅极层；介电壁，设置在衬底上并且位于第一堆叠结构和第二堆叠结构之间；第一铁电层，设置在介电壁和第一栅极层之间，其中，第一铁电层的每个设置在两个相邻第一绝缘层之间；第一沟道层，设置在介电壁和第一铁电层之间，其中，第一沟道层的每个设置在两个相邻第一绝缘层之间；第二铁电层，设置在介电壁和第二栅极层之间，其中，第二铁电层的每个设置在两个相邻第二绝缘层之间；第二沟道层，设置在介电壁和第二铁电层之间，其中，第二沟道层的每个设置在两个相邻第二绝缘层之间；第一导电柱，穿透介电壁、彼此横向分隔开并且与第一沟道层接触；以及第二导电柱，穿透介电壁、彼此横向分隔开并且与第二沟道层接触。在一些实施例中，介电壁与第一绝缘层的侧面、第二绝缘层的侧面、第一沟道层的侧面以及第二沟道层的侧面接触。在一些实施例中，第一栅极层的侧面从第一绝缘层的侧面横向凹进，并且第一铁电层分别与第一栅极层的侧面接触；并且第二栅极层的侧面从第二绝缘层的侧面横向凹进，并且第二铁电层分别与第二栅极层的侧面接触。在一些实施例中，第一栅极层的每个、第二栅极层的每个、第一铁电层的每个、第一沟道层的每个、第二铁电层的每个和第二沟道层的每个沿第一方向在衬底上方横向延伸，并且其中，介电壁、第一导电柱的每个和第二导电柱的每个沿垂直于第一方向的第二方向垂直延伸。在一些实施例中，第一导电柱沿第二方向穿透介电壁和第一沟道层，其中，第二导电柱沿第二方向穿透介电壁和第二沟道层。在一些实施例中，第一导电柱沿第二方向穿透介电壁而不穿透第一沟道层，其中，第二导电柱沿第二方向穿透介电壁而不穿透第二沟道层。在一些实施例中，三维存储器器件还包括：绝缘体，设置在衬底上、沿第二方向穿透介电壁、第一沟道层和第二沟道层并且沿垂直于第一方向和第二方向的第三方向在第一堆叠结构和第二堆叠结构之间横向延伸。在一些实施例中，第一导电柱中的两个和第二导电柱中的两个沿第一方向设置在两个相邻绝缘体之间。
根据实施例，方法包括：在衬底上形成多层堆叠件，其中，多层堆叠件包括交替堆叠在衬底上的绝缘层和牺牲层；形成垂直穿透多层堆叠件的沟槽；去除牺牲层的由沟槽暴露的部分以形成凹槽，其中，凹槽的每个形成在两个相邻绝缘层之间；在凹槽中形成铁电层以覆盖牺牲层的由凹槽暴露的剩余部分的侧面；在凹槽中形成沟道层以与铁电层接触；用介电材料填满沟槽以形成介电壁；形成垂直穿透介电壁的导电柱；以及用栅极层替换牺牲层的剩余部分。在一些实施例中，绝缘层和牺牲层包括具有不同蚀刻选择性的材料。在一些实施例中，方法还包括：形成垂直穿透介电壁和沟道层的绝缘体。在一些实施例中，用栅极层替换牺牲层的剩余部分包括：形成垂直穿透多层堆叠件的沟槽；经由沟槽去除牺牲层的剩余部分以形成间隙，其中，间隙的每个形成在两个相邻绝缘层之间；以及在间隙中形成栅极层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种三维存储器器件，包括：
第一堆叠结构，包括沿垂直方向堆叠的第一堆叠层，其中，所述第一堆叠层的每个包括第一栅极层、第一铁电层和第一沟道层，其中，所述第一栅极层、所述第一铁电层和所述第一沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且其中，所述第一铁电层设置在所述第一栅极层和所述第一沟道层之间；
第二堆叠结构，与所述第一堆叠结构横向间隔开，并且包括沿所述垂直方向堆叠的第二堆叠层，其中，所述第二堆叠层的每个包括第二栅极层、第二铁电层和第二沟道层，其中，所述第二栅极层、所述第二铁电层和所述第二沟道层分别沿所述水平方向延伸，所述第二铁电层设置在所述第二栅极层和所述第二沟道层之间，并且所述第一栅极层和所述第二栅极层设置在所述第一铁电层和所述第二铁电层之间；
第一导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第一堆叠层的每个的所述第一沟道层接触；以及
第二导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述第二堆叠层的每个的所述第二沟道层接触。
2.根据权利要求1所述的三维存储器器件，其中，所述第一导电柱沿所述垂直方向穿透所述第一堆叠层的每个的所述第一沟道层，并且其中，所述第二导电柱沿所述垂直方向穿透所述第二堆叠层的每个的所述第二沟道层。
3.根据权利要求2所述的三维存储器器件，其中，所述第一导电柱与所述第一堆叠层的每个的所述第一铁电层接触，并且其中，所述第二导电柱与所述第二堆叠层的每个的所述第二铁电层接触。
4.根据权利要求2所述的三维存储器器件，其中，所述第一导电柱通过所述第一堆叠层的每个的所述第一沟道层彼此横向分隔开，并且其中，所述第二导电柱通过所述第二堆叠层的每个的所述第二沟道层彼此横向分隔开。
5.根据权利要求1所述的三维存储器器件，其中，所述第一导电柱通过所述第一堆叠层的每个的所述第一沟道层与所述第一堆叠层的每个的所述第一铁电层横向分隔开，并且其中，所述第二导电柱通过所述第二堆叠层的每个的所述第二沟道层与所述第二堆叠层的每个的所述第二铁电层横向分隔开。
6.根据权利要求1所述的三维存储器器件，还包括：
第一绝缘体，沿所述垂直方向穿透所述第一堆叠层的每个的所述第一沟道层并且彼此横向分隔开；以及
第二绝缘体，沿所述垂直方向穿透所述第二堆叠层的每个的所述第二沟道层并且彼此横向分隔开。
7.根据权利要求6所述的三维存储器器件，其中，所述第一导电柱中的两个设置在两个相邻第一绝缘体之间，并且其中，所述第二导电柱中的两个设置在两个相邻第二绝缘体之间。
8.根据权利要求1所述的三维存储器器件，还包括：
介电壁，设置在所述第一堆叠结构和所述第二堆叠结构之间，其中，所述介电壁设置在所述第一堆叠层的每个的所述第一栅极层和所述第二堆叠层的每个的所述第二栅极层之间。
9.一种三维存储器器件，包括：
第一堆叠结构和第二堆叠结构，设置在衬底上并且彼此横向间隔开，其中，所述第一堆叠结构包括交替堆叠在所述衬底上的第一绝缘层和第一栅极层，并且其中，所述第二堆叠结构包括交替堆叠在所述衬底上的第二绝缘层和第二栅极层；
介电壁，设置在所述衬底上并且位于所述第一堆叠结构和所述第二堆叠结构之间；
第一铁电层，设置在所述介电壁和所述第一栅极层之间，其中，所述第一铁电层的每个设置在两个相邻第一绝缘层之间；
第一沟道层，设置在所述介电壁和所述第一铁电层之间，其中，所述第一沟道层的每个设置在两个相邻第一绝缘层之间；
第二铁电层，设置在所述介电壁和所述第二栅极层之间，其中，所述第二铁电层的每个设置在两个相邻第二绝缘层之间；
第二沟道层，设置在所述介电壁和所述第二铁电层之间，其中，所述第二沟道层的每个设置在两个相邻第二绝缘层之间；
第一导电柱，穿透所述介电壁、彼此横向分隔开并且与所述第一沟道层接触；以及
第二导电柱，穿透所述介电壁、彼此横向分隔开并且与所述第二沟道层接触。
10.一种制造三维存储器器件的方法，包括：
在衬底上形成多层堆叠件，其中，所述多层堆叠件包括交替堆叠在所述衬底上的绝缘层和牺牲层；
形成垂直穿透所述多层堆叠件的沟槽；
去除所述牺牲层的由所述沟槽暴露的部分以形成凹槽，其中，所述凹槽的每个形成在两个相邻绝缘层之间；
在所述凹槽中形成铁电层以覆盖所述牺牲层的由所述凹槽暴露的剩余部分的侧面；
在所述凹槽中形成沟道层以与所述铁电层接触；
用介电材料填满所述沟槽以形成介电壁；
形成垂直穿透所述介电壁的导电柱；以及
用所述栅极层替换所述牺牲层的剩余部分。
CN202110476646.7A 2020-06-18 2021-04-29 三维存储器器件及其制造方法 Pending CN113488484A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063040791P 2020-06-18 2020-06-18
US63/040,791 2020-06-18
US17/137,768 2020-12-30
US17/137,768 US11672126B2 (en) 2020-06-18 2020-12-30 Three-dimensional memory device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN113488484A true CN113488484A (zh) 2021-10-08

Family

ID=77933439

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110476646.7A Pending CN113488484A (zh) 2020-06-18 2021-04-29 三维存储器器件及其制造方法

Country Status (5)

Country Link
US (3) US11672126B2 (zh)
KR (1) KR102587153B1 (zh)
CN (1) CN113488484A (zh)
DE (1) DE102021100353A1 (zh)
TW (1) TWI815093B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11437393B2 (en) * 2020-05-28 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, memory array and method of forming the same
US11538862B2 (en) * 2020-06-18 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
WO2023246209A1 (en) * 2022-06-22 2023-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
WO2023246210A1 (en) * 2022-06-22 2023-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030098497A1 (en) * 2001-11-29 2003-05-29 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
US20180130823A1 (en) * 2016-11-09 2018-05-10 SK Hynix Inc. Nonvolatile memory device and method of manufacturing the same
KR20180059271A (ko) * 2016-11-25 2018-06-04 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
CN110783270A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体装置与半导体结构的形成方法、以及半导体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR20140024632A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9287167B2 (en) * 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10056400B2 (en) * 2015-09-08 2018-08-21 Toshiba Memory Corporation Stacked semiconductor device
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2020505790A (ja) * 2017-01-20 2020-02-20 リ， ウェイミンＬＩ， Ｗｅｉｍｉｎ 強誘電体酸化物メモリデバイス
CN110770899B (zh) * 2017-07-27 2023-11-10 美光科技公司 包含具有GaP沟道材料的晶体管的存储器单元
US10957679B2 (en) * 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) * 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10726921B2 (en) * 2017-09-19 2020-07-28 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
US10355046B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ)
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
JP2019169577A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US11380709B2 (en) * 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
KR102631354B1 (ko) * 2018-10-18 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US11121140B2 (en) * 2020-01-08 2021-09-14 Sandisk Technologies Llc Ferroelectric tunnel junction memory device with integrated ovonic threshold switches
US11164890B2 (en) * 2020-01-09 2021-11-02 Sandisk Technologies Llc Cross-point array of ferroelectric field effect transistors and method of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030098497A1 (en) * 2001-11-29 2003-05-29 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
US20180130823A1 (en) * 2016-11-09 2018-05-10 SK Hynix Inc. Nonvolatile memory device and method of manufacturing the same
KR20180059271A (ko) * 2016-11-25 2018-06-04 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
CN110783270A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体装置与半导体结构的形成方法、以及半导体装置

Also Published As

Publication number Publication date
US11672126B2 (en) 2023-06-06
US20240074204A1 (en) 2024-02-29
US11849587B2 (en) 2023-12-19
US20210399014A1 (en) 2021-12-23
DE102021100353A1 (de) 2021-12-23
US20220415923A1 (en) 2022-12-29
TW202201743A (zh) 2022-01-01
KR20210157297A (ko) 2021-12-28
TWI815093B (zh) 2023-09-11
KR102587153B1 (ko) 2023-10-06

Similar Documents

Publication Publication Date Title
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
KR102593797B1 (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
CN111492483B (zh) 具有连接到位线的接合结构的三维存储器装置及其制造方法
US10734400B1 (en) Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
TWI772378B (zh) 積體電路元件及其製造方法
TWI815093B (zh) 三維記憶體裝置及其製造方法
US11637126B2 (en) Memory device and method of forming the same
KR100718255B1 (ko) 디램 장치 및 그 제조 방법
US11423966B2 (en) Memory array staircase structure
US11910615B2 (en) Memory device and manufacturing method thereof
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US11587950B2 (en) Memory device and method of forming the same
US11647635B2 (en) Ferroelectric memory device and method of forming the same
CN113488483B (zh) 三维存储器器件及其制造方法
US20220367515A1 (en) Ferroelectric memory device and method of forming the same
US11647636B2 (en) Memory devices
CN113437079A (zh) 存储器器件及其制造方法
CN113517300A (zh) 存储器器件及其形成方法
CN113299660A (zh) 三维存储器器件及其制造方法
TW202145514A (zh) 記憶裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination