TWI815093B - 三維記憶體裝置及其製造方法 - Google Patents

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漢中 賈
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Abstract

提供一種包括第一堆疊結構及第二堆疊結構以及多個第一導電柱及多個第二導電柱的三維記憶體裝置。第一堆疊結構包括沿著垂直方向堆疊的多個第一堆疊層。每一第一堆疊層包括第一閘極層、第一通道層及位於第一閘極層與第一通道層之間第一鐵電層。第二堆疊結構與第一堆疊結構在側向上間隔開且包括沿著垂直方向堆疊的多個第二堆疊層。每一第二堆疊層包括第二閘極層、第二通道層及位於第二閘極層與第二通道層之間的第二鐵電層。第一閘極層及第二閘極層設置於第一鐵電層與第二鐵電層之間，且多個第一導電柱及多個第二導電柱沿著垂直方向延伸，分別接觸多個第一通道層及多個第二通道層。

Description

三維記憶體裝置及其製造方法
本發明的實施例是有關於三維記憶體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。積體電路材料及設計方面的技術進步已產生其中每一代具有較上一代小且複雜的電路設計的不同的積體電路世代。在積體電路發展的過程中，在縮減結構的幾何維度(例如，使用製作製程可形成的最小組件(或線))的同時，一般而言已增大功能密度(例如，每晶片面積的內連裝置的數目)。此種按比例縮減製程(scaling down process)一般而言藉由提高生產效率及降低相關的成本來提供益處。
此種按比例縮減亦已增加處理及製造積體電路的複雜性，且為了達成該些進步，需要積體電路處理及製造方面的類似的發展。舉例而言，已引入三維(three-dimensional，3D)記憶體裝置來替換平面記憶體裝置(planar memory device)。然而，3D 記憶體裝置尚未在所有方面令人滿意，出現了應得到解決的附加問題。
本發明實施例的一種三維記憶體裝置包括：第一堆疊結構，包括沿著垂直方向堆疊的多個第一堆疊層，其中所述多個第一堆疊層中的每一者包括第一閘極層、第一鐵電層及第一通道層，其中所述第一閘極層、所述第一鐵電層及所述第一通道層分別沿著與所述垂直方向垂直的水平方向延伸，且其中所述第一鐵電層設置於所述第一閘極層與所述第一通道層之間；第二堆疊結構，與所述第一堆疊結構在側向上間隔開且包括沿著所述垂直方向堆疊的多個第二堆疊層，其中所述多個第二堆疊層中的每一者包括第二閘極層、第二鐵電層及第二通道層，其中所述第二閘極層、所述第二鐵電層及所述第二通道層分別沿著所述水平方向延伸，所述第二鐵電層設置於所述第二閘極層與所述第二通道層之間，且所述第一閘極層及所述第二閘極層設置於所述第一鐵電層與所述第二鐵電層之間；多個第一導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第一堆疊層中的每一者的所述第一通道層；以及多個第二導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第二堆疊層中的每一者的所述第二通道層。
本發明實施例的一種三維記憶體裝置包括：第一堆疊結構及第二堆疊結構，設置於基底上且彼此在側向上間隔開，其中 所述第一堆疊結構包括交替堆疊於所述基底上的多個第一絕緣層與多個第一閘極層，且其中所述第二堆疊結構包括交替堆疊於所述基底上的多個第二絕緣層與多個第二閘極層；介電牆，設置於所述基底上且位於所述第一堆疊結構與所述第二堆疊結構之間；多個第一鐵電層，設置於所述介電牆與所述多個第一閘極層之間，其中所述多個第一鐵電層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第一通道層，設置於所述介電牆與所述多個第一鐵電層之間，其中所述多個第一通道層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第二鐵電層，設置於所述介電牆與所述多個第二閘極層之間，其中所述多個第二鐵電層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第二通道層，設置於所述介電牆與所述多個第二鐵電層之間，其中所述多個第二通道層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第一導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述第一通道層；以及多個第二導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述第二通道層。
本發明實施例的一種三維記憶體裝置的製造方法包括：在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊於所述基底上的多個絕緣層與多個犧牲層；形成垂直地穿透過所述多層堆疊的溝渠；移除所述多個犧牲層的被所述溝渠暴露出的部分以形成多個凹槽，其中所述多個凹槽中的每一者形成於所述多 個絕緣層中的兩個相鄰的絕緣層之間；在所述多個凹槽中形成多個鐵電層，以覆蓋所述多個犧牲層的多個剩餘部分的被所述多個凹槽暴露出的多個側表面；在所述多個凹槽中形成多個通道層，以接觸所述多個鐵電層；使用介電材料填滿所述溝渠，以形成介電牆；形成垂直地穿透過所述介電牆的多個導電柱；以及使用多個閘極層替換所述多個犧牲層的所述多個剩餘部分。
10、30、40、50:三維記憶體裝置
20:半導體結構
100:基底
110:多層堆疊
112:絕緣層
114:犧牲層
118:閘極層
120:鐵電層
122:通道層
124、128:介電牆
126:導電柱
200:半導體基底
202:金屬氧化物半導體(MOS)電晶體
204:閘極結構
206:閘極電極
208:閘極介電層
210:閘極間隔件
212:源極/汲極區
214:介電層
216:接觸插塞
218:內連件
300:絕緣體
A-A’、B-B’:線
CH:通道
D:汲極端子
d1:深度
G:閘極端子
GP:間隙
h1:總高度
h2:高度
LC:CMOS積體電路
MC:記憶胞
R:凹槽
S:源極端子
ST:堆疊結構
t1、t2、t3、t4、t5:厚度
TH:穿孔
TR1、TR2:溝渠
w1、w2、w3、w4、w5、w6、w7、w8、w9:寬度
WL:字元線
X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖11A是根據本揭露一些實施例的在三維記憶體裝置的製造方法的各個階段處產生的結構的示意性俯視圖。
圖1B至圖11B分別是沿著圖1A至圖11A中所示的線A-A’的示意性剖視圖。
圖4C至圖11C分別是沿著圖4B至圖11B中所示的線B-B’的示意性平面圖。
圖12是圖11A、圖11B及圖11C中所示的三維記憶體裝置的等效電路圖。
圖13是示出根據本揭露一些實施例的半導體結構的示意性剖視圖。
圖14是根據本揭露一些替代實施例的三維記憶體裝置的示意性平面圖。
圖15是根據本揭露一些替代實施例的三維記憶體裝置的示意性平面圖。
圖16是根據本揭露一些替代實施例的三維記憶體裝置的示意性平面圖。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或 操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在各種非揮發性記憶體中，鐵電場效電晶體(ferroelectric field effect transistor，FeFET)有望成為高密度、低功耗應用的候選項。由於其場驅動操作，FeFET具有例如非破壞性讀出、高程式化/抹除速度、及低功耗等優勢。另外，FeFET因其高按比例縮放性及高互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)兼容性而受到更多關注。為了更高的密度，提出三維(3D)垂直結構。一般而言，將多晶矽用作通道材料。然而，多晶矽通道存在幾種挑戰，例如在非常薄的多晶矽通道處的低載流子遷移率以及位於鐵電材料與多晶矽之間的具有低介電常數的介面層(interfacil layer)。由於具有低介電常數的介面層與鐵電材料之間的電容失配，因此在操作期間在介面層上施加大的電壓。此最終導致介面層的破裂，藉此引起耐久性失效。另外，具有低介電常數的介面層會增加電荷俘獲(charge trapping)，此導致會使可靠性降低的臨限值電壓偏移問題。
為了克服上述挑戰，提出一種具有氧化物半導體通道的FeFET。氧化物半導體通道因其高的載流子遷移率及非常薄的本體而適於快速存取。
圖1A至圖11A是根據本揭露一些實施例的在三維記憶體裝置10的製造方法的各個階段處產生的結構的示意性俯視圖。 圖1B至圖11B分別是沿著圖1A至圖11A中所示的線A-A’的示意性剖視圖。圖4C至圖11C分別是沿著圖4B至圖11B中所示的線B-B’的示意性平面圖。
參照圖1A及圖1B，在基底100上形成多層堆疊110。多層堆疊110包括多個絕緣層112及多個犧牲層114。如圖1B中所示，多個絕緣層112與多個犧牲層114沿著方向Z交替堆疊於基底100上。詳言之，多個絕緣層112沿著方向Z藉由多個犧牲層114彼此間隔開。亦即，多個絕緣層112藉由多個犧牲層114垂直地彼此間隔開。自另一觀點看，每一犧牲層114夾置於下伏的絕緣層112與上覆的絕緣層112之間。此外，將在將參照圖9A至圖9C及圖10A至圖10C闡述的後續步驟中使用多個閘極層118替換多個犧牲層114。儘管在圖1B中出於例示目的而呈現出三個絕緣層112及兩個犧牲層114，但熟習此項技術者可理解，絕緣層112的數目及犧牲層114的數目可較圖1B中繪示的絕緣層112的數目及犧牲層114的數目多，且可基於需求及/或設計佈局進行指定。
在一些實施例中，絕緣層112的材料相對於犧牲層114的材料具有足夠的蝕刻選擇性，使得絕緣層112可在如參照圖9A至圖9C闡述的後續步驟中在犧牲層114的移除期間保持實質上完整。在一些實施例中，絕緣層112由氧化矽製成，而犧牲層114由氮化矽製成。然而，熟習此項技術者可根據製程要求為絕緣層112及犧牲層114選擇其他合適的材料。在一些替代實施例中，絕 緣層112的材料可選自氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)或摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)，且犧牲層114的材料可選自氧化矽、氮氧化矽、PSG、BSG或BPSG。在一些實施例中，多個絕緣層112具有相同的介電材料，例如氧化矽。然而，本揭露的實施例並不限於此。在一些替代實施例中，多個絕緣層112可具有不同的介電材料。類似地，在一些實施例中，多個犧牲層114具有相同的介電材料，例如氮化矽。然而，本揭露的實施例並不限於此。在一些替代實施例中，多個犧牲層114可具有不同的介電材料。在一些實施例中，形成多個絕緣層112中的每一者及多個犧牲層114中的每一者的方法包括沈積製程，例如化學氣相沈積(chemical vapor deposition，CVD)製程或原子層沈積(atomic layer deposition，ALD)製程。
在一些實施例中，基底100是形成於互補金屬氧化物半導體(CMOS)積體電路之上的蝕刻停止層。在該些實施例中，基底100的材料相對於多層堆疊110中的材料具有足夠的蝕刻選擇性。在該些實施例中，基底100的材料包括碳化矽、氮氧化矽、碳氧化矽、碳氮化矽、氧化矽或氮化矽。在其中絕緣層112及犧牲層114由氧化矽及氮化矽製成的該些實施例中，基底100的材料由碳化矽形成。然而，本揭露並不限於此。在一些替代實施例中，基底100是半導體晶圓或絕緣體上半導體 (semiconductor-on-insulator，SOI)晶圓。
在一些實施例中，沿著方向Z，絕緣層112具有介於約15奈米至約90奈米的範圍內的厚度t1，且犧牲層114具有介於約15奈米至約90奈米的範圍內的厚度t2。在一些實施例中，絕緣層112被形成為不同於犧牲層114的厚度。在一些替代實施例中，絕緣層112被形成為與犧牲層114相同的厚度。舉例而言，犧牲層114的厚度t2較絕緣層112的厚度t1大或者小自約10%至約50%。在一些實施例中，多層堆疊110沿著方向Z具有介於約1000奈米至約10000奈米的範圍內的總高度h1。
參照圖2A及圖2B，在多層堆疊110中形成多個溝渠TR1。如圖2B中所示，多個溝渠TR1沿著方向Z穿透過多層堆疊110。亦即，多個溝渠TR1在多層堆疊110中垂直地延伸。在所示實施例中，多個溝渠TR1垂直地延伸穿過多層堆疊110的所有層(例如，多個絕緣層112中的所有者及多個犧牲層114中的所有者)且暴露出基底100。亦即，溝渠TR1的底表面由基底100界定。換言之，基底100暴露於溝渠TR1的底部處。然而，本揭露並不限於此。在一些替代實施例中，多個溝渠TR1垂直地延伸穿過多層堆疊110的一些層而非所有層。舉例而言，多個溝渠TR1可垂直地延伸穿過多個犧牲層114中的所有者且暴露出最底部的絕緣層112。儘管在圖2A及圖2B中出於例示目的而呈現出三個溝渠TR1，但熟習此項技術者可理解，溝渠TR1的數目可較圖2A及圖2B中繪示的溝渠TR1的數目多，且可基於需求及/或設計佈 局進行指定。
如圖2A的俯視圖中所示，垂直地穿透過多層堆疊110的多個溝渠TR1沿著與方向Z垂直的方向Y在側向上延伸，且沿著與方向Y及方向Z垂直的方向X排列。因此，多層堆疊110被多個溝渠TR1切割成多個條帶部分。在此種情形中，所述多個條帶部分在下文中被稱為多層堆疊110的剩餘部分。此外，在形成多個溝渠TR1之後，多層堆疊110的每一剩餘部分沿著方向X設置於兩個相鄰的溝渠TR1之間。亦即，多層堆疊110的兩個相鄰的剩餘部分藉由對應的溝渠TR1彼此間隔開。在一些實施例中，多層堆疊110的剩餘部分沿著方向X具有介於約50奈米至約200奈米的範圍內的寬度w1，且具有針對圖1A及圖1B論述的總高度h1。在一些實施例中，溝渠TR1沿著方向X具有介於約50奈米至約200奈米的範圍內的寬度w2。多層堆疊110的每一剩餘部分的高寬比(aspect ratio，AR)是總高度h1對多層堆疊110的剩餘部分的最窄特徵的寬度(所述寬度是此步驟處的寬度w1)的比率。另外，如圖2B中所示，溝渠TR1暴露出多層堆疊110的剩餘部分的側表面。亦即，溝渠TR1的側壁由多層堆疊110的剩餘部分界定。在所示實施例中，溝渠TR1完全暴露出多層堆疊110的剩餘部分的側表面。亦即，溝渠TR1暴露出多層堆疊110的剩餘部分中的所有層(例如，多個絕緣層112中的所有者及多個犧牲層114中的所有者)的側表面。然而，本揭露並不限於此。在一些替代實施例中，溝渠TR1局部地暴露出多層堆疊110的剩餘部分的 側表面。在一些實施例中，在當前步驟中，絕緣層112的側表面與犧牲層114的側表面實質上共面或齊平。
在一些實施例中，形成溝渠TR1的方法包括微影製程及蝕刻製程(例如，非等向性蝕刻製程)。由於基底100相對於多層堆疊110中的材料具有足夠的蝕刻選擇性，因此基底100可在蝕刻製程期間保持實質上完整。在其中基底100由碳化矽形成，絕緣層112由氧化矽形成，且犧牲層114由氮化矽形成的一些實施例中，藉由使用與氫氣(H2)或氧氣(O2)氣體混合的氟系氣體(例如，C4F6)的乾式蝕刻形成溝渠TR1。
參照圖3A及圖3B，多層堆疊110的多個剩餘部分中的多個犧牲層114相對於多層堆疊110的多個剩餘部分中的多個絕緣層112在側向上凹陷。如圖3B中所示，移除多個犧牲層114的被多個溝渠TR1暴露出的部分以形成多個凹槽R。多個凹槽R中的每一者形成於兩個相鄰的絕緣層112之間。多個凹槽R中的每一者與對應的溝渠TR1連接(例如，空間連通)。自另一觀點看，如圖3B中所示，犧牲層114的側表面被凹槽R及溝渠TR1暴露，且犧牲層114的被暴露出的側表面不再與絕緣層112的被暴露出的側表面共面，而是相對於絕緣層112的被暴露出的側表面在側向上凹陷。儘管犧牲層114的被暴露出的側表面在圖3B中示出為直的，但側表面可為凹的或凸的。
在一些實施例中，使犧牲層114在側向上凹陷的方法包括蝕刻製程，例如等向性蝕刻製程。在此蝕刻製程期間，絕緣層 112可能由於相對於犧牲層114具有足夠的蝕刻選擇性而幾乎不被蝕刻。亦即，用於形成凹槽R的蝕刻製程是對於犧牲層114的材料具有選擇性(例如，以較絕緣層112的材料快的速率選擇性地蝕刻犧牲層114的材料)的製程。自另一觀點看，由於基底100相對於多層堆疊110中的材料具有足夠的蝕刻選擇性，因此基底100可在此蝕刻製程期間保持實質上完整。在其中基底100由碳化矽形成，絕緣層112由氧化矽形成，且犧牲層114由氮化矽形成的一些實施例中，藉由使用磷酸(例如，H3PO4)的濕式蝕刻擴展溝渠TR1以形成凹槽R。然而，本揭露的實施例並不限於此。在一些替代實施例中，可使用對犧牲層114的材料具有選擇性的乾式蝕刻。
在形成多個凹槽R之後，多個凹槽R中的每一者具有沿著方向X延伸至絕緣層112的側壁的深度d1。在凹槽R達到期望的深度d1之後，可使用定時蝕刻製程來在凹槽R達到期望的深度d1時停止對凹槽R的蝕刻。在一些實施例中，凹槽R的深度d1介於約5奈米至約20奈米的範圍內。自另一觀點看，形成凹槽R會減小犧牲層114的寬度。在一些實施例中，在形成多個凹槽R之後，多個犧牲層114中的每一者沿著方向X具有介於約20奈米至約100奈米的範圍內的寬度w3。如上所述，多層堆疊110的每一剩餘部分的高寬比(AR)是總高度h1對多層堆疊110的剩餘部分的最窄特徵的寬度(所述寬度是此步驟處的寬度w3)的比率。因此，形成凹槽R會增大多層堆疊110的每一剩餘部分的高寬比。
參照圖4A、圖4B及圖4C，在多個凹槽R中形成多個鐵電層120。詳言之，如圖4B及圖4C中所示，多個鐵電層120中的每一者以一對一的關係形成於多個凹槽R中的一者內。鐵電層120被形成為覆蓋或接觸對應的犧牲層114的被對應的凹槽R暴露出的側表面。如此一來，在多層堆疊110的每一剩餘部分中，沿著方向X的相鄰的鐵電層120藉由對應的犧牲層114彼此在側向上間隔開。此外，如圖4B中所示，多個犧牲層114中的一者與對應的鐵電層120在多層堆疊110的每一剩餘部分中位於實質上相同的水平處(at substantially the same level)。在本文中，當元件被闡述為「位於實質上相同的水平處」時，元件被形成為位於實質上相同的高度處。自另一觀點看，如圖4B中所示，鐵電層120各自嵌置於兩個相鄰的絕緣層112之間。換言之，沿著方向Z的多個鐵電層120藉由對應的絕緣層112垂直地彼此間隔開。
在一些實施例中，鐵電層120是藉由以下步驟形成。首先，在基底100之上形成鐵電材料，以填充多個絕緣層112之間的多個凹槽R。在一些實施例中，鐵電材料不僅填充多個凹槽R，且亦進一步覆蓋多個絕緣層112的被多個溝渠TR1暴露出的側表面、最頂部的絕緣層112的頂表面、以及基底100的被多個溝渠TR1暴露出的頂表面。在一些實施例中，形成鐵電材料的方法包括沈積製程，例如CVD製程或ALD製程。此後，移除鐵電材料的覆蓋多個絕緣層112的被多個溝渠TR1暴露出的側表面、最頂部的絕緣層112的頂表面、及基底100的被多個溝渠TR1暴露出 的頂表面的部分，以便形成分離且斷開的多個鐵電層120。在一些實施例中，移除鐵電材料的一些部分的方法包括執行等向性蝕刻製程。然而，本揭露並不限於此。在一些替代實施例中，在執行非等向性蝕刻製程之後，藉由執行等向性蝕刻製程以移除鐵電材料的一些部分。
在一些實施例中，鐵電層120包含能夠藉由在鐵電層120兩端施加適當的電壓差而在兩個不同的極化方向之間切換的鐵電材料。舉例而言，鐵電層120的極化由於因施加電壓差而產生的電場而改變。在一些實施例中，鐵電層120的鐵電材料包括氧化鉿鋯(hafnium zirconium oxide)(例如，HZO)、摻矽的氧化鉿(silicon-doped hafnium oxide)(例如，HSO)、氧化鉿矽(hafnium silicon oxide)(例如，HfSiO)、氧化鉿鑭(hafnium lanthanum oxide)(例如，HfLaO)、氧化鉿(例如，HfO2)、氧化鉿鋯(例如，HfZrO2)、氧化鋯(例如，ZrO2)、或摻雜鑭(La)、釔(Y)、矽(Si)或鍺(Ge)的HfO2。然而，本揭露並不限於此。在一些替代實施例中，鐵電層120的鐵電材料可為高介電常數(high dielectric constant，high-k)介電材料，例如鉿(Hf)系介電材料、或類似材料。舉例而言，鐵電材料可為含鉿化合物，例如氧化鉿鋯(例如，HfZnO)、氧化鉿鋁(例如，HfAlO)、氧化鉿鑭(例如，HfLaO)、氧化鉿鈰(例如，HfCeO)、氧化鉿(例如，HfO)、氧化鉿釓(例如，HfGdO)、氧化鉿矽(例如，HfSiO)、氧化鉿鋯鑭(例如，HfZrLaO)、氧化鉿鋯釓(例如，HfZrGdO)、氧化鉿鋯釔(例如，HfZrYO)、氧化 鉿鋯鈰(例如，HfZrCeO)、氧化鉿鋯鍶(例如，HfZrSrO)、或類似材料。另外，含鉿化合物可進一步被例如以下一些摻雜劑摻雜：鑭(La)、釔(Y)、矽(Si)、鍺(Ge)、鈰(Ce)、釓(Gd)、鍶(Sr)、或類似材料、或其組合。藉由在含鉿化合物中摻雜該些摻雜劑，可在鐵電層120中形成正交晶格結構(orthorhombic lattice structure)。在一些實施例中，具有正交晶格結構的含鉿化合物具有期望的鐵電性質，以達成記憶體裝置中鐵電層120的可切換效能。另外，藉由包含摻雜劑，鐵電層120中的正交晶格結構可相對容易地(例如，在較低溫度下)形成，且鐵電層120可在後段(back-end-of-line，BEOL)製程的相對低的熱預算(thermal budget)內(例如，在不損壞前段(front end of line，FEOL)特徵的溫度下)形成。
如圖4C的平面圖中所示，鐵電層120沿著方向Y在側向上延伸。在一些實施例中，鐵電層120沿著方向Z具有與犧牲層114的厚度t2(參見，例如圖4B)實質上相同的厚度t3(參見，例如圖4B)。在一些實施例中，鐵電層120的厚度t3介於約3奈米至約15奈米的範圍內。在一些實施例中，沿著方向X，鐵電層120具有小於凹槽R的深度d1(參見，例如圖4B)的寬度w4(參見，例如圖4C)。亦即，凹槽R被對應的鐵電層120局部佔據。在鐵電層120達到期望的寬度w4之後，可使用定時蝕刻製程來在鐵電層120達到期望的寬度w4時停止對鐵電層120的蝕刻。在一些實施例中，鐵電層120的寬度w4沿著方向X介於約3奈米至 約15奈米的範圍內。
繼續參照圖4B及圖4C，在多個凹槽R中形成多個通道層122。詳言之，如圖4B及圖4C中所示，多個通道層122中的每一者以一對一的關係形成於多個凹槽R中的一者內。通道層122被形成為覆蓋或接觸對應的鐵電層120的被對應的凹槽R暴露出的側表面。如此一來，在多層堆疊110的每一剩餘部分中，沿著方向X的對應的通道層122藉由對應的多個鐵電層120及對應的犧牲層114彼此在側向上間隔開。此外，如圖4B中所示，多個犧牲層114中的一者、對應的多個鐵電層120及對應的多個通道層122在多層堆疊110的每一剩餘部分中位於實質上相同的水平處。自另一觀點看，如圖4B中所示，通道層122各自嵌置於兩個相鄰的絕緣層112之間。換言之，沿著方向Z的多個通道層122藉由對應的絕緣層112垂直地彼此間隔開。
在一些實施例中，通道層122是藉由以下步驟形成。首先，在基底100之上形成通道材料，以填充多個絕緣層112之間的多個凹槽R。在一些實施例中，通道材料不僅填滿多個凹槽R，且亦進一步覆蓋多個絕緣層112的被多個溝渠TR1暴露出的側表面、最頂部的絕緣層112的頂表面、以及基底100的被多個溝渠TR1暴露出的頂表面。在一些實施例中，形成通道材料的方法包括沈積製程，例如CVD製程或ALD製程。此後，移除通道材料的覆蓋多個絕緣層112的被多個溝渠TR1暴露出的側表面、最頂部的絕緣層112的頂表面、及基底100的被多個溝渠TR1暴露出 的頂表面的部分，以便形成分離且斷開的多個通道層122。在一些實施例中，移除通道材料的一些部分的方法包括執行非等向性蝕刻製程。
在一些實施例中，通道層122的通道材料包括金屬氧化物(或氧化物半導體)，例如銦系氧化物材料(例如，氧化銦鎵鋅(indium gallium zinc oxide，IGZO))。通道層122的其他合適材料包括氧化鋅(zinc oxide，ZnO)、氧化銦鎢(indium tungsten oxide，InWO)、氧化鎢(tungsten oxide，WO)、氧化鉭(tantalum oxide，TaO)及氧化鉬(molybdenum oxide，MoO)。
如圖4C的平面圖中所示，通道層122沿著方向Y在側向上延伸，且鐵電層120設置於對應的通道層122與對應的犧牲層114之間。在一些實施例中，通道層122沿著方向Z具有與犧牲層114的厚度t2(參見，例如圖4B)實質上相同的厚度t4(參見，例如圖4B)。在一些實施例中，通道層122的厚度t4介於約5奈米至約15奈米的範圍內。在一些實施例中，沿著方向X，通道層122具有小於凹槽R的深度d1(參見，例如圖4B)的寬度w5(參見，例如圖4C)。在一些實施例中，通道層122的寬度w5沿著方向X介於約5奈米至約15奈米的範圍內。
在一些實施例中，如圖4B中所示，每一通道層122的被對應的溝渠TR1暴露出的側表面與相鄰的絕緣層112的被對應的溝渠TR1暴露出的側表面實質上共面或齊平。在此種情形中，鐵電層120的寬度w4(參見，例如圖4C)與通道層122的寬度 w5(參見，例如圖4C)之和與凹槽R的深度d1實質上相同。然而，本揭露並不限於此。在一些替代實施例中，每一通道層122的被對應的溝渠TR1暴露出的側表面相對於相鄰的絕緣層112的被對應的溝渠TR1暴露出的側表面略微凹陷非零距離。舉例而言，非零距離介於自約1奈米至約5奈米的範圍內。
參照圖5A、圖5B及圖5C，在形成多個通道層122之後，形成多個介電牆124以填滿多個溝渠TR1。如圖5A、圖5B及圖5C中所示，介電牆124接觸絕緣層112的被溝渠TR1暴露出的側表面及通道層122的被溝渠TR1暴露出的側表面。在其中每一通道層122的被對應的溝渠TR1暴露出的側表面與相鄰的絕緣層112的被對應的溝渠TR1暴露出的側表面實質上共面或齊平的實施例中，與絕緣層112的被對應的溝渠TR1暴露出的側表面及通道層122的被對應的溝渠TR1暴露出的側表面接觸的介電牆124的側表面具有實質上平滑的輪廓。在一些實施例中，如圖5A、圖5B及圖5C中所示，與絕緣層112的被對應的溝渠TR1暴露出的側表面及通道層122的被對應的溝渠TR1暴露出的側表面接觸的介電牆124的每一側表面實質上是直的。然而，本揭露並不限於此。在其中每一通道層122的被對應的溝渠TR1暴露出的側表面相對於相鄰的絕緣層112的被對應的溝渠TR1暴露出的側表面略微凹陷的實施例中，與絕緣層112的被對應的溝渠TR1暴露出的側表面及通道層122的被對應的溝渠TR1暴露出的側表面接觸的介電牆124的側表面具有不平整的輪廓。在此種情形中，介電 牆124可具有與對應的通道層122的側表面接觸的在側向上突出的部分。
在一些實施例中，如圖5B中所示，介電牆124的底表面接觸基底100的被溝渠TR1暴露出的頂表面。然而，本揭露並不限於此。在其中溝渠TR1垂直地延伸穿過多層堆疊110的一些層而非所有層的實施例中，介電牆124的底表面接觸多層堆疊110的剩餘部分。
在一些實施例中，介電牆124是藉由以下步驟形成。在形成多個通道層122之後，形成介電材料以填充多個溝渠TR1。介電材料可包括氮化矽、氧化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、或類似材料、或其組合，且可藉由合適的沈積製程(例如CVD製程或ALD製程)形成。在形成介電材料之後，可執行平坦化製程(例如化學機械平坦化(chemical mechanical planarization，CMP)製程、蝕刻製程或其組合)，以移除介電材料的位於填充溝渠TR1外部的部分。在一些實施例中，介電材料的藉由平坦化製程移除的所述部分位於最頂部的絕緣層112的頂表面之上。亦即，平坦化製程暴露出多層堆疊110，使得多層堆疊110的頂表面(例如，最頂部的絕緣層112的頂表面)與介電材料的剩餘部分的頂表面在平坦化製程完成之後彼此實質上共面或齊平。介電材料的位於填充溝渠TR1中的剩餘部分形成介電牆124。
如圖5C的平面圖中所示，介電牆124沿著方向Y在側 向上延伸，且填充通道層122中的每一者設置於對應的介電牆124與對應的鐵電層120之間。在一些實施例中，介電牆124沿著方向Z具有與多層堆疊110的總高度h1(參見，例如圖5B)實質上相同的高度h2(參見，例如圖5B)。在一些實施例中，介電牆124的高度h2介於約1000奈米至約10000奈米的範圍內。在一些實施例中，介電牆124沿著方向X具有與溝渠TR1的寬度w2(參見，例如圖5B)實質上相同的寬度w6(參見，例如圖5B)。在一些實施例中，介電牆124的寬度w6介於約50奈米至約200奈米的範圍內。
參照圖6A、圖6B及圖6C，在多個介電牆124、多個絕緣層112及多個通道層122中形成多個穿孔TH。詳言之，如圖6A、圖6B及圖6C中所示，每一穿孔TH沿著方向Z穿透過對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122，以暴露出基底100。亦即，每一穿孔TH垂直地延伸穿過對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122。此外，如圖6C中所示，穿孔TH穿透過多個通道層122以切斷多個通道層122，使得多個通道層122中的每一者呈現為不連續通道層。然而，本揭露並不限於此。在一些替代實施例中，穿孔TH可穿透過多個通道層122而不切斷多個通道層122。在此種情形中，多個通道層122中的每一者仍然是連續的通道層。另外，如圖6B中所示，在形成穿孔TH之後，鐵電層120的接觸通道層122的側表面被穿孔TH暴露。然而，本揭露並不限於此。在其中穿孔TH穿透過通道 層122而不切斷通道層122的實施例中，鐵電層120不被穿孔TH暴露。
在一些實施例中，多個穿孔TH彼此在側向上隔開。如圖6A、圖6B及圖6C中所示，排列於同一介電牆124中的多個穿孔TH藉由介電牆124、對應的多個絕緣層112及對應的多個通道層122彼此在側向上隔開。自另一觀點看，如圖6A及圖6C中所示，多個穿孔TH被分離地排列成具有沿著方向Y延伸的多個行，且多個穿孔TH的兩個相鄰的行沿著方向X彼此間隔開。同一行中的多個穿孔TH藉由對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122彼此在側向上隔開。排列於同一介電牆124中的多個穿孔TH的相鄰行中的一者中的多個穿孔TH藉由此介電牆124而與所述相鄰行中的另一者中的多個穿孔TH在側向上隔開。
在一些實施例中，穿孔TH是使用微影製程及蝕刻製程形成。可在多層堆疊110之上形成罩幕圖案(例如圖案化光阻)。然後可使用罩幕圖案作為蝕刻罩幕來執行蝕刻製程，以移除多個介電牆124的部分、多個絕緣層112的部分及多個通道層122的部分，以便形成多個穿孔TH。在蝕刻製程完成之後，可藉由合適的移除製程(例如灰化或剝離)移除罩幕圖案(例如，圖案化光阻)。在一些實施例中，蝕刻製程是非等向性蝕刻製程。
參照圖7A、圖7B及圖7C，形成多個導電柱126以填滿多個穿孔TH。詳言之，如圖7A、圖7B及圖7C中所示，每一 導電柱126沿著方向Z穿透過對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122且到達基底100的被對應的穿孔TH暴露出的頂表面。亦即，每一導電柱126垂直地延伸穿過對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122。在一些實施例中，每一導電柱126被形成為藉由多於一個側表面而在側向上接觸對應的多個通道層122中的一者。在所示實施例中，如圖7C中所示，由於穿孔TH切斷通道層122以暴露出鐵電層120的側表面，因此填滿對應的穿孔TH的每一導電柱126的兩個側表面在側向上接觸對應的多個通道層122中的一者。自另一觀點看，填滿穿孔TH的導電柱126接觸鐵電層120的被對應的穿孔TH暴露出的側表面。然而，本揭露並不限於此。在其中穿孔TH穿透過通道層122而不切斷通道層122的實施例中，每一導電柱126的部分嵌置於對應的通道層122中。在此種情形中，填滿對應的穿孔TH的每一導電柱126的三個側表面在側向上接觸對應的多個通道層122中的一者。儘管在圖7A中出於例示目的而呈現出十六個導電柱126，但熟習此項技術者可理解，導電柱126的數目可較圖7A中繪示的導電柱126的數目多，且可基於需求及/或設計佈局進行指定。
在一些實施例中，多個導電柱126彼此在側向上隔開。如圖7A、圖7B及圖7C中所示，排列於同一介電牆124中的多個導電柱126藉由此介電牆124、對應的多個絕緣層112及對應的多個通道層122彼此在側向上隔開。自另一觀點看，如圖7A及圖 7C中所示，多個導電柱126被分離地排列成具多個列及多個行的陣列。詳言之，多個導電柱126被分離地排列成具有沿著方向Y延伸的多個行，且多個導電柱126的相鄰兩行沿著方向X彼此間隔開。同一行中的多個導電柱126藉由對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122彼此在側向上隔開。排列於同一介電牆124中的多個導電柱126的相鄰行中的一者中的多個導電柱126藉由此介電牆124與所述相鄰行中的另一者中的多個導電柱126在側向上隔開。
在一些實施例中，多個導電柱126是藉由以下步驟形成。在形成多個穿孔TH之後，形成導電材料來填充多個穿孔TH。導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合、或類似材料，且可藉由沈積製程(例如，CVD製程或物理氣相沉積(physical vapor deposition，PVD)製程)、鍍覆製程、或其組合形成。在形成導電材料之後，可執行平坦化製程(例如，CMP製程、蝕刻製程或其組合)，以移除導電材料的位於多個穿孔TH外部的部分。在一些實施例中，導電材料的藉由平坦化製程移除的所述部分位於最頂部的絕緣層112的頂表面及多個介電牆124的頂表面之上。亦即，平坦化製程暴露出多層堆疊110及多個介電牆124，使得多層堆疊110的頂表面(例如，最頂部的絕緣層112的頂表面)、多個介電牆124的頂表面以及導電材料的多個剩餘部分的頂表面在平坦化製程完成之後實質上彼此共面或齊平。導電材料的位於多個穿孔TH中的剩餘部分形成多個導電柱126。
在形成接觸通道層122的導電柱126之後，隨後藉由替換製程使用閘極層118替換犧牲層114，此將在圖8A至圖10A、圖8B至圖10B、及圖8C至圖10C中詳細闡述。
參照圖8A、圖8B及圖8C，在多層堆疊110中形成多個溝渠TR2。在所示實施例中，多個溝渠TR2沿著方向Z穿透過多層堆疊110的在形成多個凹槽R(如參照圖3A及圖3B所述)之後獲得的多個剩餘部分。為了避免混亂及易於論述，在下文的論述中，多層堆疊110的在形成多個凹槽R之後獲得的多個剩餘部分被稱為多層堆疊110的多個剩餘部分。詳言之，多個溝渠TR2中的每一者以一對一的關係形成於多層堆疊110的多個剩餘部分中的一者中。自另一觀點看，在所示實施例中，多個溝渠TR2中的每一者垂直地延伸穿過多層堆疊110的對應的剩餘部分的所有層(例如，多個絕緣層112中的所有者及多個犧牲層114中的所有者)，以暴露出基底100。亦即，多層堆疊110的每一剩餘部分可被視為被對應的溝渠TR2切割成兩個半部分。然而，本揭露並不限於此。在一些替代實施例中，溝渠TR2垂直地延伸穿過多層堆疊110的剩餘部分的一些層而非所有層。舉例而言，溝渠TR2可延伸穿過犧牲層114中的所有者且暴露出最底部的絕緣層112。
如圖8A的俯視圖及圖8C的平面圖中所示，多個溝渠TR2沿著方向Y在側向上延伸且沿著方向X排列。此外，在形成多個溝渠TR2之後，多層堆疊110的每一剩餘部分的所述兩個半部分藉由多個溝渠TR2中的一者彼此在側向上間隔開。在一些實 施例中，溝渠TR2沿著方向X具有介於約5奈米至約20奈米的範圍內的寬度w7(參見，例如圖8B)。亦即，多層堆疊110的每一剩餘部分的所述兩個半部分彼此在側向上間隔開等於對應的溝渠TR2的寬度w7的分隔距離。另外，如圖8B中所示，溝渠TR2暴露出多層堆疊110的剩餘部分的每一半部分中的剩餘的多個犧牲層114。
在一些實施例中，形成溝渠TR2的方法包括微影製程及蝕刻製程(例如，非等向性蝕刻製程)。由於基底100相對於多層堆疊110中的材料具有足夠的蝕刻選擇性，因此基底100在蝕刻製程期間可保持實質上完整。在其中基底100由碳化矽形成，絕緣層112由氧化矽形成，且犧牲層114由氮化矽形成的一些實施例中，藉由使用與氫氣(H2)或氧氣(O2)氣體混合的氟系氣體(例如，C4F6)的乾式蝕刻形成溝渠TR2。在一些實施例中，形成溝渠TR2的蝕刻製程可類似於用於形成針對圖2A及圖2B所述的溝渠TR1的蝕刻製程。
參照圖9A、圖9B及圖9C，選擇性地移除剩餘的多個犧牲層114，以在多個絕緣層112之間形成多個間隙GP。藉由經由多個溝渠TR2移除剩餘的多個犧牲層114，當前藉由多個間隙GP暴露出多個絕緣層112及多個鐵電層120的先前接觸多個犧牲層114的表面。另外，由於多個鐵電層120、多個介電牆124及多個導電柱126連接至多個絕緣層112，因此多個鐵電層120、多個介電牆124及多個導電柱126可為多個絕緣層112提供支撐且防 止多個絕緣層112在剩餘的多個犧牲層114被移除之後塌陷。在一些實施例中，移除剩餘的犧牲層114的方法包括等向性蝕刻製程。由於基底100、絕緣層112及鐵電層120可相對於犧牲層114具有足夠的蝕刻選擇性，因此可在此種等向性蝕刻製程期間選擇性地移除犧牲層114。
參照圖10A、圖10B及圖10C，在先前被多個犧牲層114佔據的多個間隙GP中形成多個閘極層118。換言之，使用多個閘極層118替換多層堆疊110的多個剩餘部分的每一半部分中先前存在的多個犧牲層114。在形成多個閘極層118之後，形成多個堆疊結構ST，每一堆疊結構ST包括交替堆疊於基底100上的多個絕緣層112與多個閘極層118。亦即，在如針對圖8A至圖10A、圖8B至圖10B、及圖8C至圖10C所述對多層堆疊110的多個剩餘部分執行替換製程之後，多層堆疊110的多個剩餘部分變成多個堆疊結構ST。詳言之，如圖8B及圖10B中所示，在執行替換製程之後，多層堆疊110的每一剩餘部分變成兩個堆疊結構ST。由於犧牲層114、對應的鐵電層120及對應的通道層122如參照圖4A、圖4B及圖4C所述在多層堆疊110的每一剩餘部分中位於實質上相同的水平處，因此堆疊結構ST中取代犧牲層114的閘極層118與對應的鐵電層120及對應的通道層122位於實質上相同的水平處。
在一些實施例中，多個堆疊結構ST彼此在側向上間隔開。詳言之，如圖10A、圖10B及圖10C中所示，位於多個溝渠 TR2中的一者的相對兩側處的兩個相鄰的堆疊結構ST藉由多個溝渠TR2中的所述一者彼此在側向上間隔開。在一些實施例中，位於多個溝渠TR2中的一者的相對兩側處的兩個相鄰的堆疊結構ST彼此在側向上間隔開等於如針對圖8A、圖8B及圖8C所述的溝渠TR2的寬度w7的分隔距離。此外，如圖10A、圖10B及圖10C中所示，位於多個介電牆124中的一者的相對兩側處的兩個相鄰的堆疊結構ST藉由多個介電牆124中的所述一者、對應的多個鐵電層120、對應的多個通道層122、及對應的多個導電柱126彼此在側向上間隔開。如圖10A的俯視圖及圖10C的平面圖中所示，多個堆疊結構ST沿著方向Y在側向上延伸且沿著方向X排列。在一些實施例中，閘極層118沿著方向Z具有與鐵電層120的厚度t3實質上相同的厚度t5(參見，例如圖10B)。在一些實施例中，閘極層118的厚度t5介於約15奈米至約90奈米的範圍內。在一些實施例中，沿著方向X，閘極層118具有介於約10奈米至約50奈米的範圍內的寬度w8(參見，例如圖10C)。
在一些實施例中，多個閘極層118中的每一者以一對一的關係形成於多個間隙GP中的一者內。如圖10B及圖10C中所示，閘極層118被形成為覆蓋或接觸鐵電層120的被對應的間隙GP暴露出的側表面。在一些實施例中，閘極層118的被溝渠TR2暴露出的側表面與相鄰的絕緣層112的被溝渠TR2暴露出的側表面實質上共面或齊平，如圖10B中所示。然而，本揭露並不限於此。在一些替代實施例中，每一閘極層118的被對應的溝渠TR2 暴露出的側表面相對於相鄰的絕緣層112的被對應的溝渠TR2暴露出的側表面略微凹陷非零距離。舉例而言，非零距離介於自約1奈米至約5奈米的範圍內。
在一些實施例中，多個閘極層118是藉由以下步驟形成。首先，在基底100之上形成閘極材料，以填滿多個溝渠TR2以及多個絕緣層112之間的多個間隙GP。在一些實施例中，閘極材料不僅填充多個間隙GP及多個溝渠TR2，且亦進一步覆蓋多個堆疊結構ST中的多個最頂部的絕緣層112的頂表面、多個導電柱126的頂表面及多個介電牆124的頂表面。在一些實施例中，形成閘極材料的方法包括沈積製程，例如CVD製程或ALD製程。閘極材料可包括銅、鎢、鈷、鋁、氮化鎢、釕、銀、金、銠、鉬、鎳、鎘、鋅、其合金、其組合、或類似材料。此後，藉由蝕刻製程(例如非等向性蝕刻製程)移除閘極材料的未被多個堆疊結構ST中的多個絕緣層112覆蓋的部分。閘極材料的剩餘部分形成多個閘極層118。換言之，多個堆疊結構ST中的多個絕緣層112可在蝕刻製程期間用作遮罩(shadow mask)，且閘極材料的所述圖案化可被認為是自對準製程。在一些替代實施例中，可在閘極層118與相鄰的絕緣層112之間形成障壁層，以防止閘極層118的金屬元素擴散至相鄰的絕緣層112。障壁層亦可提供增大閘極層118與相鄰的絕緣層112之間的黏著力的功能，且可在一些實例中被稱為膠層。障壁層可包含金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯或氮化鉿。在一些其他實施例中，障壁層與閘極層 118具有不同的導電材料。舉例而言，閘極層118由鎢製成，且障壁層由氮化鈦製成。
參照圖11A、圖11B及圖11C，形成多個介電牆128以填滿多個溝渠TR2。如圖11A、圖11B及圖11C中所示，多個介電牆128接觸多個絕緣層112的被多個溝渠TR2暴露出的側表面及多個閘極層118的被多個溝渠TR2暴露出的側表面。在其中每一閘極層118的被對應的溝渠TR2暴露出的側表面與相鄰的絕緣層112的被對應的溝渠TR2暴露出的側表面實質上共面或齊平的實施例中，與絕緣層112的被對應的溝渠TR2暴露出的側表面及閘極層118的被對應的溝渠TR2暴露出的側表面接觸的介電牆128的側表面具有實質上平滑的輪廓。在一些實施例中，如圖11A、圖11B及圖11C中所示，與絕緣層112的被對應的溝渠TR2暴露出的側表面及閘極層118的被對應的溝渠TR2暴露出的側表面接觸的介電牆128的側表面實質上是直的。然而，本揭露並不限於此。在其中每一閘極層118的被對應的溝渠TR2暴露出的側表面相對於相鄰的絕緣層112的被對應的溝渠TR2暴露出的側表面略微凹陷的實施例中，與絕緣層112的被對應的溝渠TR2暴露出的側表面及閘極層118的被對應的溝渠TR2暴露出的側表面接觸的介電牆128的側表面具有不平整的輪廓。在此種情形中，介電牆128可具有與對應的閘極層118的側表面接觸的在側向上突出的部分。在一些實施例中，如圖11B中所示，介電牆128的底表面接觸基底100的被溝渠TR2暴露出的頂表面部分。然而，本揭露並 不限於此。在一些替代實施例中，介電牆128的底表面不接觸基底100的被溝渠TR2暴露出的頂表面部分。舉例而言，介電牆128的底表面可接觸最底部的絕緣層112。
在一些實施例中，多個介電牆128是藉由以下步驟形成。形成介電材料以填充多個溝渠TR2。介電材料可包括氮化矽、氧化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、或類似材料、或其組合，且可藉由合適的沈積製程(例如CVD製程或ALD製程)形成。在形成介電材料之後，可執行平坦化製程(例如化學機械平坦化(CMP)製程、蝕刻製程或其組合)，以移除介電材料的位於多個溝渠TR2外部的部分。在一些實施例中，介電材料的藉由平坦化製程移除的所述部分位於多個堆疊結構ST中的多個最頂部的絕緣層112的頂表面之上。亦即，平坦化製程暴露出多個堆疊結構ST，使得多個堆疊結構ST的頂表面(例如，最頂部的絕緣層112的頂表面)與介電材料的多個剩餘部分的頂表面在平坦化製程完成之後實質上彼此共面或齊平。介電材料的位於多個溝渠TR2中的多個剩餘部分形成多個介電牆128。
如圖11C的平面圖中所示，多個介電牆128沿著方向Y在側向上延伸。另外，如圖11C的平面圖中所示，多個介電牆128中的每一者設置於兩個相鄰的堆疊結構ST之間。亦即，位於多個介電牆128中的一者的相對兩側處的兩個相鄰的堆疊結構ST藉由多個介電牆128中的所述一者彼此在側向上隔開。在一些實施例 中，沿著方向X，介電牆128具有與針對圖8A至圖8C所述的溝渠TR2的寬度w7(參見，例如圖8B)實質上相同的寬度w9(參見，例如圖11B)。在一些實施例中，介電牆128的寬度w9介於約5奈米至約20奈米的範圍內。
至此，已形成根據本揭露一些實施例的三維記憶體裝置10。參照圖11A、圖11B及圖11C，三維記憶體裝置10包括彼此在側向上間隔開的多個堆疊結構ST，其中多個堆疊結構ST中的每一者包括交替堆疊於基底100上的多個絕緣層112與多個閘極層118。詳言之，多個堆疊結構ST藉由多個介電牆(例如，多個介電牆124及多個介電牆128)彼此在側向上間隔開。此外，三維記憶體裝置10亦包括：多個鐵電層120，位於多個堆疊結構ST中的每一者中的兩個相鄰的絕緣層112之間；多個通道層122，位於多個堆疊結構ST中的每一者中的兩個相鄰的絕緣層112之間；以及多個導電柱126，垂直地穿透過多個介電牆124，彼此在側向上隔開且接觸多個堆疊結構ST中的每一者中的多個通道層122。如圖11B及圖11C中所示，每一堆疊結構ST中的多個閘極層118中的一者與多個鐵電層120中的一者及多個通道層122中的一者位於實質上相同的水平處。亦即，在每一堆疊結構ST中，一個閘極層118、一個鐵電層120及一個通道層122一起夾置於相同的下伏的絕緣層112與相同的上覆的絕緣層112之間。如此一來，位於實質上相同的水平處的閘極層118、鐵電層120及通道層122可被統稱為堆疊結構ST的堆疊層。鑒於此，堆疊結構ST可被視為 包括交替堆疊於基底100上的多個堆疊層(各自包括一個閘極層118、一個鐵電層120及一個通道層122)與多個絕緣層112。
如圖11C中所示，在多個堆疊結構ST中的每一者中，閘極層118的一部分、鐵電層120及通道層122的與閘極層118處於同一堆疊層中且與閘極層118的所述部分在側向上相鄰的部分、以及兩個相鄰導電柱126的與閘極層118的所述部分在側向上相鄰的部分構成用作記憶胞MC的場效電晶體(field effect transistor，FET)。亦即，記憶胞MC可被視為包括一對導電柱126、一個通道層122、一個鐵電層120及一個閘極層118。在一個記憶胞MC中，所述一對導電柱126中的一者用作記憶胞MC的源極端子且所述一對導電柱126中的另一者用作記憶胞MC的汲極端子。在鐵電層120中可儲存有相反方向的偶極矩。因此，FET具有對應於不同偶極矩的不同臨限值電壓。因此，FET可被辨識為具有不同的邏輯狀態。在該些實施例中，記憶胞MC是鐵電FET。
此外，如圖11B及圖11C中所示，在每一堆疊結構ST中沿著方向Z(例如，垂直方向)堆疊的多個堆疊層(各自包括一個閘極層118、一個鐵電層120及一個通道層122)、以及多個堆疊層旁邊的成對的導電柱126的多個部分形成記憶胞MC堆疊。另外，如圖11A、圖11B及圖11C中所示，多個記憶胞MC堆疊沿著方向X(例如，水平方向)及方向Y(例如，水平方向)排列。亦即，多個記憶胞MC堆疊被分離地排列成具多個列及多個行的陣列。詳言之，多個記憶胞MC堆疊被分離地排列成具有 沿著方向Y延伸的多個行及沿著方向X延伸的多個列。
如圖11B及圖11C中所示，由沿著方向Y之對應行中的多個記憶胞MC共享多個通道層122中的每一者，且因此該些記憶胞MC的導電通道形成於通道層122的不同區段中。另外，如圖11B及圖11C中所示，位於多個介電牆128中的一者的相對兩側處的在側向上相鄰的記憶胞MC藉由多個介電牆128中的所述一者彼此隔開。亦即，位於多個介電牆128中的一者的相對兩側處的在側向上相鄰的記憶胞MC的兩個閘極層118實體地及電性地彼此隔開。換言之，位於多個介電牆128中的一者的相對兩側處的在側向上相鄰的記憶胞MC包括兩個分離且獨立的閘極層118。因此，在三維記憶體裝置10中，可有效地防止位於多個介電牆128中的一者的相對兩側處的在側向上相鄰的記憶胞之間的干擾。此外，如圖11B及圖11C中所示，位於多個介電牆124中的一者的相對兩側處的在側向上相鄰的記憶胞MC藉由多個介電牆124中的所述一者彼此隔開。亦即，位於多個介電牆124中的一者的相對兩側處的在側向上相鄰的記憶胞MC中的兩對的導電柱126實體地及電性地彼此隔開。換言之，位於多個介電牆124中的一者的相對兩側處的在側向上相鄰的記憶胞MC分別具有其自己的成對的源極端子與汲極端子。因此，在三維記憶體裝置10中，可有效地防止位於多個介電牆124中的一者的相對兩側處的在側向上相鄰的記憶胞之間的干擾。
另外，儘管未示出，但三維記憶體裝置10更包括電性 連接至多個導電柱126的多條位元線及多條源極線。每一記憶胞MC堆疊中的一對導電柱126分別連接至多條位元線中的一者及多條源極線中的一者。在一些實施例中，位元線及源極線沿著方向X延伸。在一些實施例中，相鄰的記憶胞MC堆疊中的多個導電柱126可連接至不同的位元線及不同的源極線。因此，相鄰的記憶胞MC堆疊中的多個記憶胞MC可由不同的位元線及不同的源極線控制，藉此可減少相鄰的記憶胞MC堆疊中的多個記憶胞MC之間的干擾。在其中相鄰的記憶胞MC堆疊中的多個導電柱126連接至不同的位元線及不同的源極線的實施例中，多條位元線與多條源極線設置於基底100的相對兩側處。舉例而言，多條源極線在基底100下方延伸，而多條位元線在多個堆疊結構ST上方延伸。作為另一實例，多條源極線在多個堆疊結構ST上方延伸，而多條位元線在基底100下方延伸。然而，本揭露並不限於此。在一些替代實施例中，多條位元線與多條源極線可設置於基底100的同一側處。在此種情形中，多條位元線與多條源極線沿著方向Y交替排列，其中多條位元線中的每一者電性連接至同一列中的多個導電柱126，且多條源極線中的每一者電性連接至同一列中的多個導電柱126，且多條位元線中的每一者及多條源極線中的每一者垂直於堆疊結構ST。
儘管所述方法的步驟被示出並闡述為一系列動作或事件，但應理解，此些動作或事件的所示次序不應被解釋為具有限制性意義。另外，實施本揭露的一或多個實施例並非需要所有示 出的製程或步驟。
圖12是圖11A、圖11B及圖11C中所示的三維記憶體裝置的等效電路圖。
參照圖11B、圖11C及圖12，圖11B及圖11C中所示的每一堆疊結構ST中的多個閘極層118用作如圖12中所示的多條字元線WL。每一字元線WL沿著方向Y連接對應行中的多個記憶胞MC的多個閘極端子G。另外，圖11B及圖11C中所示的多個記憶胞MC中的一者中的每對導電柱126分別地連接至如圖12中所示的沿著方向Z堆疊的多個記憶胞MC的多個源極端子S及多個汲極端子D。如圖12中所示，每一記憶胞MC堆疊的多個閘極端子G分別連接至多條字元線WL中的一者。此外，如圖12中所示，相鄰的記憶胞MC堆疊的多個閘極端子G分別連接至不同的字元線WL。另外，每一記憶胞MC堆疊的多個源極端子S藉由對應的一對導電柱126中的一者連接在一起，且每一記憶胞MC堆疊的多個汲極端子D藉由對應的一對導電柱126中的另一者連接在一起。換言之，每一記憶胞MC堆疊的多個源極端子S與多個汲極端子D之間的多個通道CH被並聯連接。因此，每一記憶胞MC堆疊可被視為藉由反或快閃配置(NOR-flash configuration)連接，且三維記憶體裝置10可被稱為三維反或記憶體裝置。
圖13是示出根據本揭露一些實施例的半導體結構20的示意性剖視圖。
參照圖11A至圖11C及圖13，圖13中所示的半導體結構20包括參照圖11A至圖11C所述的三維記憶體裝置10。在其中三維記憶體裝置10的基底100是蝕刻停止層的該些實施例中，CMOS積體電路LC可位於基底100之下，且CMOS積體電路LC亦可被稱為陣列下CMOS(CMOS-under-array，CUA)。儘管未示出，但閘極層118及導電柱126可被路由至CMOS積體電路LC，且三維記憶體裝置10可由CMOS積體電路LC控制。
在一些實施例中，CMOS積體電路LC被構建於半導體基底200上。半導體基底200可為半導體晶圓或絕緣體上半導體(SOI)晶圓。CMOS積體電路LC可包括形成於半導體基底200的表面區上的主動裝置。在一些實施例中，主動裝置包括多個金屬氧化物半導體(metal-oxide-semiconductor，MOS)電晶體202。多個MOS電晶體202可分別包括形成於半導體基底200之上的閘極結構204。在一些實施例中，閘極結構204包括閘極電極206、閘極介電層208及閘極間隔件210。閘極介電層208可在閘極電極206與半導體基底200之間擴展(spread)，且可進一步覆蓋或可不進一步覆蓋閘極電極206的側壁。閘極間隔件210可在側向上環繞閘極電極206及閘極介電層208。此外，MOS電晶體202可更包括多個源極/汲極區212。多個源極/汲極區212可形成於半導體基底200中，且位於閘極結構204的相對兩側處。在一些實施例中，源極/汲極區212可為磊晶結構，且可自半導體基底200的表面突出。應注意，儘管MOS電晶體202被繪示成沿著半導體基 底200的表面形成導電通道(未示出)的平面MOS電晶體，但MOS電晶體202可替代地為鰭型MOS電晶體(或被稱為鰭式場效電晶體(fin field-effect transistor，finFET))、環繞閘極(gate-all-around，GAA)FET、或類似電晶體。
在一些實施例中，CMOS積體電路LC更括堆疊於半導體基底200上的多個介電層214，且包括形成於介電層214堆疊中的多個接觸插塞216及多條內連件(interconnection)218。最底部的介電層214可在側向上環繞多個閘極結構204且覆蓋多個源極/汲極區212。一些接觸插塞216可穿透過多個介電層214中的最底部的介電層214，以便建立與多個源極/汲極區212的電性連接，而其他接觸插塞216可站立於閘多個極結構204上且電性連接至所述閘極結構204的閘極電極206。多條內連件218可在多個接觸插塞216上擴展，且電性連接至多個接觸插塞216。多條內連件218可包括多條導電跡線及多個導通孔。多條導電跡線分別位於多個介電層214中的一者上，而多個導通孔分別穿透過多個介電層214中的一或多者且電性連接至多條導電跡線中的一或多者。
在一些實施例中，三維記憶體裝置10設置於介電層214堆疊上。在該些實施例中，三維記憶體裝置10的閘極層118及導電柱126可藉由延伸穿過基底100及多個介電層214中的最頂部的介電層214的導電路徑(未示出)而被路由至介電層214堆疊中的內連件218。舉例而言，閘極層118(或被稱為字元線)可被路由至由藉由多條內連件218的一部分內連的多個主動裝置中的 一些主動裝置形成的字元線驅動器，且導電柱126可被路由至由藉由多條內連件218的另一部分內連的多個主動裝置中的其他主動裝置形成的讀出放大器。
圖14是根據本揭露一些替代實施例的三維記憶體裝置30的示意性平面圖。圖14中所示的三維記憶體裝置30類似於圖11C中所示的三維記憶體裝置10。因此，相同的參考編號用於指代相同或相似的部分，且在本文中將省略其詳細說明。圖14中所示的三維記憶體裝置30與圖11C中所示的三維記憶體裝置10之間的差異將在以下進行闡述。
參照圖14，三維記憶體裝置30更包括沿著方向Z穿透過多個介電牆124、多個絕緣層112及多個通道層122的多個絕緣體300。詳言之，每一絕緣體300垂直地延伸穿過對應的介電牆124、對應的多個絕緣層112及對應的多個通道層122。如圖14中所示，每一絕緣體300在側向上延伸，以沿著方向X切斷位於對應的介電牆124的相對兩側處的兩個相鄰的通道層122。亦即，絕緣體300沿著方向X在位於對應的介電牆124的相對兩側處的兩個相鄰的堆疊結構ST之間在側向上延伸。此外，如圖14中所示，絕緣體300形成於沿著方向Y的記憶胞MC行中的在側向上相鄰的記憶胞MC之間。鑒於此，沿著方向Y的每一記憶胞MC行中的在側向上相鄰的記憶胞MC的通道層122藉由絕緣體300中的一者彼此隔開。亦即，沿著方向Y的每一記憶胞MC行中的在側向上相鄰的記憶胞MC的通道層122實體地及電性地彼此隔開。 換言之，沿著方向Y的每一記憶胞MC行中的在側向上相鄰的記憶胞MC包括兩個分離且獨立的通道層122。因此，在三維記憶體裝置30中，可有效地防止沿著方向Y的每一記憶胞MC行中的在側向上相鄰的記憶胞之間的干擾。自另一觀點看，如圖14中所示，每一記憶胞MC中的一對導電柱126沿著方向Y設置於的兩個相鄰的絕緣體300之間。此外，由於絕緣體300沿著方向X在位於對應的介電牆124的相對兩側處的兩個相鄰的記憶胞MC行之間在側向上延伸，因此位於多個介電牆124中的一者的相對兩側處的兩個相鄰的記憶胞MC中的兩對導電柱126沿著方向Y設置於相同的兩個相鄰的絕緣體300之間。儘管在圖14中出於例示目的而呈現出九個絕緣體300，但熟習此項技術者可理解，絕緣體300的數目可多於圖14中繪示的絕緣體300的數目，且可基於需求及/或設計佈局進行指定。
在所示實施例中，絕緣體300不沿著方向X在側向上延伸穿過多個鐵電層120。鐵電層120的不同區段可被獨立地極化，且因此即使當鐵電層120的與沿著方向Y的每一記憶胞MC行中的在側向上相鄰的記憶胞MC對應的相鄰的區段未被實體地及電性地隔開時，鐵電層120仍可用於儲存值。然而，本揭露並不限於此。在一些替代實施例中，每一絕緣體300進一步在側向上延伸，以沿著方向X切斷位於對應的介電牆124的相對兩側處的鐵電層120。
在一些實施例中，多個絕緣體300彼此在側向上隔開。 如圖14中所示，多個絕緣體300被分離地排列成具有沿著方向Y延伸的多個行，且絕緣體300的相鄰行沿著方向X彼此間隔開。在所示實施例中，絕緣體300與導電柱126在側向上隔開。然而，本揭露並不限於此。在一些替代實施例中，絕緣體300可接觸導電柱126。
在一些實施例中，形成多個絕緣體300的方法包括以下步驟。首先，在如參照7A、圖7B及圖7C所述形成多個導電柱126之後，使用微影製程及蝕刻製程形成沿著方向Z穿透過多個介電牆124、多個絕緣層112及多個通道層122的多個溝渠。可在多層堆疊110之上形成罩幕圖案(例如圖案化光阻)。然後可使用罩幕圖案作為蝕刻罩幕來執行蝕刻製程，以移除多個介電牆124的部分、多個絕緣層112的部分及多個通道層122的部分，以便形成多個溝渠。在蝕刻製程完成之後，可藉由合適的移除製程(例如灰化或剝離)移除罩幕圖案(例如，圖案化光阻)。在一些實施例中，蝕刻製程是非等向性蝕刻製程。接下來，形成介電材料以填充多個溝渠。介電材料可包括氧化矽、氮化矽、氮氧化矽、原矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、非摻雜矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼的矽玻璃(BSG)、低k介電材料、其他合適的介電材料、或其組合。示例性低k介電材料包括FSG、摻雜碳的氧化矽、黑金剛石®(Black Diamond®)(聖克拉拉應用材料(Applied Materials of Santa Clara)，加利福 尼亞)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯並環丁烯(benzocyclobutene，BCB)、西爾克TM(SILKTM(陶氏化學(Dow Chemical)，密德蘭，密歇根)、聚醯亞胺、其它低k電介質材料、或其組合。本文中，在相鄰的記憶胞MC之間的絕緣體300中使用的低k介電材料能夠降低相鄰的記憶胞MC之間的串擾或耦合干擾，藉此增強三維記憶體裝置30的效能及可靠性。可藉由合適的沈積製程(例如CVD製程或ALD製程)形成介電材料。在形成介電材料之後，可執行平坦化製程(例如CMP製程、蝕刻製程或其組合)，以移除介電材料的位於多個溝渠外部的部分。在一些實施例中，介電材料的藉由平坦化製程移除的所述部分位於最頂部的絕緣層112的頂表面、多個介電牆124的頂表面及多個導電柱126的頂表面之上。亦即，平坦化製程暴露出多層堆疊110、多個介電牆124及多個導電柱126，使得多層堆疊110的頂表面(例如，最頂部的絕緣層112的頂表面)、多個介電牆124的頂表面、多個導電柱126的頂表面、及介電材料的多個剩餘部分的頂表面在平坦化製程完成後實質上彼此共面或齊平。介電材料的位於多個溝渠中的剩餘部分形成多個絕緣體300。然而，本揭露並不限於此。在一些替代實施例中，形成絕緣體300的步驟可先於形成導電柱126的步驟。
圖15是根據本揭露一些替代實施例的三維記憶體裝置的示意性平面圖。圖15中所示的三維記憶體裝置40類似於圖11C 中所示的三維記憶體裝置10。因此，相同的參考編號用於指代相同或相似的部分，且在本文中將省略其詳細說明。圖15中所示的三維記憶體裝置40與圖11C中所示的三維記憶體裝置10之間的差異將在以下進行闡述。
參照圖15，在三維記憶體裝置40中，多個導電柱126沿著方向Z穿透過多個介電牆124而不穿透過多個通道層122。亦即，在每一記憶胞MC中，導電柱126藉由對應的通道層122與對應的鐵電層120在側向上隔開。自另一觀點看，如圖15中所示，每一導電柱126被形成為藉由一個側表面在側向上接觸對應的多個通道層122中的一者。另外，如圖15中所示，排列於同一介電牆124中的多個導電柱126藉由此介電牆124在彼此側向上隔開。此外，儘管未示出，但三維記憶體裝置40可更包括如參照圖14所述的位於沿著方向Y在側向上相鄰的記憶胞MC之間的絕緣體。
在針對圖1至圖15的前述實施例中，陣列的同一列中的多個導電柱126全部彼此對準。然而，本揭露並不限於此。在一些替代實施例中，多個導電柱126可以交錯配置(staggered configuration)的方式排列。在下文中，將結合圖16論述三維記憶體裝置的其他配置。
圖16是根據本揭露一些替代實施例的三維記憶體裝置的示意性平面圖。圖16中所示的三維記憶體裝置50類似於圖11C中所示的三維記憶體裝置10。因此相同的參考編號用於指代相同 或相似的部分，且在本文中將省略其詳細說明。圖16中所示的三維記憶體裝置50與圖11C中所示的三維記憶體裝置10之間的差異將在以下進行闡述。
參照圖16，在三維記憶體裝置50中，多個導電柱126以交錯配置的方式形成。詳言之，導電柱126的行相對於相鄰的導電柱126的其他行沿著同一方向(例如，方向Y)交替偏移。舉例而言，導電柱126的偶數行沿著方向Y相對於導電柱126的奇數行偏移。在一些實施例中，如圖16中所示，導電柱126的行沿著方向Y相對於相鄰的導電柱126的其他行偏移實質上相同的偏移量。另外，儘管未示出，但三維記憶體裝置50更包括電性連接至多個導電柱126的多條位元線及多條源極線。在其中導電柱126的行相對於導電柱的其他行交替偏移的實施例中，相鄰的記憶胞MC堆疊中的導電柱126可連接至不同的位元線及不同的源極線。在一些實施例中，源極線及位元線全部在堆疊結構ST上方延伸。然而，本揭露並不限於此。在一些替代實施例中，位元線與源極線設置於基底100的相對兩側處。此外，儘管未示出，但三維記憶體裝置50可更包括如參照圖14所述的沿著方向Y在側向上相鄰的記憶胞MC之間的絕緣體。
根據實施例，一種三維記憶體裝置包括：第一堆疊結構，包括沿著垂直方向堆疊的多個第一堆疊層，其中所述多個第一堆疊層中的每一者包括第一閘極層、第一鐵電層及第一通道層，其中所述第一閘極層、所述第一鐵電層及所述第一通道層分 別沿著與所述垂直方向垂直的水平方向延伸，且其中所述第一鐵電層設置於所述第一閘極層與所述第一通道層之間；第二堆疊結構，與所述第一堆疊結構在側向上間隔開且包括沿著所述垂直方向堆疊的多個第二堆疊層，其中所述多個第二堆疊層中的每一者包括第二閘極層、第二鐵電層及第二通道層，其中所述第二閘極層、所述第二鐵電層及所述第二通道層分別沿著所述水平方向延伸，所述第二鐵電層設置於所述第二閘極層與所述第二通道層之間，且所述第一閘極層及所述第二閘極層設置於所述第一鐵電層與所述第二鐵電層之間；多個第一導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第一堆疊層中的每一者的所述第一通道層；以及多個第二導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第二堆疊層中的每一者的所述第二通道層。在一些實施例中，所述多個第一導電柱沿著所述垂直方向穿透過所述多個第一堆疊層中的每一者的所述第一通道層，且所述多個第二導電柱沿著所述垂直方向穿透過所述多個第二堆疊層中的每一者的所述第二通道層。在一些實施例中，所述多個第一導電柱接觸所述多個第一堆疊層中的每一者的所述第一鐵電層，且所述多個第二導電柱接觸所述第二堆疊層中的每一者的所述第二鐵電層。在一些實施例中，所述多個第一導電柱藉由所述多個第一堆疊層中的每一者的所述第一通道層彼此在側向上隔開，且所述多個第二導電柱藉由所述多個第二堆疊層中的每一者的所述第二通道層彼此在側向上隔開。在一些實施例中， 所述多個第一導電柱藉由所述多個第一堆疊層中的每一者的所述第一通道層與所述多個第一堆疊層中的每一者的所述第一鐵電層在側向上隔開，且所述多個第二導電柱藉由所述多個第二堆疊層中的每一者的所述第二通道層與所述多個第二堆疊層中的每一者的所述第二鐵電層在側向上隔開。在一些實施例中，所述的三維記憶體裝置更包括：多個第一絕緣體，沿著所述垂直方向穿透過所述多個第一堆疊層中的每一者的所述第一通道層且彼此在側向上隔開；以及多個第二絕緣體，沿著所述垂直方向穿透過所述多個第二堆疊層中的每一者的所述第二通道層且彼此在側向上隔開。在一些實施例中，所述多個第一導電柱中的兩個第一導電柱設置於所述多個第一絕緣體中的兩個相鄰的第一絕緣體之間，且所述多個第二導電柱中的兩個第二導電柱設置於所述多個第二絕緣體中的兩個相鄰的第二絕緣體之間。在一些實施例中，所述三維記憶體裝置更包括：介電牆，設置於所述第一堆疊結構與所述第二堆疊結構之間，其中所述介電牆設置於所述多個第一堆疊層中的每一者的所述第一閘極層與所述多個第二堆疊層中的每一者的所述第二閘極層之間。
根據實施例，一種三維記憶體裝置包括：第一堆疊結構及第二堆疊結構，設置於基底上且彼此在側向上間隔開，其中所述第一堆疊結構包括交替堆疊於所述基底上的多個第一絕緣層與多個第一閘極層，且其中所述第二堆疊結構包括交替堆疊於所述基底上的多個第二絕緣層與多個第二閘極層；介電牆，設置於所 述基底上且位於所述第一堆疊結構與所述第二堆疊結構之間；多個第一鐵電層，設置於所述介電牆與所述多個第一閘極層之間，其中所述多個第一鐵電層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第一通道層，設置於所述介電牆與所述多個第一鐵電層之間，其中所述多個第一通道層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第二鐵電層，設置於所述介電牆與所述多個第二閘極層之間，其中所述多個第二鐵電層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第二通道層，設置於所述介電牆與所述多個第二鐵電層之間，其中所述多個第二通道層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第一導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述多個第一通道層；以及多個第二導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述多個第二通道層。在一些實施例中，所述介電牆接觸所述多個第一絕緣層的多個側表面、所述多個第二絕緣層的多個側表面、所述多個第一通道層的多個側表面及所述多個第二通道層的多個側表面。在一些實施例中，所述多個第一閘極層的多個側表面相對於所述多個第一絕緣層的所述多個側表面在側向上凹陷，且所述多個第一鐵電層分別接觸所述多個第一閘極層的所述多個側表面；且所述多個第二閘極層的多個側表面相對於所述多個第二絕緣層的所述多個側表面在側向上凹陷，且所述多個第二鐵電層分別接觸所述多 個第二閘極層的所述多個側表面。在一些實施例中，所述多個第一閘極層中的每一者、所述多個第二閘極層中的每一者、所述多個第一鐵電層中的每一者、所述多個第一通道層中的每一者、所述多個第二鐵電層中的每一者及所述多個第二通道層中的每一者沿著第一方向在所述基底之上在側向上延伸，且其中所述介電牆、所述多個第一導電柱中的每一者及所述多個第二導電柱中的每一者沿著與所述第一方向垂直的第二方向垂直地延伸。在一些實施例中，所述多個第一導電柱沿著所述第二方向穿透過所述介電牆及所述多個第一通道層，且所述多個第二導電柱沿著所述第二方向穿透過所述介電牆及所述多個第二通道層。在一些實施例中，所述多個第一導電柱沿著所述第二方向穿透過所述介電牆而不穿透過所述多個第一通道層，且所述多個第二導電柱沿著所述第二方向穿透過所述介電牆而不穿透過所述多個第二通道層。在一些實施例中，所述三維記憶體裝置更包括：多個絕緣體，設置於所述基底上，沿著所述第二方向穿透過所述介電牆、所述多個第一通道層及所述多個第二通道層，且沿著與所述第一方向及所述第二方向垂直的第三方向在所述第一堆疊結構與所述第二堆疊結構之間在側向上延伸。在一些實施例中，所述多個第一導電柱中的兩個第一導電柱及所述多個第二導電柱中的兩個第二導電柱沿著所述第一方向設置於所述多個絕緣體中的兩個相鄰的絕緣體之間。
根據實施例，一種方法包括：在基底上形成多層堆疊， 其中所述多層堆疊包括交替堆疊於所述基底上的多個絕緣層與多個犧牲層；形成垂直地穿透過所述多層堆疊的溝渠；移除所述多個犧牲層的被所述溝渠暴露出的部分以形成多個凹槽，其中所述多個凹槽中的每一者形成於所述多個絕緣層中的兩個相鄰的絕緣層之間；在所述多個凹槽中形成多個鐵電層，以覆蓋所述多個犧牲層的多個剩餘部分的被所述多個凹槽暴露出的多個側表面；在所述多個凹槽中形成多個通道層，以接觸所述多個鐵電層；使用介電材料填滿所述溝渠，以形成介電牆；形成垂直地穿透過所述介電牆的多個導電柱；以及使用多個閘極層替換所述多個犧牲層的所述多個剩餘部分。在一些實施例中，所述多個絕緣層與所述多個犧牲層包含具有不同的蝕刻選擇性的材料。在一些實施例中，所述方法更包括：形成垂直地穿透過所述介電牆及所述多個通道層的多個絕緣體。在一些實施例中，使用所述多個閘極層替換所述多個犧牲層的所述多個剩餘部分包括：形成垂直地穿透過所述多層堆疊的多個溝渠；經由所述多個溝渠移除所述多個犧牲層的所述多個剩餘部分以形成多個間隙，其中所述多個間隙中的每一者形成於所述多個絕緣層中的兩個相鄰的絕緣層之間；以及在所述多個間隙中形成所述多個閘極層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的 實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:三維記憶體裝置
118:閘極層
120:鐵電層
122:通道層
124、128:介電牆
126:導電柱
MC:記憶胞
ST:堆疊結構
X、Y、Z:方向

Claims (10)

  1. 一種三維記憶體裝置，包括：第一堆疊結構，包括沿著垂直方向堆疊的多個第一堆疊層，其中所述多個第一堆疊層中的每一者包括第一閘極層、第一鐵電層及第一通道層，其中所述第一閘極層、所述第一鐵電層及所述第一通道層分別沿著與所述垂直方向垂直的水平方向延伸，且其中所述第一鐵電層設置於所述第一閘極層與所述第一通道層之間；第二堆疊結構，與所述第一堆疊結構在側向上間隔開且包括沿著所述垂直方向堆疊的多個第二堆疊層，其中所述多個第二堆疊層中的每一者包括第二閘極層、第二鐵電層及第二通道層，其中所述第二閘極層、所述第二鐵電層及所述第二通道層分別沿著所述水平方向延伸，所述第二鐵電層設置於所述第二閘極層與所述第二通道層之間，且所述第一閘極層及所述第二閘極層設置於所述第一鐵電層與所述第二鐵電層之間；多個第一導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第一堆疊層中的每一者的所述第一通道層；以及多個第二導電柱，沿著所述垂直方向延伸，彼此在側向上隔開，且接觸所述多個第二堆疊層中的每一者的所述第二通道層。
  2. 如請求項1所述的三維記憶體裝置，其中所述多個第一導電柱沿著所述垂直方向穿透過所述多個第一堆疊層中的每 一者的所述第一通道層，且其中所述多個第二導電柱沿著所述垂直方向穿透過所述多個第二堆疊層中的每一者的所述第二通道層。
  3. 如請求項1所述的三維記憶體裝置，其中所述多個第一導電柱藉由所述多個第一堆疊層中的每一者的所述第一通道層與所述多個第一堆疊層中的每一者的所述第一鐵電層在側向上隔開，且其中所述多個第二導電柱藉由所述多個第二堆疊層中的每一者的所述第二通道層與所述多個第二堆疊層中的每一者的所述第二鐵電層在側向上隔開。
  4. 如請求項1所述的三維記憶體裝置，更包括：多個第一絕緣體，沿著所述垂直方向穿透過所述多個第一堆疊層中的每一者的所述第一通道層且彼此在側向上隔開；以及多個第二絕緣體，沿著所述垂直方向穿透過所述多個第二堆疊層中的每一者的所述第二通道層且彼此在側向上隔開。
  5. 一種三維記憶體裝置，包括：第一堆疊結構及第二堆疊結構，設置於基底上且彼此在側向上間隔開，其中所述第一堆疊結構包括交替堆疊於所述基底上的多個第一絕緣層與多個第一閘極層，且其中所述第二堆疊結構包括交替堆疊於所述基底上的多個第二絕緣層與多個第二閘極層；介電牆，設置於所述基底上且位於所述第一堆疊結構與所述第二堆疊結構之間；多個第一鐵電層，設置於所述介電牆與所述多個第一閘極層 之間，其中所述多個第一鐵電層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第一通道層，設置於所述介電牆與所述多個第一鐵電層之間，其中所述多個第一通道層中的每一者設置於所述多個第一絕緣層中的兩個相鄰的第一絕緣層之間；多個第二鐵電層，設置於所述介電牆與所述多個第二閘極層之間，其中所述多個第二鐵電層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第二通道層，設置於所述介電牆與所述多個第二鐵電層之間，其中所述多個第二通道層中的每一者設置於所述多個第二絕緣層中的兩個相鄰的第二絕緣層之間；多個第一導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述第一通道層；以及多個第二導電柱，穿透過所述介電牆，彼此在側向上隔開，且接觸所述第二通道層。
  6. 如請求項5所述的三維記憶體裝置，其中所述介電牆接觸所述多個第一絕緣層的多個側表面、所述多個第二絕緣層的多個側表面、所述多個第一通道層的多個側表面及所述多個第二通道層的多個側表面。
  7. 如請求項6所述的三維記憶體裝置，其中所述多個第一閘極層的多個側表面相對於所述多個第一絕緣層的所述多個側表面在側向上凹陷，且所述多個第一鐵電層分別 接觸所述多個第一閘極層的所述多個側表面；且所述多個第二閘極層的多個側表面相對於所述多個第二絕緣層的所述多個側表面在側向上凹陷，且所述多個第二鐵電層分別接觸所述多個第二閘極層的所述多個側表面。
  8. 如請求項5所述的三維記憶體裝置，其中所述多個第一閘極層中的每一者、所述多個第二閘極層中的每一者、所述多個第一鐵電層中的每一者、所述多個第一通道層中的每一者、所述多個第二鐵電層中的每一者及所述多個第二通道層中的每一者沿著第一方向在所述基底之上在側向上延伸，且其中所述介電牆、所述多個第一導電柱中的每一者及所述多個第二導電柱中的每一者沿著與所述第一方向垂直的第二方向垂直地延伸。
  9. 一種三維記憶體裝置的製造方法，包括：在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊於所述基底上的多個絕緣層與多個犧牲層；形成垂直地穿透過所述多層堆疊的溝渠；移除所述多個犧牲層的被所述溝渠暴露出的部分以形成多個凹槽，其中所述多個凹槽中的每一者形成於所述多個絕緣層中的兩個相鄰的絕緣層之間；在所述多個凹槽中形成多個鐵電層，以覆蓋所述多個犧牲層的多個剩餘部分的被所述多個凹槽暴露出的多個側表面；在所述多個凹槽中形成多個通道層，以接觸所述多個鐵電層；使用介電材料填滿所述溝渠，以形成介電牆； 形成垂直地穿透過所述介電牆的多個導電柱；以及使用多個閘極層替換所述多個犧牲層的所述多個剩餘部分。
  10. 如請求項9所述的三維記憶體裝置的製造方法，其中使用所述多個閘極層替換所述多個犧牲層的所述多個剩餘部分包括：形成垂直地穿透過所述多層堆疊的多個溝渠；經由所述多個溝渠移除所述多個犧牲層的所述多個剩餘部分以形成多個間隙，其中所述多個間隙中的每一者形成於所述多個絕緣層中的兩個相鄰的絕緣層之間；以及在所述多個間隙中形成所述多個閘極層。
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