TW201532243A - 半導體裝置 - Google Patents

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Abstract

本發明是一種具有第一電晶體以及在第一電晶體上之第二電晶體的半導體裝置。第一電晶體包括第一半導體，及第二電晶體包括不同於第一半導體之氧化物半導體。第一電晶體之閘極電性連接至第二電晶體之源極或汲極電極。第二電晶體具有包括在源極和汲極電極上之氧化物半導體的半導體層，以及在半導體層上並且有絕緣層在它們之中的閘極電極。

Description

半導體裝置
本發明一實施方式係有關於半導體裝置。特別是，本發明一實施方式係有關於包括氧化物半導體之半導體裝置。
注意本發明實施方式不限制於上述技術領域。例如，本發明一實施方式係有關於記憶體裝置、處理器、及其驅動方法或及其製造方法。
在本說明書等等中，半導體裝置通常指的是可以利用半導體特性運作的裝置。因此，半導體元件如電晶體或二極體及半導體電路為半導體裝置。顯示裝置、發光裝置、照明裝置、光電裝置、電子裝置等等可包括半導體元件或半導體電路。因此，它們可包括半導體裝置。
矽被使用作為電晶體的半導體，非晶矽或多晶矽也根據目的而被使用。例如，在電晶體包括於大尺寸顯示裝置的情況下較佳地為使用非晶矽，其中非晶矽可以使用用於形成薄膜在大尺寸基材上之已建立技術來形成。 相反地，在電晶體包括於其中驅動電路被形成在相同基材上之高性能顯示裝置的情況下較佳地為使用多晶矽，其中多晶矽可形成具有高場效果移動率。作為形成多晶矽的方法，執行在非晶矽上之高溫熱處理或雷射光處理是已知的。
近幾年，氧化物半導體已經受到重視。例如，電晶體其包括含有銦、鎵及鋅之氧化物半導體已被揭露(參閱專利文件1)。
氧化物半導體可以藉由濺鍍方法等來形成，因此可以被使用於大尺寸顯示裝置之電晶體的通道形成區。包括氧化物半導體之電晶體具有高場效果移動率；因此，可以得到其中驅動電路被形成在相同基材上之高性能顯示裝置。此外，還有一個優點，即資金可以被降低因為用於包括非晶矽之電晶體的生產設備可以被改裝或利用。
包括氧化物半導體之電晶體在截止狀態時具有較低漏電流是眾所皆知。例如，低功率消耗CPU利用低漏電流之包括氧化物半導體之電晶體已被揭露(參閱專利文件2)。
[參考文獻] [專利文件]
[專利文件1]日本公開專利申請號No.2006-165528
[專利文件2]日本公開專利申請號No.2012-257187
本發明一實施方式的目的是提供一種具有高場效果移動率之電晶體。另一目的為提供具有穩定電特性之電晶體。另一目的為提供在截止狀態(在非導電狀態)時具有小電流在源極和汲極之間流動之電晶體(此種電流於下方也被稱為「截止電流」)。另一目的為提供具有低功率消耗之電晶體。另一目的為提供高可靠度之電晶體。
另一目的為提供佔據小面積之半導體裝置。另一目的為提供高度整合電晶體裝置。另一目的為提供高可靠度半導體裝置。
需要注意的是這些目的的描述，不排除其它目的的存在。在本發明一實施方式中，沒有必要達到的所有目的。上述目的以外的目的可以從說明書、圖式、申請專利範圍等描述而顯而易見及衍生出。
本發明一實施方式為一種包括第一電晶體和第二電晶體之半導體裝置。在半導體裝置中，第一電晶體包括第一電極，第二電晶體包括第二電極和第三電極，以及第一電極與第三電極電性連接。第二電晶體包括與第三電極接觸之第一半導體、與第一半導體接觸之第二半導體以及覆蓋第二半導體之第三半導體。第二電極和第一半導體、第二半導體及第三半導體重疊，有絕緣層位於它們之間。
本發明一實施方式為一種包括第一電晶體和第二電晶體之半導體裝置。在半導體裝置中，第一電晶體 包括第一電極，第二電晶體包括第二電極、第三電極和第四電極，以及第一電極和第三電極及第四電極電性連接。第二電晶體包括在第三電極及第四電極上的第一半導體，第二半導體在第一半導體上，及第三半導體在第二半導體上。第二電極位於第三半導體上，有絕緣層位於它們之間。
本發明一實施方式為一種半導體裝置，包括：第一電極、具有開口之第一絕緣層、第二絕緣層、第一半導體、第二半導體、第三半導體、第二電極及第三電極。在半導體裝置中，第一絕緣層位於第一電極上，開口和第一電極重疊，第二絕緣層覆蓋該開口，第一半導體位於第二絕緣層上，及第二電極和第三電極位於第一半導體上。第二半導體位於第一半導體、第二電極及第三電極上，第三半導體位於第二半導體上，且第二半導體覆蓋有第三半導體。
本發明一實施方式為一種包括第一電晶體和第二電晶體之半導體裝置。在半導體裝置中，第一電晶體包括第一電極、包括開口之第一絕緣層、第二絕緣層、第一半導體、第二半導體、第三半導體、第二電極及第三電極。第二電晶體包括第四電極及第四半導體。第一電晶體包括第一絕緣層位於第一電極上，有開口和第一電極重疊，第二絕緣層覆蓋該開口，第一半導體位於第二絕緣層上，第二電極及第三電極位於第一半導體上，第二半導體位於第一半導體、第二電極及第三電極上，以及第三半導 體位於第二半導體上。第二半導體覆蓋有第三半導體。
本發明一實施方式為一種半導體裝置，包括：第一電極、第二電極、第三電極、第一絕緣層、第二絕緣層、第一半導體、第二半導體及第三半導體。在半導體裝置中，第一絕緣層包括開口，第一絕緣層位於第一電極上，該開口具有與第一電極重疊之區域，第二絕緣層位於該開口上，及第一半導體位於第二絕緣層上。第二電極和第三電極位於第一半導體上，第二半導體位於第一半導體、第二電極和第三電極上，第三半導體位於第二半導體上，及第二半導體覆蓋有第三半導體。
本發明一實施方式為一種包括第一電晶體和第二電晶體之半導體裝置。在半導體裝置中，第一電晶體包括第一電極、第二電極、第三電極、第一絕緣層、第二絕緣層、第一半導體、第二半導體及第三半導體。第二電晶體包括第四電極及第四半導體。第一絕緣層包括開口，第一絕緣層位於第一電極上，第二絕緣層為於該開口上，及第一半導體位於第二絕緣層上。第二電極和第三電極位於第一半導體上，第二半導體位於第一半導體、第二電極和第三電極上，第三半導體位於第二半導體上，及第二半導體覆蓋有第三半導體。
第一絕緣層可包括複數層。第二絕緣層可包括複數層。
此外，第一絕緣層較佳地比第二絕緣層厚。
包括於第一電晶體之半導體較佳地具有能隙 不同於第二半導體。
第一半導體之電子親和力及第三半導體之電子親和力較佳地小於第二半導體之電子親和力。
第一半導體、第二半導體及第三半導體較佳地包括銦、鎵或鋅。此外，第一半導體和第三半導體較佳地包括一種或多種種類之包括在第二半導體之金屬元素。
藉由使用這些元素，界面狀態是不太可能產生在第一半導體和第二半導體之間的界面以及第二半導體和第三半導體之間的界面。
此外，較佳地第二半導體之側表面與第三半導體接觸。第一半導體、第二半導體及第三半導體較佳地包括銦、鎵或鋅。第一半導體之電子親和力及第三半導體之電子親和力較佳地小於第二半導體之電子親和力。
此外，第二半導體較佳地具有能隙不同於第四半導體。第四半導體為晶體半導體基材之部分。
作為第一半導體、第二半導體及第三半導體，例如，氧化物半導體可以被使用。
具有高場效果移動率之電晶體可以被提供。具有穩定電特性之電晶體可以被提供。具有較小截止狀態電流之電晶體可以被提供。具有低功率消耗之電晶體可以被提供。具有高可靠度之電晶體可以被提供。
佔據較小面積之半導體裝置可以被提供。高度整合半導體裝置可以被提供。高可靠度之半導體裝置可以被提供。
需要注意的是這些目的的描述，不排除其它目的的存在。在本發明一實施方式中，沒有必要達到的所有目的。上述目的以外的目的可以從說明書、圖式、申請專利範圍等描述而顯而易見及衍生出。
100,210,220,230,240,250,260,1001,1002,1100,1101,1102,1110,1120,1130,1140,1150,1160,1170,1201,1202,1210,1220,1230,1240,1250,1260,1270‧‧‧半導體裝置
102,103,104,109,111,114,117,118,119,132,142,751‧‧‧電極
106,107,112,113,116,120,131,752,790,791‧‧‧絕緣層
108,108a,108b,108c,115a,115b,115c,151a,151c‧‧‧氧化物半導體層
121,127‧‧‧導電層
135,136,137,138,157,757‧‧‧開口
150,155,156,160,165,166,170,175,176,434,709,710,713,714,750,431_1,431_2‧‧‧電晶體
190,707,708,433_1,433_2‧‧‧電容
280‧‧‧雜質元素
281‧‧‧邊緣
382,386,383a,383b,383c‧‧‧Ec
390‧‧‧陷阱狀態
401‧‧‧像素部分
404‧‧‧掃描線驅動電路
406‧‧‧訊號線驅動電路
407‧‧‧掃描線
409‧‧‧訊號線
411‧‧‧像素
415‧‧‧電容線
432‧‧‧液晶元件
435‧‧‧發光元件
436,437‧‧‧節點
500,730,1500,1600‧‧‧記憶裝置
700,760,1190‧‧‧基材
701,702,720‧‧‧電路
703,704‧‧‧開關
706‧‧‧邏輯元件
753‧‧‧通道形成區
754,755,765‧‧‧n型雜質區
756‧‧‧側壁絕緣層
789‧‧‧元件分離區域
800,4000‧‧‧RF標籤
801‧‧‧通訊裝置
802,804‧‧‧天線
803‧‧‧射頻訊號
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調電路
808‧‧‧調節電路
809‧‧‧邏輯電路
810‧‧‧記憶電路
811,1199‧‧‧ROM
901,902,911,912,921,931,941,942‧‧‧外殼
903,904,913,914,922,943‧‧‧顯示部分
905‧‧‧麥克風
906‧‧‧喇叭
907,916,944‧‧‧操作鍵
908‧‧‧觸控筆
915,946‧‧‧接頭
923‧‧‧鍵盤
924‧‧‧指向裝置
932‧‧‧用於冷藏室的門
933‧‧‧用於冷凍室的門
945‧‧‧鏡頭
951‧‧‧車身
952‧‧‧輪子
953‧‧‧儀錶板
954‧‧‧車燈
1189‧‧‧ROM介面
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存控制器
1198‧‧‧匯流排介面
3001,3002,3003,3004,3005‧‧‧接線
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003,8005‧‧‧FPC
8004‧‧‧觸控感測器
8006‧‧‧胞
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷電路板
8011‧‧‧電池
在附圖中：第1A-1C圖繪示半導體裝置的實施例；第2A和2B圖各繪示半導體裝置的實施例；第3A和3B圖各繪示半導體裝置的實施例；第4圖示出能帶結構；第5A-5D圖繪示半導體裝置之製造程序的實施例；第6A-6D圖繪示半導體裝置之製造程序的實施例；第7A-7D圖繪示半導體裝置之製造程序的實施例；第8A-8C圖繪示半導體裝置之製造程序的實施例；第9A-9C圖各繪示半導體裝置的實施例；第10A-10C圖各繪示半導體裝置的實施例；第11A-11C圖繪示半導體裝置的實施例；第12A和12B圖各繪示半導體裝置的實施例；第13A和13B圖各繪示半導體裝置的實施例；第14A-14D圖繪示半導體裝置之製造程序的實施例；第15A-15D圖繪示半導體裝置之製造程序的實施例； 第16A-16D圖繪示半導體裝置之製造程序的實施例；第17A-17D圖繪示半導體裝置之製造程序的實施例；第18A-18C圖繪示半導體裝置之製造程序的實施例；第19A和19B圖繪示半導體裝置之製造程序的實施例；第20A和20B圖繪示半導體裝置之製造程序的實施例；第21A-21C圖各繪示半導體裝置的實施例；第22A-22C圖各繪示半導體裝置的實施例；第23A-23C圖繪示半導體裝置的實施例；第24A-24C圖繪示半導體裝置的實施例；第25A-25C圖各繪示半導體裝置的實施例；第26A-26D圖繪示半導體裝置之製造程序的實施例；第27A-27D圖繪示半導體裝置之製造程序的實施例；第28A-28D圖繪示半導體裝置之製造程序的實施例；第29A-29C圖繪示半導體裝置之製造程序的實施例；第30A和30B圖繪示半導體裝置之製造程序的實施例；第31A-31D圖繪示半導體裝置之製造程序的實施 例；第32A-32C圖各繪示半導體裝置的實施例；第33A-33C圖各繪示半導體裝置的實施例；第34A-34B圖繪示半導體裝置之製造程序的實施例；第35A-35C圖繪示半導體裝置的實施例；第36A和36B圖繪示半導體裝置的實施例之剖視圖及電路圖；第37A和37B圖繪示半導體裝置的實施例之剖視圖及電路圖；第38A和38B圖繪示半導體裝置的實施例之剖視圖及電路圖；第39圖為本發明實施方式之RF標籤的方塊圖；第40A-40F圖繪示本發明實施方式之RF標籤的應用實施例；第41A-41C圖繪示半導體裝置的實施例；第42A和42B圖繪示半導體裝置的實施例；第43A-43C圖繪示半導體裝置的實施例；第44A和44B圖繪示半導體裝置的實施例；第45A-45C圖繪示半導體裝置的實施例；第46A和46B圖繪示半導體裝置的實施例；第47A-47C圖繪示半導體裝置的實施例；第48A-48C圖繪示半導體裝置的實施例；第49A和49B圖繪示半導體裝置的實施例；第50A-50C圖繪示半導體裝置的實施例； 第51A和51B圖繪示半導體裝置的實施例；第52A-52C圖繪示半導體裝置的實施例；第53A和53B圖繪示半導體裝置的實施例；第54A圖為方塊圖及第54B和54C圖為電路圖，各繪示一實施方式之半導體裝置；第55圖繪示顯示模組；第56A-56F圖繪示本發明實施方式之電子裝置；第57A-57D圖為CAAC-OS剖面之Cs校正高解析TEM圖，及CAAC-OS之剖面示意圖；第58A-58D圖為CAAC-OS平面之Cs校正高解析TEM圖；第59A-59C圖示出藉由XRD分析CAAC-OS和單晶氧化物半導體之結構分析；第60A和60B示出CAAC-OS之電子繞射圖形；第61圖示出In-Ga-Zn氧化物因為電子照射的晶體部分的變化；第62A和62B圖繪示CAAC-OS和nc-OS之沉積模型的示意圖；第63A-63C圖示出InGaZnO4晶體及顆粒狀物；第64A-64D圖繪示CAAC-OS之沉積模型的示意圖；第65圖繪示半導體裝置的實施例之方塊圖；以及第66圖繪示記憶體裝置的實施例之電路圖。
實施方式將參考圖式進行說明。注意本發明實施方式不限制於下面所敘述，其可以容易地理解通過本領域技術人員在不脫離本發明的精神和範圍的情況下以各種方式在模式和細節上進行改變。因此，本發明不應該被解釋為局限於以下描述的實施方式。注意下面所敘述之發明結構中，以相同部分或具有相似功能部分標示為相同參考編號，並且其描述將不再重複。
繪示在圖示等等中的每個組件其位置、尺寸、範圍等等在一些情況下不一定準確以便於理解本發明。因此，所揭示之發明不必限制於圖示等等中的位置、尺寸、範圍等等。例如，在實際製造程序中，光阻遮罩等等可能無意的被如蝕刻之處理而減少其尺寸，其在一些情況下沒有繪示用以便於理解。
在上視圖(也被稱為俯視圖)中，某些組件可能沒有繪示用以便於理解。
在本說明書等等中，用語如「電極」或「接線」不限制於組件的功能。例如，在一些情況下「電極」被使用作為「接線」的部分，反之亦然。此外，用語「電極」或「接線」也可以指複數個「電極」和「接線」的組合以整合的方式。
注意本說明書中用語「上」、和「下」等等不一定表示組件被放置「直接在上及直接接觸」另一個組件或「直接在下及直接接觸」另一個組件。例如，表達「電極B在絕緣層A上」不一定表示電極B在上且直接 接觸絕緣層A，及可以表示其中另一組件被提供在絕緣層A和電極B之間的情況。
此外，源極和汲極的功能根據操作條件可能被切換，即，當具有不同極性電晶體被採用或電路操作改變電流方向時。因此，很難定義哪一個源極或汲極。因此，本說明書之用語「源極」和「汲極」可以被切換。
注意本說明書等等中，「電性連接」解釋包括其中組件透過「具有任何電性功能之物體」被連接的情況。「具有任何電性功能之物體」沒有特別的限制，只要電訊號可以在透過物體連接之組件間發送和接收。因此，即使當「電性連接」使用在本說明書中，存在其中沒有物理連接時以及接線只延伸在實際電路中的情況下。
在本說明書中，用語「平行」指的是兩直線之間形成之夾角大於或等於-10°和小於或等於10°，且相應地也包括其中角度大於或等於-5°和小於或等於5°的情況。此外，用語「垂直」指的是兩直線之間形成之夾角大於或等於80°和小於或等於100°，且相應地也包括其中角度大於或等於85°和小於或等於95°的情況。
在本說明書等等中，用語「一致」、「相同」、「等於」、「均勻」等等被使用來描述估計值和實際值所允許的誤差為±20%，除非另有指定。
在本說明書等等中，在其中蝕刻步驟被執行在黃光程序之後的情況下，形成於黃光程序之光阻遮罩在蝕刻步驟之後被去除，除非另有指定。
電壓通常指的是給定電位與參考電位(即，源極電位或接地電位(ground potential，GND))之間的電壓差。電壓可以被稱電位，反之亦然。
注意一些情況下「半導體」包括「絕緣體」之特性，例如，當導電率足夠低時。此外，「半導體」和「絕緣體」在一些情況下無法嚴格地區分彼此，因為「半導體」和「絕緣體」的界線不明確。因此，本說明書的「半導體」在一些情況下可以稱為「絕緣體」。同樣的，本說明書的「絕緣體」在一些情況下可以稱為「半導體」。
此外，一些情況下「半導體」包括「導體」之特性，例如，當導電率足夠高時。此外，「半導體」和「導體」在一些情況下無法嚴格地區分彼此，因為「半導體」和「導體」的界線不明確。因此，本說明書的「半導體」在一些情況下可以稱為「導體」。同樣的，本說明書的「導體」在一些情況下可以稱為「半導體」。
注意半導體中的雜質指的是，例如，不同於半導體主要組件之元素。例如，元素濃度低於0.1atomic%為雜質。當包含雜質時，半導體中的狀態密度(density of states，DOS)載子陷阱可能會增加，載子移動率被降低或結晶度被降低。在其中半導體為氧化物半導體的情況下，改變半導體特性之雜質實施例包括不同於主要元素的1族元素、2族元素、14族元素、15族元素和過渡金屬。具體來說，例如，氫(包括水)、鋰、鈉、矽、硼、磷、 碳和氮。在氧化物半導體的情況下，氧空缺可透過雜質如氫之入口(entry)來形成。在其中半導體為矽薄膜的情況下，改變半導體特性之雜質實施例包括氧、除了氫以外的1族元素、2族元素、13族元素和15族元素。
注意本說明書中，如「第一」、「第二」等等的序號被使用來避免組件間的混淆，且不表示優先級或順序，如步驟或堆疊順序之順序。在本說明書等等中不含序數之用語可在申請專利範圍中提供序數以避免組件間的混淆。此外，在本說明書等等中包含序數之用語可在申請專利範圍中提供不同序數。此外，在本說明書等等中包含序數之用語可在申請專利範圍中不提供任何序數。
注意本說明書中，通道長度指的是，例如，區域中源極(源極區或源極電極)和汲極(汲極區或汲極電極)之間的距離，其中區域為半導體(或其中當電晶體導通時在電流在半導體流動的部分)和閘極電極彼此重疊，或區域其中通道形成在電晶體上視圖。在電晶體中，所有區域的通道長度未必相同。換言之，一些情況下電晶體之通道長度不固定在一值。因此，在本說明書中，通道長度為任一值、最大值、最小值、或其中通道形成在一區域中的平均值。
注意通道寬度指的是，例如，其中源極和汲極在區域中彼此面對部分之長度，其中區域為半導體(或其中當電晶體導通時在電流在半導體流動的部分)和閘極電極彼此重疊，或其中通道形的區域。在電晶體中，所有 區域的通道寬度未必相同。換言之，一些情況下電晶體之通道寬度不固定在一值。因此，在本說明書中，通道寬度為任一值、最大值、最小值、或其中通道形成在一區域中的平均值。
注意根據電晶體結構，在其中通道實際形成之區域中通道寬度(以下，稱為有效通道寬度)在一些情況下不同於顯示於電晶體上視圖之通道寬度(以下，稱為外觀通道寬度)。例如，在一個具有三維結構之電晶體中(以下，稱為三維寬度)，有效通道寬度大於電晶體上視圖中的外觀通道寬度，並且其影響在某些情況下不能被忽略。例如，在一個具有三維通道之微型化電晶體中，形成於半導體側表面之通道區域的比例，在一些情況下高於形成於半導體頂表面之通道區域的比例。在這種情況下，當通道實際形成時所得到有效通道寬度大於上視圖所示之外觀通道寬度。
在一個具有三維通道之電晶體中，有效通道寬度在一些情況下難以測量。例如，從設計值估計有效通道寬度，必須假定半導體的形狀如假設條件一樣。因此，在半導體的形狀無法準確知道的情況下，很難精確地測量有效通道寬度。
因此，在本說明書等等中，外觀通道寬度可被稱為「環繞通道寬度(surrounded channel width，SCW)」。此外，在本說明書中，在其中用語“通道寬度”被簡單地使用的情況下，也可表示環繞通道寬度或外 觀通道寬度。可替代地，在本說明書中，在其中用語“通道寬度”被簡單地使用的情況下，一些情況下也可表示為有效通道寬度。注意通道長度的值、通道寬度、有效通道寬度、外觀通道寬度、環繞通道寬度等等可以透過獲得和分析的剖面TEM圖像等等來確定。
注意在其中電場移動率情況下，電晶體每個通道長度之電流值等等是由計算獲得的，環繞通道寬度可以被用來計算。在這種情況下，其值不同於使用有效通道寬度之計算。
在本說明書等等中，三方和菱形晶系包括在六方晶系中。
(實施方式1)
在此實施方式中，本發明實施方式之半導體裝置100將參考圖式進行說明。
<半導體裝置結構實施例>
第1A圖為本發明一實施方式之半導體裝置100的上視圖。第1B圖為沿第1A圖中虛線A1-A2截取的剖視圖。第1C圖為沿第1A圖中虛線B1-B2截取的剖視圖。半導體裝置100包括電晶體750、電晶體150及電容190。第1B圖為電晶體150在通道長度方向之剖視圖。第1C圖為電晶體150在通道寬度方向之剖視圖。
[電晶體750]
包括在半導體裝置100內之電晶體750為使用基材700形成。作為基材700，可使用碳或碳化矽之單晶半導體基材或多晶半導體基材、矽化鍺化合物半導體基材、絕緣層上矽(silicon-on-insulator，SOI)基材等等。使用半導體基材製造的電晶體可以操作在高速。
在此實施方式中，其中p型單晶矽基材被使用作為基材700之實施例被敘述。電晶體750為一電晶體其通道形成在基材700中。電晶體750包括通道形成區753、用作輕摻雜汲極(lightly doped drain，LDD)區或延伸區之n型雜質區754、用作源極區和汲極區之n型雜質區755、絕緣層752及電極751。電極751作為閘極電極。絕緣層752作為閘極絕緣層。n型雜質區755具有比n型雜質區754高的摻雜濃度。電極751之側表面被提供為側壁絕緣層756。藉由使用電極751和側壁絕緣層756作為遮罩，n型雜質區754和n型雜質區755可以用自我對準方式形成。
電晶體750由元件分離區域789分離形成在基材700上的其它電晶體。絕緣層790和絕緣層791形成環繞電極751及側壁絕緣層756。
作為電晶體750，可以使用含有矽化物(salicide)之電晶體或沒有側壁絕緣層之電晶體。當使用含有矽化物(salicide)的結構時，源極區和汲極區的電阻可以更低以及半導體裝置的速度可以增加。此外，半導體裝置 可以被操作於低電壓；因此，半導體裝置之功率消耗可以被減少。
即使在此實施方式中沒有敘述細節，賦予n型導電性之雜質元件可被添加至基材700的部分已形成n型井，及p型電晶體可以形成在其中形成n型井之區域中被形成。作為賦予n型導電性之雜質元件，可以使用磷(P)、砷(As)等等。作為賦予p型導電性之雜質元件，可以使用硼(B)等等。
[電晶體150]
電晶體150包括電極102、絕緣層107、電極109、電極119、氧化物半導體層108(氧化物半導體層108a、氧化物半導體層108b及氧化物半導體層108c)、絕緣層110和電極111。第2A圖為第1B圖繪示之電晶體150的放大圖。注意至少一氧化物半導體層108a-108c可從氧化物半導體層108被省略，或其它層可被添加至氧化物半導體層108。例如，氧化物半導體層108a被省略。第3A圖繪示此種情況之實施例。
絕緣層106形成在絕緣層791上使其與電極102之部分接觸，及絕緣層107形成在絕緣層106上。絕緣層107之部分與電極102之部分接觸。電極109及電極119被形成在絕緣層107上。電極109與電極751通過提供在絕緣層107和106內之開口電性連接。電極119與電極104通過提供在絕緣層107和106內之開口電性連接。
氧化物半導體層108a形成在電極109和119上使其與絕緣層107之部分接觸，及氧化物半導體層108b形成在氧化物半導體層108a上。絕緣層107具有凸出物(projection)，及氧化物半導體層108a形成在凸出物上(參閱第1B及1C圖)。氧化物半導體層108c形成覆蓋氧化物半導體層108a和108b。
電極111形成在氧化物半導體層108c上，具有絕緣層110被提供在之間。電極111重疊至少下面敘述之各個：氧化物半導體層108b之部分、電極102之部分、電極109之部分及電極119之部分。
電極109和119可以用作源極電極和汲極電極。
電晶體150敘述作為本實施方式之實施例為電晶體其使用氧化物半導體為其中通道被形成之半導體層。電晶體150為一種頂閘極電晶體也是一種交錯型電晶體(staggered transistor)。電晶體150包括背閘極電極。
[背閘極電極]
一般而言，背閘極電極為使用導電層形成及定位成使得半導體層之通道形成區被定位在閘極電極背閘極電極之間。因此，背閘極電極可用作以相似於閘極電極的方式。背閘極電極之電位可相同於閘極電極或可以是接地(GND)電位或任意電位。藉由改變獨立於閘極電極電位的背閘極電極電位，電晶體之臨限電壓可以被改變。
電極102和111可都用做閘極電極。因此，絕緣層107和絕緣層110可都用做閘極絕緣層。
注意在其中電極102和電極111中的一者被稱為「閘極電極」的情況下，另一者被稱為「背閘極電極」。例如，在電晶體150中，在其中電極111被稱為「閘極電極」的情況下，電極102被稱為「背閘極電極」。在其中電極102被稱為「閘極電極」的情況下，電晶體150被稱為一種底閘極電極。此外，電極102和電極111中的一者可被稱為「第一閘極電極」，及另一者被稱為「第二閘極電極」。
藉由提供電極102和電極111，因此氧化物半導體層108位於它門之間，及藉由設定電極102和電極111之電位相同，通過氧化物半導體層108之區域的載子流在薄膜厚度方向被放大；因此，轉移的載子增加。其結果，增加電晶體150之導通狀態電流和場效果移動率。
因此，電晶體150在其面積中具有相對較大的導通狀態電流。也就是說，由電晶體150佔據的面積於所需導通狀態電流時可以是小的。本發明一實施方式中，電晶體佔據的面積可以減少。因此，具有高度整合之半導體裝置可被提供。
閘極電極和背閘極電極為使用導電層形成因此各具有防止電場產生於電晶體外部而影響其中形成通道之半導體層。
因為電極102和電極111刻具有阻隔外部電 場的功能，產生在基材700側或電極111上之充電顆粒的電荷等等不影響氧化物半導體層108b。因此，因壓力造成之劣化(在壓力測試如負閘極偏壓溫度(-GBT)的劣化)可以降低，由汲極電壓造成臨限電壓的變化可以降低。注意當電極102和111具有相同電位或不同電位時此效果可以被得到。
BT壓力測試為一種加速測試及可評估，在短時間中，電晶體特性在長期使用(即，隨時間的變化)時的變化。電晶體臨限電壓在介於BT壓力測試前和後之間的改變是當檢測電晶體可靠度時之特別重要的指標。當臨限電壓的變化較小，電晶體具有高可靠度。
藉由提供電極102和電極111及設定電極102和電極111之電位相同，臨限電壓的變化可以降低。因此，在複數個電晶體之間的電特性變化可以降低。
包括背閘極電極之電晶體150具有在+GBT壓力測試前和後之間較小臨限電壓改變，其中負電荷被施加至閘極。
在其中光入射至背閘極電極側之情況下，當背閘極電極為使用光阻擋導電薄膜形成時，光可以被防止從背閘極電極側進入半導體層。因此，半導體層之光劣化(photodegradation)可以被避免且電晶體之電特性之劣化，如臨限電壓的偏移，可以被避免。
注意電晶體150只要包括電極102和111任一個即可被操作。因此，根據目的，電極102和111任一 個可被省略，在這種情況下，可提高半導體裝置之產能。
[氧化物半導體層之能帶結構]
氧化物半導體層108具有其中氧化物半導體層108a、氧化物半導體層108b和氧化物半導體層108c被堆疊之結構。
氧化物半導體層108a、氧化物半導體層108b和氧化物半導體層108c為各使用包括銦和鎵中的一個或兩個之材料所形成。典型實施例為In-Ga氧化物(包括銦和鎵之氧化物)、In-Zn氧化物(包括銦和鋅之氧化物)及In-M-Zn氧化物(包括銦、M元素和鋅之氧化物；元素M為一個或多個相較於In具有與氧較大鍵結強度之金屬元素選自於Al、Ti、Ga、Y、Zr、La、Ce、Nd和Hf)。
氧化物半導體層108a和氧化物半導體層108c較佳地使用包括在氧化物半導體層108b中的一種或多種金屬元素的材料。藉由使用此種材料，在氧化物半導體層108a和氧化物半導體層108b之間的界面及氧化物半導體層108b和氧化物半導體層108c之間的界面之界面狀態不太可能產生。因此，載子不太可能在界面被散射或捕捉，其導致提高電晶體之場效果移動率。此外，電晶體之臨限電壓之變化可以被降低。因此，可以得到具有良好電特性之半導體裝置。
氧化物半導體層108a和氧化物半導體層108c之厚度各大於或等於3nm和小於或等於100nm，較佳地大 於或等於3nm和小於或等於50nm。氧化物半導體層108b之厚度大於或等於3nm和小於或等於200nm，較佳地大於或等於3nm和小於或等於100nm，更佳地大於或等於3nm和小於或等於50nm。
當氧化物半導體層108b為具有In、M和Zn之原子比為x2：y2：z2之In-M-Zn氧化物，及氧化物半導體層108a和氧化物半導體層108c各為具有In、M和Zn之原子比為x1：y1：z1之In-M-Zn氧化物，氧化物半導體層108a、氧化物半導體層108b和氧化物半導體層108c可配置因此y1/x1大於y2/x2。較佳地，氧化物半導體層108a、氧化物半導體層108c和氧化物半導體層108b的其中y1/x1為1.5倍或以上大於被選擇的y2/x2。進一步較佳地，氧化物半導體層108a、氧化物半導體層108c和氧化物半導體層108b的其中y1/x1為2倍或以上大於被選擇的y2/x2。較佳地，氧化物半導體層108a、氧化物半導體層108c和氧化物半導體層108b的其中y1/x1為3倍或以上大於被選擇的y2/x2。較佳地y1大於或等於x1因為電晶體可具有穩定電特性。然而，當y1為3倍或以上大於x1，電晶體之場效果倍減少；因此y1較佳地3倍小於x1。當氧化物半導體層108a和108c個具有上述結構，每個氧化物半導體層108a和108c可以為相較於氧化物半導體層108b為其中氧空缺較不可能形成的一層。
在使用In-M-Zn氧化物為氧化物半導體層108a和氧化物半導體層108c的情況下，當Zn和O從考 慮中被忽略，In和元素M之原子比較佳地如下述：In之原子百分比小於50atomic%及元素M之原子百分比大於或等於50atomic%；進一步較佳地，In之原子百分比小於25atomic%及元素M之原子百分比大於或等於75atomic%。在使用In-M-Zn氧化物為氧化物半導體層108b的情況下，當Zn和O從考慮中被忽略，In和元素M之原子比較佳地如下述：In之原子百分比大於或等於25atomic%及元素M之原子百分比小於75atomic%；進一步較佳地，In之原子百分比大於或等於34atomic%及元素M之原子百分比小於66atomic%。
例如，其中使用具有原子比In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6之靶材形成，或In-Ga氧化物其中使用具有原子比In：Ga=1：9之靶材形成In-Ga-Zn氧化物可被使用於含有In或Ga之每個氧化物半導體層108a和108c。此外，其中使用具有原子比In：Ga：Zn=3：1：2、1：1：1或5：5：6之靶材形成In-Ga-Zn氧化物可被使用於氧化物半導體層108b。在每個氧化物半導體層108a、108b和108c中，在上述原子比中的原子百分比在±20%範圍誤差內變化。
為了給包括氧化物半導體層108b之電晶體穩定電特性，較佳地其中在氧化物半導體層108b中的雜質和氧空缺藉由純化氧化物半導體層108b被減少，因此氧化物半導體層108b可被視為本質或大致本質半導體層。此外，較佳地其中氧化物半導體層108b中的通道形成區 被視為本質或大致本質半導體層。
注意大致本質氧化物半導體層指得是氧化物半導體層其中載子密度大於或等於1×10-9/cm3及小於8×1011/cm3，較佳地小於1×1011/cm3，進一步較佳地小於1×1010/cm3。
由氧化物半導體層108a、108b和108c組成之氧化物半導體層108其功能及效果使用第4圖之能帶結構圖進行說明。第4圖繪示沿第2A圖中虛線C1-C2部分之能帶結構。第4圖繪示電晶體150之通道形成區之能帶結構圖。
在第4圖中，Ec382、Ec383a、Ec383b、Ec383c和Ec386分別為絕緣層107、氧化物半導體層108a、氧化物半導體層108b、氧化物半導體層108c和絕緣層110之導電帶之最小值能量。
此處，真空能階(vacuum level)與導電帶最小值的能量差(差也被稱為「電子親和力(electron affinity)」)相應於減去真空能階和價電帶(valence band)最大值的差(差也被稱為游離能(ionization potential))獲得能隙之值。能隙可以使用全光譜橢圓偏光測厚儀(spectroscopic ellipsometer)(即，UT-300由HORIBA JOBIN YVON S.A.S.製造)來測量。介於真空能階和價電帶最大值的能量差可以使用紫外光電子能譜學(ultraviolet photoelectron spectroscopy，(UPS))裝置(即，VersaProbe由ULVAC-PHI公司製造)來測量。
使用具有In：Ga：Zn=1：3：2原子比的靶材形成之In-Ga-Zn氧化物具有大約3.5eV的能隙及4.5eV的電子親和力。使用具有In：Ga：Zn=1：3：4原子比的靶材形成之In-Ga-Zn氧化物具有大約3.4eV的能隙及4.5eV的電子親和力。使用具有In：Ga：Zn=1：3：6原子比的靶材形成之In-Ga-Zn氧化物具有大約3.3eV的能隙及4.5eV的電子親和力。使用具有In：Ga：Zn=1：6：2原子比的靶材形成之In-Ga-Zn氧化物具有大約3.9eV的能隙及4.3eV的電子親和力。使用具有In：Ga：Zn=1：6：8原子比的靶材形成之In-Ga-Zn氧化物具有大約3.5eV的能隙及4.4eV的電子親和力。使用具有In：Ga：Zn=1：6：10原子比的靶材形成之In-Ga-Zn氧化物具有大約3.5eV的能隙及4.5eV的電子親和力。使用具有In：Ga：Zn=1：1：1原子比的靶材形成之In-Ga-Zn氧化物具有大約3.2eV的能隙及4.7eV的電子親和力。使用具有In：Ga：Zn=3：1：2原子比的靶材形成之In-Ga-Zn氧化物具有大約2.8eV的能隙及5.0eV的電子親和力。
因為絕緣層107和絕緣層110為絕緣體，Ec382和Ec386比Ec383a比Ec383b和Ec383c更接近真空能階(具有較小的電子親和力)。
此外，Ec383a比Ec383b接近真空能階。具體地，Ec383a較佳地位於比Ec383b靠近真空能階0.05eV或更大、0.07eV或更大、0.1eV或更大、或0.15eV或更大及2eV或更小、1eV或更小、0.5eV或更小、或0.4 eV或更小。
此外，Ec383c比Ec383b接近真空能階。具體地，Ec383c較佳地位於比Ec383b靠近真空能階0.05eV或更大、0.07eV或更大、0.1eV或更大、或0.15eV或更大及2eV或更小、1eV或更小、0.5eV或更小、或0.4eV或更小。
在氧化物半導體層108a和108b之間的界面及氧化物半導體層108b和氧化物半導體層108c之間的界面的附近，形成混合區；因此，導電帶最小值的能量連續地變化。換句話說，在這些界面沒有狀態或少量狀態存在。
因此，電子主要透過在具有上述能帶結構之堆疊層結構之氧化物半導體層108b轉移。因此，即使當界面狀態存在於氧化物半導體層108a和絕緣層107之間的界面或氧化物半導體層108c和絕緣層110之間的界面，界面狀態幾乎不影響電子的轉移。此外，由於沒有界面狀態或少量界面狀態存在於氧化物半導體層108a和氧化物半導體層108b之間和氧化物半導體層108c和氧化物半導體層108b之間的界面，在區域中的電子轉移不被中斷。因此，高場效果移動率可以在具有上述氧化物半導體層堆疊層結構之電晶體150來獲得。
注意即使由於雜質或缺陷之陷阱狀態390可能形成在如第4圖所示之氧化物半導體層108a和絕緣層107之間界面附近和氧化物半導體層108c和絕緣層110 之間的界面附近，氧化物半導體層108b可以從陷阱裝態分離由於氧化物半導體層108a和氧化物半導體層108c的存在。
在此一實施方式所述之電晶體150中，氧化物半導體層108b之側表面和頂表面與氧化物半導體層108c接觸，及氧化物半導體層108b之底表面與氧化物半導體層108a接觸。在這方式中，氧化物半導體層108b由氧化物半導體層108a和氧化物半導體層108c包圍，由此使陷阱狀態的影響可以進一步減少。
然而，在Ec383a和Ec383b之間的能量差或Ec383c和Ec383b之間的能量差較小之情況下，氧化物半導體層108b之電子藉由克服能隙到達陷阱狀態。由於電子被陷阱狀態捕捉，其在與絕緣層界面處產生固定負電荷，導致了電晶體的臨限電壓(threshold voltage)往正方向偏移。
因此，介於Ec383a和Ec383b之間的能量差及Ec383c和Ec383b之間的能量差較佳地設定為大於或等於0.1eV，進一步較佳地大於或等於0.15eV，在這種情況下，電晶體臨限電壓的改變可被減少且電晶體可以具有良好的電特性。
氧化物半導體層108a和氧化物半導體層108c中每一個的能隙較佳地寬於氧化物半導體層108b。
本發明一實施方式，提供一種具有較小電特性變化之電晶體。因此，提供一種具有較小電特性變化之 半導體裝置。本發明一實施方式，提供一種具有高可靠度之電晶體。因此，提供一種具有高可靠度之半導體裝置。
氧化物半導體具有能隙為2eV或更多；因此，包括氧化物半導體在其中形成通道之半導體層中的電晶體具有極小的截止狀態電流。具體地，室溫下通道寬度的每微米之截止狀態電流可以小於1×10-20A、小於1×10-22A或小於1×10-24A。也就是，電晶體之開/關比可以大於或等於數字20和小於或等於數字150。
本發明一實施方式，提供一種具有低功率消耗之電晶體。因此，提供一種具有低功率消耗之半導體裝置。
注意上述三層結構為實施例。例如，一種雙層結構沒有使用在氧化物半導體層108a和108c中的一個可以被採用。
如第1C圖繪示，在電晶體150中之通道寬度方向中，電極111覆蓋氧化物半導體層108b。藉由具有凸出物之絕緣層107的存在，氧化物半導體層108b之側表面可以覆蓋有電極111。也就是，電晶體150具有其中氧化物半導體層108b可被電極111之電場電性包圍之結構(電晶體結構其中半導體被導電薄膜之電場電性包圍被稱作為環繞通道(surrounded channel，s-channel)結構)。因此，通道可以形成於整個氧化物半導體層108b(bulk)中。在s-channel結構中，電晶體之汲極電流增加，因此可以得到大量導通狀態電流。此外，氧化物半導體層 108b之整個通道形成區可以藉由電極111之電場耗盡。因此，具有s-channel結構之電晶體之截止狀態電流可以更進一步減少。
當絕緣層107之凸出物增加其高度時，氧化物半導體層108a之側表面覆蓋有電極111，及通道寬度被短路如第2B圖所繪示，s-channel結構之用以增加導通狀態電流及減少截止狀態電流的效果可以被提升。如第3B圖所繪示，氧化物半導體層108a可以被忽略。
[電容190]
電容190包括電極109、絕緣層110和電極103。一般而言，電容具有其中介電質夾在兩個電極之間的結構。在電容190中，絕緣層110用作為介電質，電極109用作為其中一個電極及電極103用作為另一個電極。
藉由電晶體750與電容190重疊，由半導體裝置100佔據的面積可被減少。因此，本發明一實施方式，提供一種具有高度整合之電晶體。
接著，半導體裝置100之其它組件將被敘述。
絕緣層112和絕緣層113被形成用以覆蓋電晶體150和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和113內之開口電性連接至電極119。
元件分離區域789可以藉由淺凹溝絕緣 (shallow trench isolation，STI)方法或矽局部氧(local oxidation of silicon，LOCOS)方法形成。STI方法可以減少在元件隔離區域產生鳥嘴，其造成在LOCOS元件隔離方法，以及可以減少元件隔離區域之面積。因此，其較佳地採用STI方法來形成元件分離區域789。
絕緣層752可以由具有如氧化矽之氧化物絕緣材料或氮化絕緣材料如氮化矽之單層結構或堆疊層結構形成。絕緣層752可以藉由濺鍍方法、CVD方法、蒸鍍方法、熱氧化方法等等來形成。
電極102和104可以使用如電極751之相同層形成。電極102、104和751為使用可承受接下來步驟之熱處理之導電材料形成。在這實施方式中，電極102、104和751為使用n型矽形成。
電極104是通過在絕緣層752中的開口連接到n型雜質區765。
側壁絕緣層756可以藉由已知使用氧化物絕緣材料如氧化矽或氮化物絕緣材料如氮化矽的方法形成。
絕緣層790和791可以使用如氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁或氮氧化鋁之絕緣材料藉由濺鍍方法、CVD方法、蒸鍍方法、熱氧化方法等等來形成。
絕緣層106形成在絕緣層790、絕緣層791、電極751、電極102和電極104上。絕緣層106較佳地使用其具有防止如氧、氫、水氣、鹼金屬(alkali metal)或鹼 土金屬(alkaline earth metal)之雜質擴散的功能之絕緣薄膜來形成。絕緣薄膜之實施例包括氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等等。當絕緣薄膜為使用氮化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等等來形成時，從基材700側擴散至氧化物半導體層108b之雜質可以被減少。注意絕緣層106可以藉由濺鍍方法、CVD方法、蒸鍍方法、熱氧化方法等等來形成。絕緣層106可以被形成為具有任何這些材料之單層結構或堆疊層結構。
例如，絕緣層107可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭之單層結構或堆疊層結構來形成。絕緣層107可以藉由濺鍍方法、CVD方法、蒸鍍方法、熱氧化方法等等來形成。
在其中絕緣層107為堆疊層薄膜之情況下，在堆疊層薄膜中的膜可以由不同形成方法形成。例如，第一層可以由MOCVD方法形成及第二層可以由濺鍍方法形成。可替代地，第一層可以由ALD方法形成及第二層可以由MOCVD方法形成。可替代地，第一層可以由ALD方法形成及第二層可以由濺鍍方法形成。可替代地，第一層可以由ALD方法形成、第二層可以由濺鍍方法形成及第三層可以由ALD方法形成。當薄膜藉由如上述不同方法形成時，薄膜可以具有不同功能或不同特性。此外，藉 由堆疊之薄膜，更合適的薄膜可以被形成作為堆疊層薄膜。
絕緣層107較佳地使用含有比例高於在化學計量混合物的氧之絕緣層。從這樣的絕緣層，一部分的氧透過加熱被釋放。較佳實施例為絕緣層在TDS分析中，其中釋放的氧轉換成氧原子大於或等於1.0×1018atoms/cm3或大於等於3.0×1020atoms/cm3。注意在TDS分析中薄膜表面之溫度大於或等於100℃和小於或等於700℃，或大於或等於100℃和小於或等於500℃。
電極103、電極109、電極111、電極114和電極119可以使用任何如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、錳、銀、鉭和鎢，或含有任何這些材料作為主成分之合金的金屬之單層結構或堆疊層結構來形成。例如，含有錳之銅薄膜的單層結構；其中鋁薄膜堆疊在鈦薄膜上之雙層結構；其中鋁薄膜堆疊在鎢薄膜上之雙層結構；其中銅薄膜堆疊在銅-錳-鋁合金薄膜上之雙層結構；其中銅薄膜堆疊在鈦薄膜上之雙層結構；其中銅薄膜堆疊在鎢薄膜上之雙層結構；其中鈦薄膜或氮化鈦薄膜、鋁薄膜或銅薄膜和鈦薄膜或氮化鈦薄膜以此順序堆疊之三層結構；其中鉬薄膜或氮化鉬薄膜、鋁薄膜或銅薄膜和鉬薄膜或氮化鉬薄膜以此順序堆疊之三層結構；其中鎢薄膜、銅薄膜和鎢薄膜以此順序堆疊之三層結構等等可以被給定。可替代地，其中鋁和一個或多個元素選自於鈦、鉭、鎢、鉬、鉻、釹、鈧之組合的合金薄膜或氮化物薄膜可以被使用。
注意含有氧之導電材料如氧化銦錫、氧化鋅、包括氧化鎢之氧化銦、包括氧化鎢之氧化銦鋅、包括氧化鈦之氧化銦、包括氧化鈦之氧化錫、氧化銦鋅或氧化銦錫向其中氧化矽被添加，或含有氮之導電材料如氮化鈦或氮化鉭可被使用。另外也可以使用利用含有上述金屬元素之材料和含有氧之導電材料形成的堆疊層結構。另外也可以使用利用含有上述金屬元素之材料和含有氮之導電材料形成的堆疊層結構。另外也可以使用利用含有上述金屬元素之材料、含有氧之導電材料和含有氮之導電材料形成的堆疊層結構。
注意，作為對電極109和電極119，至少與氧化物半導體層108接觸之部分較佳地利用不傳送氧之材料如氮化鈦、氧化銦錫、氧化釕或包括氮之氧化銦鎵鋅的材料形成。
電極109和電極119可以藉由濺鍍方法、CVD方法、蒸鍍方法等等來形成。
絕緣層110可以利用相似於那些絕緣層107之材料和方法來形成。
絕緣層112較佳地使用其具有防止如氧、氫、水氣、鹼金屬(alkali metal)或鹼土金屬(alkaline earth metal)之雜質擴散的功能之絕緣薄膜來形成。藉由用這些材料形成絕緣層112，雜質從外部至氧化物半導體層108之擴散可以被防止。包含在氧化物半導體層108的氧之擴散也可以被減少。絕緣層112可以利用相似於那些絕緣層 106之材料和方法來形成。
半導體裝置100包括其中絕緣層106與絕緣層112接觸之區域。在第1B圖中，其中絕緣層106與絕緣層112接觸之區域被繪示於圖式的兩端。此結構可以提高防止雜質從外部擴散至氧化物半導體層108之效果。此外，此結構可以提高防止包含在氧化物半導體層108內的氧擴散至外部的效果。本發明一實施方式，提供一種高可靠度半導體裝置。
絕緣層112可以利用相似於那些絕緣層106之材料和方法來形成。注意絕緣層112不限制於其含有比例高於在化學計量混合物的氧之絕緣層。
電極114可以利用相似於那些電極109和電極119之材料和方法來形成。
平坦的絕緣層可被提供在電極114和絕緣層113上。平坦的絕緣層可以利用具有熱電阻之有機材料形成，如聚酰亞胺、丙烯酸樹脂、苯並環丁烯類樹脂、聚酰胺或環氧樹脂。除了上述有機材料，也可以使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸鹽玻璃(PSG)、硼磷矽玻璃(BPSG)等等。平坦的絕緣層可藉由堆疊複數個利用這些材料之絕緣薄膜來形成。
注意矽氧烷基樹脂相當於樹脂包括利用矽氧烷基材料為起始材料而形成的Si-O-Si鍵。矽氧烷基樹脂可以包括作為取代基的有機族(即，烷族或芳族)或氟。該有機族可以包括氟。
對用於形成平坦的絕緣層之方法沒有特別得限制，及任何下面的方法可以根據平坦的絕緣層之材料被使用：濺鍍方法；SOG方法；旋轉塗佈；浸漬；噴塗；液滴排出方法(即，噴墨法)；印刷方法(即，網版印刷、平版印刷等)等等。當平坦的絕緣層之烘烤步驟也作為其它層的熱處理時，半導體裝置可被有效率的製造。
[薄膜形成方法]
各種薄膜如金屬薄膜、半導體薄膜和無機絕緣薄膜可以由濺鍍方法或電漿CVD方法來形成，但這些薄膜可由其它方法形成，例如，熱化學氣相沉積(CVD)方法。金屬有機氣相沉積(MOCVD)方法或原子層沉積(ALD)方法可被採用作為熱CVD方法的一實施例。
熱CVD方法具有沒有因為電漿破壞產生缺陷之優點，係因為沒有利用電漿形成薄膜。
藉由熱CVD方法沉積可以以此方式執行當源氣體和氧化劑同時供應至腔體，腔體內之壓力被設定在大氣壓或降低的壓力，以及反應發生在基材附近或基材上。
藉由ALD方法沉積可以此方式執行當腔體內之壓力被設定在大氣壓或降低的壓力、用於反應之源氣體供應至腔體內，接著氣體注入順序被重覆。例如，兩個或多個種類之源氣體接續供應至腔體內藉由切換相對地開關閥(也被稱為高速閥)。例如，第一源氣體被注入，注入氣體(即，氬氣或氮氣)等等同時被注入或在第一氣體注入後 因此源氣體不被混合，接著注入第二氣體。注意在其中第一源氣體和注入氣體同時被注入之情況下，注入氣體作為載運氣體(carrier gas)，且注入氣體也被注入當第二源氣體被注入的同時。可替代地，第一源氣體可以藉由真空排氣(vacuum evacuation)而不是注入惰性氣體而被耗盡，接著第二源氣體被注入。第一源氣體被基材表面吸收而形成第一層；接著第二源氣體被注入與第一層發生反應；其結果，第二層堆疊在第一層上，因此形成薄膜。氣體注入的順序被重複多次直到獲得所需厚度，由此可以形成具有優良步階覆蓋的薄膜。薄膜之厚度可以藉由調整氣體注入的順序之重覆次數；因此，使得ALD方法能夠精確地調整的厚度，因而適用於製造精密的FET。
各種薄膜如金屬薄膜、半導體薄膜和無機絕緣薄膜也被揭露於此實施方式可以藉由如MOCVD方法或ALD方法之熱CVD方法來形成。例如，在其中形成In-Ga-Zn-O薄膜之情況下，可以使用三甲基銦、三甲基鎵和二乙基鋅。不限制於上述組合，三乙基鎵可以用來取代三甲基鎵，以及二乙基鋅可以用來取代二佳基鋅。
例如，在其中氧化鉿薄膜為藉由採用ALD方法之沉積設備形成之情況下，兩種氣體，即，作為氧化劑之臭氧(O3)和藉由汽化含有溶劑及鉿前驅物之源氣體(即，使用醇鹽或如tetrakis(dimethylamide)hafnium之鉿醯胺。其它材料液體實施例包括tetrakis(ethylmethylamide)hafnium。
例如，在其中氧化鋁薄膜為藉由採用ALD方法之沉積設備形成之情況下，兩種氣體，即，作為氧化劑之H2O和藉由汽化含有溶劑及鋁前驅物化合物之源氣體(即，trimethylaluminum)的液體得到源氣體被使用。其它材料液體實施例包括tris(dimethylamide)aluminum、triisobutylaluminum及aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate)。
例如，在其中使用採用ALD沉積設備形成氧化矽薄膜的情況下，hexachlorodisilane被其中將要形成薄膜的表面吸收、含在被吸附物質的氯被去除及氧化氣體(即，O2或氧化亞氮(dinitrogen monoxide))之分解物被供應用以與被吸附物質反應。
在其中使用採用ALD沉積設備形成鎢薄膜的情況下，例如，WF6氣體和B2H6氣體接續注入多次以形成起始鎢薄膜，接著WF6氣體和氫氣同時被注入，因此形成鎢薄膜。注意SiH4氣體可被用來取代B2H6氣體。
例如，在其中氧化物半導體薄膜，即，In-Ga-Zn-O薄膜使用採用ALD方法之沉積設備來形成之情況下，In(CH3)3氣體和O3氣體接續被注入複數次以形成In-O層，Ga(CH3)3氣體和O3氣體同時被注入以形成GaO層，接著Zn(CH3)2氣體和O3氣體同時被注入以形成ZnO層。注意這些層的順序不限制於此實施例。混合化合物層如In-Ga-O層、In-Zn-O層或Ga-Zn-O層可以藉由混合任何這些氣體來形成。注意儘管可以使用藉由起泡如氬之注 入氣體而獲得之H2O氣體取代O3氣體，較佳地為使用不含有H之O3氣體。此外，可使用In(C2H5)3氣體取代In(CH3)3氣體。此外，可使用Ga(C2H5)3氣體取代Ga(CH3)3氣體。除此之外，可使用Zn(CH3)2氣體。
<製造半導體裝置的方法之實施例>
一種製造半導體裝置100的方法將參考第5A-5D圖、第6A-6D圖、第7A-7D圖以及第8A-8C圖被敘述。注意第5A-5D圖、第6A-6D圖、第7A-7D圖以及第8A-8C圖相應於第1A圖中沿虛線A1-A2截取之剖視圖。
首先，元件分離區域789藉由STI方法形成在基材700內。在此實施方式中，n型單晶矽被使用作為基材700。接著，電晶體750形成在除了元件分離區域789以外區域之部分。作為絕緣層752，藉由熱氧化形成氧化矽的方法被使用。作為電極751，藉由CVD形成n型多晶矽的方法被使用。電極102和電極104可以和電極751同時形成。注意在形成電極751、102和104之前，絕緣層752之部分被移除以形成開口757。作為側壁絕緣層756，藉由CVD形成氧氮化矽的方法被使用。
n型雜質區754和n型雜質區755可由如離子佈植方法的已知方法形成。n型雜質區765可以和n型雜質區755同時形成。
在形成電晶體750之後，含有氫之絕緣層790形成在電晶體750、電極102和電極104之上。在此實施 方式中，由CVD方法形成之含有氫之氧氮化矽可被使用作為絕緣層790。在形成絕緣層790之後，用於添加氫至絕緣層790之處理可被執行。用於添加氫之處理可由離子佈植設備、離子摻雜設備或電漿處理設備執行。
接著，絕緣層791形成在絕緣層790上。在此實施方式中，由CVD方法形成之氧氮化矽被使用作為絕緣層791。
接著，用於擴散包含在絕緣層790之氫至電晶體750以減少因在電晶體750中懸鍵等等之缺陷的熱處理被執行。熱處理執行於溫度大於或等於300℃和小於或等於800℃，較佳地大於或等於400℃和小於或等於700℃。熱處理時間小於或等於24小時。熱處理超過24小時較不好因為產能將減少。藉由這熱處理，因在電晶體750中懸鍵等等之缺陷被減少，以及此外在氧化物半導體中的雜質氫可以被減少。
對於被使用於熱處理之熱處理設備沒有特別的限制，且該設備可以設置有一個由熱輻射或熱傳導之用於加熱物體之裝置，如電阻式加熱元件。例如，可使用電爐或快速熱退火(rapid thermal annealing，RTA)設備或燈快速熱退火(lamp rapid thermal annealing，LRTA)設備或氣體快速熱退火(gas rapid thermal annealing，GRTA)設備。LRTA設備為藉由從如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈之燈發射光輻射(電磁波)加熱物體之設備。GRTA設備為藉由利用高溫氣體加熱 物體之設備。
接著，對暴露之電極751、102和104之表面執行化學機械研磨(chemical mechanical polishing，CMP)處理。藉由CMP處理，不平整的表面可以減少，以及之後形成之絕緣層或導電層的覆蓋率可以增加(參閱第5A圖)。
熱處理可被執行於CMP處理之後。
接著，絕緣層106被形成以覆蓋絕緣層790、絕緣層791、電極751、電極102和電極104。絕緣層106較佳地具有厚度大於或等於10nm和小於或等於200nm，進一步較佳地大於或等於10nm和小於或等於100nm。例如，作為絕緣層106，50nm厚之氧化鋁藉由濺鍍方法沉積。
接著，絕緣層106之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751、102和104之表面(參閱第5B圖)。
光阻遮罩可由微影方法、印刷方法、噴墨方法等等形成。藉由噴墨方法形成光阻遮罩是不需要光罩；因此，製造成本可以減少。
絕緣層106可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻絕緣層106之後，光阻遮罩被去除。
注意熱處理可在形成絕緣層106之後被執行。
接著，形成絕緣層107。絕緣層107較佳地具有厚度大於或等於10nm和小於或等於200nm，進一步較佳地大於或等於10nm和小於或等於100nm。在此實施方式中，作為絕緣層107，使用100nm厚之含有比例高於在化學計量混合物的氧之氧氮化矽。絕緣層107可由CVD方法形成(參閱第5C圖)。
含有過量氧的絕緣層可被形成藉由執行用於添加氧至絕緣層之處理。用於添加氧之處理可較佳地藉由在氧氛圍下執行熱處理或用離子佈植設備、離子摻雜設備或電漿處理設備執行。作為添加氧之氣體，可使用16O2、18O2等等之氧氣、氧化氮氣體、臭氧氣體等等。在此說明書中，用於添加氧之處理也稱為「氧摻雜處理」。
接著，絕緣層107之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751和104之表面(參閱第5D圖)。絕緣層107可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。
接著，用以形成電極109和電極119之導電層127形成在絕緣層107之上(參閱第6A圖)。在此實施方式中，作為導電層127，100nm厚的鎢藉由濺鍍方法沉積。
接著，導電層127之部分利用光阻遮罩進行選擇性地蝕刻，因此形成電極109和電極119(包括利用相同導電層形成之電極和接線)(參閱第6B圖)。導電層127的蝕刻可藉由執行乾式蝕刻方法、濕式蝕刻方法或兩者。
注意當具有短通道長度之電晶體被形成時，電極109和119可以以其中光阻遮罩由適合細線加工的方法如電子束曝光、極紫外光(EUV)曝光或液態浸漬(liquid immersion)曝光，及之後執行蝕刻處理之這樣方式形成。注意藉由使用正光阻用於光阻遮罩，曝光區域可被減少以及產能可因此改善。以這種方式，可以形成具有通道長度為30nm或更少之電晶體。
當電極109和119(包括利用相同導電層形成之電極和接線)各具有錐形端部分時，覆蓋在電極109和119側表面的層之覆蓋率可以改善。具體地，邊緣具有錐狀角度θ為80°或更少，較佳地為60°或更少，近一步較佳地為45°或更少。注意「錐狀角度」指的是由具有錐形之層的側表面和底表面形成之傾斜角，其中錐形為當層從剖視方向看的時候(即，平面垂直於基材的表面)。錐狀角度小於90°稱為正錐形角度及錐狀角度大於90°稱為反錐形角度(參閱第6B圖)。
當各個電極109和119(包括利用相同導電層形成之其它電極和接線)之端部分之剖視具有包括複數個階梯之階梯形，覆蓋在電極109和119的層之覆蓋率可以改善。上面敘述不限制於電極109和電極119，及藉由提供每個層之每個端部分為正錐形或階梯形，可以防止形成以覆蓋端部分的層被切換(斷開)的現象，因此覆蓋率變得良好。
接著，用以形成氧化物半導體層108a之氧化 物半導體層115a形成在絕緣層107、電極109和電極119上。此外，用以形成氧化物半導體層108b之氧化物半導體層115b形成在氧化物半導體層115a上。
各個氧化物半導體層較佳地藉由濺鍍方法形成。作為濺鍍方法，可使用RF濺鍍方法、DC濺鍍方法和AC濺鍍方法。在一些情況下，DC濺鍍方法和AC濺鍍方法相較於RF濺鍍方法可以形成均勻薄膜。
在此實施方式中，作為氧化物半導體層115a，20nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：3：2)之濺鍍方法形成。作為氧化物半導體層115b，30nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：1：1)之濺鍍方法形成(參閱第6A圖)。注意適合氧化物半導體層115a及氧化物半導體層115b的構成元素和組合物不限制於此。
氧摻雜處理可執行在形成氧化物半導體層115a之後。氧摻雜處理可執行在形成氧化物半導體層115b之後。
接著，光阻遮罩形成在氧化物半導體層115b上，氧化物半導體層115a之部分和氧化物半導體層115b之部分利用光阻遮罩被選擇性蝕刻，因此形成氧化物半導體層108a和108b。絕緣層107在暴露的區域藉由氧化物半導體層115a的蝕刻被輕微地蝕刻，因此在那個區域之絕緣層107被減少厚度。在那個區域的蝕刻深度較佳地大於或等於20%和小於或等於50%絕緣層107之原本厚 度。
氧化物半導體層115a和氧化物半導體層115b可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除。在此方式中，可形成具有凸出物之絕緣層107(參閱第6D圖)。
接著，熱處理較佳地被執行以減少如包含在氧化物半導體層108a和108b之水氣和氫的雜質，以及純化氧化物半導體層108a和108b。
例如，氧化物半導體層108a和氧化物半導體層108b在減壓氛圍、氮氣、稀有氣體等等之注入氣體、氧化氣體氛圍或超乾燥空氣氛圍(由露點計在空腔振盪雷射光譜(cavity ring down laser spectroscopy，CRDS)系統為20ppm(-55℃轉換成露點)或更少，較佳地1ppm或更少，進一步較佳地為10ppb或更少)下進行熱處理。注意氧化氣體氛圍指的是包括如氧、臭氧或氮氧化物在10ppm或更高之氛圍的氧化氣體。注入氣體氛圍指的是包括氧化氣體在小於10ppm之氛圍及被填充氮氣或稀有氣體。
藉由熱處理，除了釋放雜質，包含在絕緣層107之氧發生擴散至氧化物半導體層108a和108b以減少氧化物半導體層108a和108b中的氧空缺。注意熱處理可被執行以這樣的方式其中熱處理被執行在注入氣體氛圍，以及另一熱處理被執行在含有氧化氣體在10ppm或更多、1%或更多或10%或更多之氛圍。熱處理可被執行在形成氧化物半導體層115a和115b之後的任何時間。
熱處理被執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間為小於或等於24小時。熱處理超過24小時較不適合因為產能減少。
在此實施方式中，後續熱處理被執行在450℃、氮氣氛圍1小時，熱處理被執行在450℃、氧氣氛圍1小時。
接著，形成用於形成氧化物半導體層108c之氧化物半導體層115c。在此實施方式中，作為氧化物半導體層115c，5nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：3：2)之濺鍍方法形成(參閱第7A圖)。注意適合氧化物半導體層115c的構成元素和組合物不限制於此。
其後，氧化物半導體層115c之部分利用光阻遮罩被選擇性的蝕刻，因此形成氧化物半導體層108c(參閱第7B圖)。
氧化物半導體層115c可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除。
接著，形成用於形成絕緣層110之絕緣層120。在此實施方式中，作為絕緣層120，20nm厚之氧氮化矽藉由電漿CVD法沉積(參閱第7C圖)。
其後，用於形成電極103和111之導電層121被形成在絕緣層120上。在此實施方式中，導電層121藉 由濺鍍方法沉積30nm厚之氮化鉭和135nm厚之鎢形成(參閱第7C圖)。
接著，導電層121之部分利用光阻遮罩被選擇性的蝕刻，因此形成電極103和電極111(包括利用相同材料之其它電極和接線)。導電層之蝕刻較佳地執行乾式蝕刻方法、濕式蝕刻方法或兩者。之後，光阻遮罩被去除。
接著，絕緣層120之部分利用電極103和電極111作為遮罩被蝕刻，因此形成絕緣層110。絕緣層120之蝕刻可與用於蝕刻之導電層121未被去除時執行。此外，導電層121之蝕刻和絕緣層120之蝕刻可被執行在相同蝕刻步驟(參閱第7D圖)。
利用此方式，形成電晶體750、電晶體150和電容190。
接著，形成絕緣層112。在此實施方式中，形成70nm厚之氧化鋁作為絕緣層112。在形成絕緣層112之後，氧摻雜可被執行。
接著，絕緣層113形成在絕緣層112上(參閱第8A圖)。在此實施方式中，形成300nm厚之氧氮化矽作為絕緣層113。在形成絕緣層113之後，氧摻雜可被執行。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於 650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。熱處理較佳地不超過24小時因為產能將減少。
接著，絕緣層112之部分和絕緣層113之部分利用光阻遮罩被選擇性蝕刻以形成開口157(參閱第8B圖)。
接著，形成用以形成電極114之導電層。在此實施方式，藉由濺鍍方法以此順序形成包括50nm厚的鈦層、200nm厚的鋁層和50nm厚的鈦層形成具有三層結構之導電層。接著，導電層之部分和利用形成在導電層上的光阻遮罩被選擇性蝕刻，因此形成電極114(參閱第8C圖)。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。超過24小時之熱處理較不適合因為這樣將減少產能。
透過上面敘述之程序，半導體裝置100被製造出。
<半導體裝置的變化>
第9A-9C圖和第10A-10C圖繪示半導體裝置100的各種變化。
繪示在第9A圖中的半導體裝置210中，絕緣層110之部分在形成電極103和111後可被留下而未被蝕刻。在這情況下，在形成電極103和111之後的絕緣層110之部分的蝕刻步驟可被忽略，增加了半導體裝置的產能。
繪示在第9B圖中的半導體裝置220中，絕緣層110之部分和氧化物半導體層108c之部分利用電極103和電極111作為遮罩被選擇性的蝕刻。在此情況下，選擇性蝕刻絕緣層110和氧化物半導體層108c可和用以形成電極103和111之相同程序被執行；因此，在形成絕緣層110之前的形成氧化物半導體層108c步驟可被忽略，以增加半導體裝置的產能。
在半導體裝置220中，氧化物半導體層108c之部分以及絕緣層110之部分形成在電極103和電極109之間之電容190中。藉由利用絕緣層110和氧化物半導體層108c作為電容190之介電層，介於電極103和電極109之間的距離可以增加，其增加電容190之耐電壓。此外，介於電極103和電極109之間的漏電流可以減少。因此，半導體裝置的可靠度可以增加。此外，半導體裝置的功率消耗可以減少。
繪示在第9C圖中的半導體裝置230中，在氧化物半導體層108c和絕緣層110依次地形成後，絕緣層110之部分和氧化物半導體層108c之部分利用光阻遮罩被選擇性的去除，接著形成電極103和111。
繪示在第10A圖中的半導體裝置240中，其能夠省略絕緣層110和氧化物半導體層108c的蝕刻。
繪示在第10B圖中的半導體裝置250中，在電極102上之絕緣層106可被留下而沒被去除。此結構可提升防止雜質從外部擴散至氧化物半導體層108的效果，此外，此結構可提升防止包含在氧化物半導體層108的氧擴散至外部的效果。
繪示在第10C圖中的半導體裝置260中，絕緣層106形成在絕緣層790上，及其可以用作為電極102之電極118被提供在絕緣層106上。因為絕緣層106形成在半導體裝置260中的絕緣層790上，電極102無法和電極751和104形成於同時。出於這個原因，可以用作為電極102之電極118形成在絕緣層106上。然而，藉由提供絕緣層106在電極118之下，電極118藉由絕緣層106之厚度可被定位靠近氧化物半導體層108；因此，電極118作為閘極電極或背閘極電極之效果可以提升。電極118可利用相似於那些電極103、電極109、電極111、電極114或電極119之材料和方法形成。
本發明一實施方式，可提供一種具有良好電特性之半導體裝置。本發明一實施方式，可提供一種高產能之半導體裝置。本發明一實施方式，可提供一種高可靠度之半導體裝置。此外，本發明一實施方式，可提供一種具有低功率消耗之半導體裝置。
在此實施方式中，氧化物半導體被敘述作為 電晶體150之半導體層的實施例。然而，本發明一實施方式不限制於這些實施例，以及非晶半導體、微晶半導體、多晶半導體等等可被使用作為半導體層之實施例。例如，可使用非晶矽、微晶鍺、多晶矽等等。在其中電晶體150需要高場效果移動率之情況下例如，多晶矽等等可被使用作為電晶體150的半導體層。可替代地，可使用化合物半導體如碳化矽、砷化鎵或氮化物半導體、有機半導體等等。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式2)
在此實施方式中，半導體裝置1100具有不同於實施方式1所揭示之半導體裝置100等等之結構將參考圖式進行說明。在此實施方式中為了避免重覆敘述，那些在半導體裝置100等等中相似部分的敘述將被省略除了另有說明外。
<半導體裝置的結構實施例>
第11A圖為半導體裝置1100之上視圖。第11B圖為沿第11A圖中虛線A1-A2截取之剖視圖。第11C圖為沿第11A圖中虛線B1-B2截取之剖視圖。半導體裝置1100包括電晶體750、電晶體160和電容190。第11B圖為電晶體160在通道長度方向之剖視圖，及第11C圖為電晶體 160在通道寬度方向之剖視圖。
[電晶體750]
半導體裝置1100之電晶體750利用基材700被形成，以相似於在實施方式1所述之半導體裝置100的方式。在此實施方式中，其中p型單晶矽基材被使用作為基材700之實施例將被敘述。電晶體750為一種電晶體其中通道形成在基材700中。
[電晶體160]
電晶體160包括電極102、絕緣層107、電極109、 電極119、氧化物半導體層108(氧化物半導體層108a、氧化物半導體層108b、氧化物半導體層108c)、絕緣層110和電極111。第12A圖為第11B圖所繪示之電晶體160的放大圖。注意氧化物半導體層108a-108c中的至少一者可從氧化物半導體層108被省略，或另一層可被添加至氧化物半導體層108。例如，氧化物半導體層108a可被省略。第13A圖繪示這情況之實施例。
絕緣層106形成在絕緣層791上以便與電極102之部分接觸，及絕緣層107形成在絕緣層106上。開口135形成在絕緣層106之部分及絕緣層107之部分以便於與電極102重疊。絕緣層131被形成以覆蓋開口135。氧化物半導體層108a被形成為與絕緣層131重疊及位於絕緣層131上。電極109和電極119形成在絕緣層107上 以便與氧化物半導體層108a接觸。電極109電性連接至電極751通過提供在絕緣層107和106內之開口136。電極119電性連接至電極104通過提供在絕緣層107和106內之開口137。
氧化物半導體層108b被形成在電極109和119及氧化物半導體層108a上。氧化物半導體層108c被形成以覆蓋氧化物半導體層108b(參閱第11B和11C圖)。
電極111被形成在氧化物半導體層108c上，具有絕緣層110提供在之間。電極111重疊下面至少每個重疊：氧化物半導體層108b之部分、電極102之部分、電極109之部分及電極119之部分。
電極109和119可用作為源極電極和汲極電極。
電晶體160在此實施方式被敘述作為實施例之電晶體是一種使用氧化物半導體為其中形成通道之半導體層。電晶體160為一種頂閘極電晶體及也是一種也是一種交錯型電晶體。電晶體160包括背閘極電極。
相同於實施方式1所揭示之電晶體，電晶體160針對其面積具有相對較大的導通狀態電流。也就是說，依所需導通狀態電流被電晶體160佔據的面積可以是小的。本發明一實施方式，被電晶體佔據的面積可以減少。因此，可以提供具有高度整合之半導體裝置。
當閘極絕緣層是薄的時候，從閘極電極產生 之電場可以有效率傳送之半導體層，因此半導體裝置的電特性可以改善。使用薄的閘極絕緣層，然而，電性崩潰可被容易被引起在介於電極或接線之間的閘極絕緣層內，降低了半導體裝置的可靠度。
本發明一實施方式透過其中藉由去除絕緣層106之部分及其中與電極102重疊之絕緣層107之部分以形成開口135，形成絕緣層131以覆蓋開口135以及形成氧化物半導體層108在絕緣層131上，在電極102的電位變化，可有效地傳遞到氧化物半導體層108。此外，因為絕緣層106和絕緣層107被保留在開口135之外的區域，上述電性崩潰不太可能發生在接線之間。注意絕緣層131之厚度較佳地小於絕緣層106和絕緣層107之總厚度。本發明一實施方式，可提供具有良好電特性之半導體裝置。此外，可提供具有高可靠度之半導體裝置。
電晶體160只要包括電極102和111中的一個就可以被操作。因此，根據目的，其中一個電極102和111之形成可被省略，在這情況下半導體裝置的產能可以被提升。
氧化物半導體層108其中具有堆疊氧化物半導體層108a、氧化物半導體層108b和氧化物半導體層108c之結構。
注意即使因雜質或缺陷之陷阱狀態可形成在氧化物半導體層108a和絕緣層131之間的介面附近以及氧化物半導體層108c和絕緣層110之間的介面附近，氧 化物半導體層108b可被遠離陷阱狀態由於氧化物半導體層108a和氧化物半導體層108c的存在。
注意上面敘述是以三層結構為實施例。例如，沒有氧化物半導體層108a和氧化物半導體層108c中的一層之雙層結構可被採用。
如第11C圖所繪示，在電晶體160中在通道寬度方向中，電極111覆蓋氧化物半導體層108b。藉由以電極111覆蓋氧化物半導體層108b之側表面，形成其中氧化物半導體層108b藉由電極111之電場電性包圍的s-channel結構。
當氧化物半導體層108b如第12B圖所示增加其厚度及減少通道寬度時，藉由s-channel結構增加導通狀態電流及減少結狀態電流之效果可以提升。如第13B繪示，氧化物半導體層108a可被省略。
[電容190]
電容190包括電極109、絕緣層110和電極103。藉由電晶體750與電容190重疊，被半導體裝置1100所佔據的面積可被減少。因此，本發明一實施方式，可提供一種具有高度整合之半導體裝置。
接著，將敘述半導體裝置1100之其他組件。
絕緣層112和絕緣層113被形成以覆蓋電晶體160和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和113內之開口157電性連接至電極 119。
電極102和104利用如電極751之相同層來形成。電極102、104和751利用可承受接下來執行之熱處理步驟的導電材料來形成。在此實施方式中，電極102、104和751利用n型矽來形成。
電極104通過提供在絕緣層752內之開口連接至n型雜質區765。
絕緣層131可利用相似於那些絕緣層107的材料和方法來形成。
絕緣層107和絕緣層131較佳地利用含有比例高於在化學計量混合物的氧之絕緣層。
半導體裝置1100包括其中絕緣層106和絕緣層112接觸之區域。在第11B圖中，其中絕緣層106和絕緣層112接觸之區域繪示在圖式的兩端。此結構可以提升防止雜質從外部擴散至氧化物半導體層108之效果。此外，此結構可以提昇防止包含在氧化物半導體層108中的氧擴散至外部之效果。本發明實施方式，提供一種高可靠度之半導體裝置。
平坦的絕緣層可被提供在電極114和絕緣層113上。平坦的絕緣層可以利用具有熱電阻之有機材料形成，如聚酰亞胺、丙烯酸樹脂、苯並環丁烯類樹脂、聚酰胺或環氧樹脂。除了上述有機材料，也可以使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸鹽玻璃(PSG)、硼磷矽玻璃(BPSG)等等。平坦的絕緣層可藉 由堆疊複數個利用這些材料之絕緣薄膜來形成。
<製造半導體裝置之方法的實施例>
一種製造半導體裝置1100之方法將參考第14A-14D圖、第15A-15D圖、第16A-16D圖、第17A-17D圖、第18A-18C圖、第19A和19B圖以及第20A和20B圖進行說明。這些圖式對應於沿第11A圖中的虛線A1-A2截取的剖視圖。
首先，元件分離區域789藉由STI方法形成在基材700內。在此實施方式中，p型單晶矽被使用作為基材700。接著，電晶體750形成在除了元件分離區域789以外區域之部分。作為絕緣層752，藉由熱氧化形成氧化矽的方法被使用。作為電極751，藉由CVD形成n型多晶矽的方法被使用。電極102和電極104可以和電極751同時形成。注意在形成電極751、102和104之前，絕緣層752之部分被移除以形成開口757。作為側壁絕緣層756，藉由CVD形成氧氮化矽的方法被使用。
n型雜質區754和n型雜質區755可由如離子佈植方法的已知方法形成。n型雜質區765可以和n型雜質區755同時形成。
在形成電晶體750之後，含有氫之絕緣層790形成在電晶體750、電極102和電極104之上。在此實施方式中，由CVD方法形成之含有氫之氧氮化矽可被使用作為絕緣層790。在形成絕緣層790之後，用於添加氫至 絕緣層790之處理可被執行。用於添加氫之處理可由離子佈植設備、離子摻雜設備或電漿處理設備執行。
接著，絕緣層791形成在絕緣層790上。在此實施方式中，由CVD方法形成之氧氮化矽被使用作為絕緣層791。
接著，執行用於擴散包含在絕緣層790之氫至電晶體750以減少因在電晶體750中懸鍵等等之缺陷的熱處理。熱處理執行於溫度大於或等於300℃和小於或等於800℃，較佳地大於或等於400℃和小於或等於700℃。熱處理時間小於或等於24小時。熱處理超過24小時較不好因為產能將減少。藉由這熱處理，因在電晶體750中懸鍵等等之缺陷被減少，以及此外在氧化物半導體中的雜質氫可以被減少。
對於被使用於熱處理之熱處理設備沒有特別的限制，以及該設備可以設置有一個由熱輻射或熱傳導之用於加熱物體之裝置，如電阻式加熱元件。
接著，執行CMP處理以暴露電極751、102和104之表面。藉由CMP處理，不平整的表面可以減少，以及之後形成之絕緣層或導電層的覆蓋率可以增加(參閱第14A圖)。
注意熱處理可被執行於CMP處理之後。
接著，絕緣層106被形成以覆蓋絕緣層790、絕緣層791、電極751、電極102和電極104。絕緣層106較佳地具有厚度大於或等於10nm和小於或等於200nm， 進一步較佳地大於或等於10nm和小於或等於100nm。例如，作為絕緣層106，50nm厚之氧化鋁藉由濺鍍方法沉積。
接著，絕緣層106之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751、102和104之表面(參閱第14B圖)。
光阻遮罩可由微影方法、印刷方法、噴墨方法等等形成。藉由噴墨方法形成光阻遮罩是不需要光罩，製造成本可以減少。
絕緣層106可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻絕緣層106之後，光阻遮罩被去除。
注意熱處理可在形成絕緣層106之後被執行。
接著，形成絕緣層107。絕緣層107較佳地具有厚度大於或等於10nm和小於或等於200nm，進一步較佳地大於或等於10nm和小於或等於100nm。在此實施方式中，作為絕緣層107，使用100nm厚之含有比例高於在化學計量混合物的氧之氧氮化矽。絕緣層107可由CVD方法形成(參閱第14C圖)。
含有過量氧的絕緣層可被形成藉由執行用於添加氧至絕緣層之處理。用於添加氧之處理可較佳地藉由在氧氛圍下執行熱處理或用離子佈植設備、離子摻雜設備或電漿處理設備執行。作為添加氧之氣體，可使用16O2、 18O2等等之氧氣、氧化氮氣體、臭氧氣體等等。在此說明書中，用於添加氧之處理也稱為「氧摻雜處理」。
接著，絕緣層107之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751、電極102和電極104之表面(參閱第14D圖)。絕緣層107可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。
因此，與電極751重疊之開口136、與電極102重疊之開口135以及與電極104重疊之開口137被形成在絕緣層106和絕緣層107內。
注意絕緣層106和107可接續形成以覆蓋絕緣層790和791及電極751、102和104(參閱第19A圖)，接著，絕緣層106之部分和絕緣層107之部分可同時地被選擇性蝕刻以形成開口135、136和137(參閱第19B圖)。藉由在相同步驟蝕刻絕緣層106和107，製造步驟的數目可被減少。因此，半導體裝置的產能可以增加。在此情況下，根據蝕刻條件，絕緣層106之端部分與絕緣層107之端部分對齊。
接著，絕緣層131形成在絕緣層107上。絕緣層131較佳地具有厚度大於或等於10nm和小於或等於200nm，以及進一步較佳地大於或等於10nm和小於或等於100nm。在此實施方式中，作為絕緣層131，100nm厚之含有氧的比例高於在化學計量混合物之氧氮化矽被使用。絕緣層131可以由CVD方法形成(參閱第15A圖)。
接著，絕緣層131之部分利用光阻遮罩進行 選擇性地蝕刻以露出電極751和104之表面。開口135與電極102重疊以覆蓋絕緣層131(參閱第15B圖)。
光阻遮罩可由微影方法、印刷方法、噴墨方法等等形成。藉由噴墨方法形成光阻遮罩是不需要光罩，製造成本可以減少。
絕緣層131可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻絕緣層131之後，光阻遮罩被去除。
接著，用以形成氧化物半導體層108a之氧化物半導體層115a被形成以覆蓋絕緣層107和絕緣層131(參閱第15C圖)。
在此實施方式中，作為氧化物半導體層115a，20nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：3：2)之濺鍍方法沉積。注意適合氧化物半導體層115a的構成元素和組合物不限制於此。
氧摻雜處理可執行在形成氧化物半導體層115a之後。
接著，光阻遮罩形成在氧化物半導體層115a上，氧化物半導體層115a之部分利用光阻遮罩被選擇性蝕刻，因此形成氧化物半導體層108a。
氧化物半導體層115a可藉由乾式蝕刻方法和濕式蝕刻方法中的一個和兩個被蝕刻。蝕刻之後，光阻遮罩被去除(參閱第15D圖)。氧化物半導體層108a被形成為與絕緣層131重疊。
注意在第15A圖之步驟後，第15B圖之步驟可被省略。第20A圖之剖視圖相應於第15C圖，其中第15B圖之步驟被省略。接著，在相似於第15D圖的方式，氧化物半導體層115a被蝕刻。此時，絕緣層131也被蝕刻。因此，根據蝕刻條件，氧化物半導體層108a之端部分與絕緣層131之端部分對齊(第20B圖)。
接著，用以形成電極109及電極119之導電層127形成在絕緣層107、絕緣層131和氧化物半導體層108a上(參閱第16A圖)。在此實施方式中，作為導電層127，藉由濺鍍方法沉積100nm厚的鎢。
接著，導電層127之部分利用光阻遮罩被選擇性的蝕刻，因此形成電極109和電極119(包括利用相同導電層形成之其它電極和接線)(參閱第16B圖)。導電層127之蝕刻可藉由乾式蝕刻方法、濕式蝕刻方法或兩個方法而被蝕刻。
注意當具有短通道長度之電晶體被形成時，電極109和119可以以其中光阻遮罩由適合細線加工的方法如電子束曝光、EUV曝光或液態浸漬曝光及後續蝕刻被執行。注意藉由使用正光阻用於光阻遮罩，曝光區域可被減少以及產能可因此改善。以這種方式，可以形成具有通道長度為30nm或更少之電晶體。
當電極109和119(包括利用相同導電層形成之電極和接線)各具有錐形端部分時，覆蓋在電極109和119側表面的層之覆蓋率可以改善。具體地，邊緣具有錐 狀角度θ為80°或更少，較佳地為60°或更少，近一步較佳地為45°或更少。注意「錐狀角度」指的是由具有錐形之層的側表面和底表面形成之傾斜角，其中錐形為當層從剖視方向看的時候(即，平面垂直於基材的表面)。錐狀角度小於90°稱為正錐形角度及錐狀角度大於90°稱為反錐形角度(參閱第6B圖)。
當各個電極109和119的剖面(包括利用相同導電層形成之其它電極和接線)具有包括複數個階梯之階梯形，覆蓋在電極109和119的層之覆蓋率可以改善。上面敘述不限制於電極109和電極119，及藉由提供每個層之每個端部分為正錐形或階梯形，可以防止形成以覆蓋端部分的層被切換(斷開)的現象，因此覆蓋率變得良好。
接著，用以形成氧化物半導體層108b之氧化物半導體層115b形成在絕緣層107、電極109和電極119上。
在此實施方式中，作為氧化物半導體層115b，30nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：1：1)之濺鍍方法形成(參閱第16C圖)。注意適合氧化物半導體層115a及氧化物半導體層115b的構成元素和組合物不限制於此。
氧摻雜處理可執行在形成氧化物半導體層115b之後。
接著，光阻遮罩形成在氧化物半導體層115b上，及氧化物半導體層115b之部分利用光阻遮罩被選擇 性蝕刻，因此形成氧化物半導體層108b。
氧化物半導體層115b可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除。在此方式中，可形成具有凸出物之絕緣層107(參閱第16D圖)。
接著，熱處理較佳地被執行以減少如包含在氧化物半導體層108a和108b之水氣和氫的雜質，以及純化氧化物半導體層108a和108b。
例如，氧化物半導體層108a和氧化物半導體層108b在減壓氛圍、氮之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍執行熱處理。
藉由熱處理，除了釋放雜質，包含在絕緣層107和/或絕緣層131之氧發生擴散到氧化物半導體層108a和108b以減少氧化物半導體層108a和108b中的氧空缺。注意熱處理可被執行以這樣的方式其中熱處理被執行在注入氣體氛圍，以及另一熱處理接著被執行在含有氧化氣體在10ppm或更多、1%或更多或10%或更多之氛圍。熱處理可被執行在形成氧化物半導體層115a和115b之後的任何時間。
熱處理被執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間為小於或等於24小時。熱處理超過24小時較不適合因為產能減少。
在此實施方式中，後續熱處理被執行在450 ℃、氮氣氛圍1小時，熱處理被執行在450℃、氧氣氛圍1小時。
接著，形成用於形成氧化物半導體層108c之氧化物半導體層115c。在此實施方式中，作為氧化物半導體層115c，5nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：3：2)之濺鍍方法形成(參閱第17A圖)。注意適合氧化物半導體層115c的構成元素和組合物不限制於此。
其後，氧化物半導體層115c之部分利用光阻遮罩被選擇性的蝕刻，因此形成氧化物半導體層108c(參閱第17B圖)。
氧化物半導體層115c可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除。
接著，形成用於形成絕緣層110之絕緣層120。在此實施方式中，作為絕緣層120，20nm厚之氧氮化矽藉由電漿CVD法沉積(參閱第17C圖)。
其後，用於形成電極103和111之導電層121被形成在絕緣層120上。在此實施方式中，導電層121藉由濺鍍方法沉積30nm厚之氮化鉭和135nm厚之鎢形成(參閱第17C圖)。
接著，導電層121之部分利用光阻遮罩被選擇性的蝕刻，因此形成電極103和電極111(包括利用相同導電層之其它電極和接線)。導電層之蝕刻較佳地執行乾 式蝕刻方法、濕式蝕刻方法或兩者。之後，光阻遮罩被去除。
接著，絕緣層120之部分利用電極103和電極111作為遮罩被蝕刻，因此形成絕緣層110。絕緣層120之蝕刻可被執行與用於蝕刻導電層121之未被去除的光阻遮罩。此外，導電層121之蝕刻和絕緣層120之蝕刻可被執行在相同蝕刻步驟(參閱第17D圖)。
利用此方式，形成電晶體750、電晶體160和電容190。
接著，形成絕緣層112。在此實施方式中，形成70nm厚之氧化鋁作為絕緣層112。在形成絕緣層112之後，氧摻雜可被執行。
接著，絕緣層113形成在絕緣層112上(參閱第18A圖)。在此實施方式中，形成300nm厚之氧氮化矽作為絕緣層113。在形成絕緣層113之後，氧摻雜處理可被執行。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。熱處理較佳地不超過24小時因為產能將減少。
接著，絕緣層112之部分和絕緣層113之部分利用光阻遮罩被選擇性蝕刻以形成開口157(參閱第18B 圖)。
接著，形成用以形成電極114之導電層。在此實施方式，藉由濺鍍方法以此順序形成包括50nm厚的鈦層、200nm厚的鋁層和50nm厚的鈦層之具有三層結構的導電層。接著，導電層之部分和利用形成在導電層上的光阻遮罩被選擇性蝕刻，因此形成電極114(參閱第18C圖)。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。超過24小時之熱處理較不適合因為這樣將減少產能。
透過上面敘述之程序，半導體裝置1100可被製造出。
<半導體裝置的變化>
第21A-21C圖、第22A-22C圖和第23A-23C圖繪示半導體裝置1100的各種變化。
繪示在第21A圖中的半導體裝置1110中，絕緣層110之部分在形成電極103和111後可被留下而未被蝕刻。在這情況下，在形成電極103和111之後的絕緣層110之部分的蝕刻步驟可被忽略，增加了半導體裝置的產能。
繪示在第21B圖中的半導體裝置1120中，絕緣層110之部分和氧化物半導體層108c之部分利用電極103和電極111作為遮罩被選擇性的蝕刻。在此情況下，選擇性蝕刻絕緣層110和氧化物半導體層108c可和用以形成電極103和111之相同程序被執行；因此，在形成絕緣層110之前的形成氧化物半導體層108c步驟可被忽略，以增加半導體裝置的產能。
在半導體裝置1120中，氧化物半導體層108c之部分以及絕緣層110之部分形成在電極103和電極109之間之電容190中。藉由利用絕緣層110和氧化物半導體層108c作為電容190之介電層，介於電極103和電極109之間的距離可以增加，其增加電容190之耐電壓。此外，介於電極103和電極109之間的漏電流可以減少。因此，半導體裝置的可靠度可以增加。此外，半導體裝置的功率消耗可以減少。
繪示在第21C圖中的半導體裝置1130中，在氧化物半導體層108c和絕緣層110依次地形成後，絕緣層110之部分和氧化物半導體層108c之部分利用光阻遮罩被選擇性的去除，接著形成電極103和111。
繪示在第22A圖中的半導體裝置1140中，其能夠省略絕緣層110和氧化物半導體層108c的蝕刻。
繪示在第22B圖中的半導體裝置1150中，在電極102上之絕緣層106可被留下而沒被去除。此結構可提升防止雜質從外部擴散至氧化物半導體層108的效果。 此外，此結構可提升防止包含在氧化物半導體層108的氧擴散至外部的效果。
繪示在第22C圖中的半導體裝置1160中，絕緣層106形成在絕緣層790上，及其可以用作為電極102之電極118被提供在絕緣層106上。因為絕緣層106形成在半導體裝置1160中的絕緣層790上，電極102無法和電極751和104形成於同時。出於這個原因，可以用作為電極102之電極118形成在絕緣層106上。然而，藉由提供絕緣層106在電極118之下，電極118藉由絕緣層106之厚度可被定位靠近氧化物半導體層108；因此，電極118作為閘極電極或背閘極電極之效果可以提升。電極118可利用相似於那些電極103、電極109、電極111、電極114或電極119之材料和方法形成。
此外，可以採用繪示於第23A-23C圖之半導體裝置1170的結構。第23A圖為半導體裝置1170的上視圖。第23B圖為沿第23A圖中的虛線A3-A4截取之剖視圖。第23C圖為沿第23A圖中的虛線B3-B4截取之剖視圖。
作為半導體裝置1170，依次形成絕緣層131和氧化物半導體層115a及接著選擇性蝕刻在相同蝕刻步驟。此外，氧化物半導體層115c、絕緣層120和導電層121依次形成且接著選擇性蝕刻在相同蝕刻步驟。藉由在相同步驟蝕刻複數層，半導體裝置的製造步驟的次數可以減少。此外，減少半導體裝置的製造步驟的次數可以減少 半導體裝置的製造成本。
本發明一實施方式，提供一種具有良好電特性的半導體裝置。本發明一實施方式，提供一種具有高產能之半導體裝置。此外，本發明一實施方式，提供一種具有高可靠度之半導體裝置。此外，本發明一實施方式，提供一種具有低功率消耗之半導體裝置。
在此實施方式中，氧化物半導體被敘述作為電晶體160之半導體層之實施例。然而，本發明一實施方式不限制於這些實施例，以及非晶半導體、微晶半導體、多晶半導體等等可被使用作為半導體層之實施例。例如，可使用非晶矽、微晶鍺、多晶矽等等。在其中電晶體160需要高場效果移動率之情況下例如，多晶矽等等可被使用作為電晶體160的半導體層。可替代地，可使用化合物半導體如碳化矽、砷化鎵或氮化物半導體、有機半導體等等。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式3)
在此實施方式中，半導體裝置1200具有不同於揭露在上述實施方式之半導體裝置100、半導體裝置1100等等之結構將參考圖式進行說明。在此實施方式中為了避免重覆敘述，那些在半導體裝置100、半導體裝置1100等等中相似部分的敘述將被省略除了另有說明外。對於那些 在半導體裝置100、半導體裝置1100等等之相同部分，可在其它實施方式中被提及。
<半導體裝置的結構實施例>
第24A圖為半導體裝置1200之上視圖。第24B圖為沿第24A圖中虛線A1-A2截取之剖視圖。第24C圖為沿第24A圖中虛線B1-B2截取之剖視圖。半導體裝置1200包括電晶體750、電晶體170和電容190。第24B圖為電晶體170在通道長度方向之剖視圖，及第24C圖為電晶體170在通道寬度方向之剖視圖。
[電晶體750]
半導體裝置1200之電晶體750利用基材700被形成，以相似於在上述實施方式所述之半導體裝置100的方式。
在此實施方式中，其中p型單晶矽基材被使用作為基材700之實施例將被敘述。電晶體750為一種電晶體其中通道形成在基材700中。
電晶體750由元件分離區域789分離形成在基材700上的其它電晶體。絕緣層790和絕緣層791形成環繞電極751及側壁絕緣層756。
[電晶體170]
電晶體170包括電極102、絕緣層107、電極109、 電極119、氧化物半導體層108(氧化物半導體層108a、氧化物半導體層108b和氧化物半導體層108c)、絕緣層110和電極111。第25A圖為第24B圖繪示之電晶體170的放大圖。注意至少一氧化物半導體層108a-108c可從氧化物半導體層108被省略，或其它層可被添加至氧化物半導體層108。
絕緣層106形成在絕緣層791上使其與電極102之部分接觸，及絕緣層107形成在絕緣層106上。絕緣層107之部分與電極102之部分接觸。氧化物半導體層108a形成在絕緣層107上，電極109及電極119形成在氧化物半導體層108a上。絕緣層107具有凸出物，以及氧化物半導體層108a形成在凸出物上(參閱第24B和24C圖)。
電極109通過提供在氧化物半導體層108a、絕緣層107和絕緣層106內之開口電性連接至電極751。電極119通過提供在氧化物半導體層108a、絕緣層107和絕緣層106內之開口電性連接至電極104。
氧化物半導體層108b形成在電極109和電極119上使其與氧化物半導體層108a之部分接觸。氧化物半導體層108c被形成以覆蓋氧化物半導體層108b。
電極111形成在氧化物半導體層108c上，具有絕緣層110提供在它們之間。電極111重疊至少下述各個：氧化物半導體層108b之部分、電極102之部分、電極109之部分及電極119之部分。
電極109和119可以用作源極電極和汲極電極。
電晶體170敘述作為本實施方式之實施例為電晶體其使用氧化物半導體為其中通道被形成之半導體層。電晶體170為一種頂閘極電晶體也是一種交錯型電晶體。電晶體170包括背閘極電極。
因此，電晶體170在其面積中具有相對較大的導通狀態電流。也就是說，由電晶體170佔據的面積於所需導通狀態電流時可以是小的。本發明一實施方式中，電晶體佔據的面積可以減少。因此，具有高度整合之半導體裝置可被提供。
包括背閘極電極之電晶體170具有在+GBT壓力測試前和後之間較小臨限電壓改變，其中負電荷被施加至閘極。
注意電晶體170只要包括電極102和111任一個即可被操作。因此，根據目的，電極102和111任一個可被省略，在這種情況下，可提高半導體裝置之產能。
本發明一實施方式，提供一種具有較小電特性變化之電晶體。因此，提供一種具有較小電特性變化之半導體裝置。本發明一實施方式，提供一種具有高可靠度之電晶體。因此，提供一種具有高可靠度之半導體裝置。
氧化物半導體具有能隙為2eV或更多；因此，包括氧化物半導體在其中形成通道之半導體層中的電晶體具有極小的截止狀態電流。具體地，室溫下通道寬度 的每微米之截止狀態電流可以小於1×10-20A、小於1×10-22A或小於1×10-24A。也就是，電晶體之開/關比可以大於或等於數字20和小於或等於數字150。
本發明一實施方式，提供一種具有低功率消耗之電晶體。因此，提供一種具有低功率消耗之半導體裝置。
注意上述三層結構為實施例。例如，一種雙層結構沒有使用在氧化物半導體層108a和108c中的一個可以被採用。
如第24C圖繪示，在電晶體170中之通道寬度方向中，電極111覆蓋氧化物半導體層108b。藉由具有凸出物之絕緣層107的存在，氧化物半導體層108b之側表面可以覆蓋有電極111。也就是，形成其中氧化物半導體層108b被電極111之電場電性包圍之s-channel結構。
當絕緣層107之凸出物增加其高度時，氧化物半導體層108a之側表面覆蓋有電極111，及通道寬度被短路如第25B圖所繪示，s-channel結構之用以增加導通狀態電流及減少截止狀態電流的效果可以被提升。被暴露之氧化物半導體層108a之部分在蝕刻氧化物半導體層115b(氧化物半導體層108b之形成)可被去除。在這情況下，如第25C圖所繪示，氧化物半導體層108a之側表面可與氧化物半導體層108b之側表面對齊。
[電容190]
電容190包括電極109、絕緣層110和電極103。藉由電晶體750與電容190重疊，由半導體裝置1200佔據的面積可被減少。因此，本發明一實施方式，提供一種具有高度整合之半導體裝置。
接著，半導體裝置1200之其它組件將被敘述。
絕緣層112和絕緣層113被形成用以覆蓋電晶體170和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和113內之開口138電性連接至電極119。
電極102和104可以使用如電極751之相同層形成。電極102、104和751為使用可承受接下來步驟之熱處理之導電材料形成。在這實施方式中，電極102、104和751為使用p型矽形成。
電極104是通過在絕緣層752中的開口連接到n型雜質區765。
絕緣層107較佳地利用含有比例高於在化學計量混合物的氧之絕緣層。
半導體裝置1200包括其中絕緣層106和絕緣層112接觸之區域。在第24B圖中，其中絕緣層106和絕緣層112接觸之區域繪示在圖式的兩端。第24C圖繪示其中絕緣層106和絕緣層112接觸之區域繪示在圖式的一端。此結構可以提升防止雜質從外部擴散至氧化物半導體 層108之效果。此外，此結構可以提昇防止包含在氧化物半導體層108中的氧擴散至外部之效果。本發明實施方式，提供一種高可靠度之半導體裝置。
平坦的絕緣層可被提供在電極114和絕緣層113上。平坦的絕緣層可以利用具有熱電阻之有機材料形成，如聚酰亞胺、丙烯酸樹脂、苯並環丁烯類樹脂、聚酰胺或環氧樹脂。除了上述有機材料，也可以使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸鹽玻璃(PSG)、硼磷矽玻璃(BPSG)等等。平坦的絕緣層可藉由堆疊複數個利用這些材料之絕緣薄膜來形成。
<製造半導體裝置之方法的實施例>
一種製造半導體裝置1200之方法將參考第26A-26D圖、第27A-27D圖、第28A-28D圖、第29A-29C圖、第30A和30B圖以及第31A-31D圖進行說明。注意第26A-26D圖、第27A-27D圖、第28A-28D圖、第29A-29C圖以及第30A和30B圖對應於沿第24A圖中的虛線A1-A2截取的剖視圖。第31A-31D圖對應於沿第24A圖中的虛線B1-B2截取的剖視圖。
首先，元件分離區域789藉由STI方法形成在基材700內。在此實施方式中，p型單晶矽被使用作為基材700。接著，電晶體750形成在除了元件分離區域789以外區域之部分。作為絕緣層752，藉由熱氧化形成氧化矽的方法被使用。作為電極751，藉由CVD形成n 型多晶矽的方法被使用。電極102和電極104可以和電極751同時形成。注意在形成電極751、102和104之前，絕緣層752之部分被移除以形成開口757。作為側壁絕緣層756，藉由CVD形成氧氮化矽的方法被使用。
n型雜質區754和n型雜質區755可由如離子佈植方法的已知方法形成。n型雜質區765可以和n型雜質區755同時形成。
在形成電晶體750之後，含有氫之絕緣層790形成在電晶體750、電極102和電極104之上。在此實施方式中，由CVD方法形成之含有氫之氧氮化矽可被使用作為絕緣層790。在形成絕緣層790之後，用於添加氫至絕緣層790之處理可被執行。用於添加氫之處理可由離子佈植設備、離子摻雜設備或電漿處理設備執行。
接著，絕緣層791形成在絕緣層790上。在此實施方式中，由CVD方法形成之氧氮化矽被使用作為絕緣層791。
接著，執行用於擴散包含在絕緣層790之氫至電晶體750以減少因在電晶體750中懸鍵等等之缺陷的熱處理。熱處理執行於溫度大於或等於300℃和小於或等於800℃，較佳地大於或等於400℃和小於或等於700℃。熱處理時間小於或等於24小時。熱處理超過24小時較不好因為產能將減少。藉由這熱處理，因在電晶體750中懸鍵等等之缺陷被減少，以及此外在氧化物半導體中的雜質氫可以被減少。
對於被使用於熱處理之熱處理設備沒有特別的限制，以及該設備可以設置有一個由熱輻射或熱傳導之用於加熱物體之裝置，如電阻式加熱元件。
接著，執行CMP處理以暴露電極751、102和104之表面。藉由CMP處理，不平整的表面可以減少，以及之後形成之絕緣層或導電層的覆蓋率可以增加(參閱第26A圖)。
注意熱處理可被執行於CMP處理之後。
接著，絕緣層106被形成以覆蓋絕緣層790、絕緣層791、電極751、電極102和電極104。絕緣層106較佳地具有厚度大於或等於10nm和小於或等於200nm，進一步較佳地大於或等於10nm和小於或等於100nm。例如，作為絕緣層106，50nm厚之氧化鋁藉由濺鍍方法沉積。
接著，絕緣層106之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751、102和104之表面(參閱第26B圖)。
光阻遮罩可由微影方法、印刷方法、噴墨方法等等形成。藉由噴墨方法形成光阻遮罩是不需要光罩；因此，製造成本可以減少。
絕緣層106可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻絕緣層106之後，光阻遮罩被去除。
注意熱處理可在形成絕緣層106之後被執 行。
接著，形成絕緣層107。絕緣層107較佳地具有厚度大於或等於10nm和小於或等於200nm，進一步較佳地大於或等於10nm和小於或等於100nm。在此實施方式中，作為絕緣層107，使用100nm厚之含有比例高於在化學計量混合物的氧之氧氮化矽。絕緣層107可由CVD方法形成(參閱第26C圖)。
含有過量氧的絕緣層可被形成藉由執行用於添加氧至絕緣層之處理。用於添加氧之處理可較佳地藉由在氧氛圍下執行熱處理或用離子佈植設備、離子摻雜設備或電漿處理設備執行。作為添加氧之氣體，可使用16O2、18O2等等之氧氣、氧化氮氣體、臭氧氣體等等。在此說明書中，用於添加氧之處理也稱為「氧摻雜處理」。
接著，絕緣層107之部分利用光阻遮罩進行選擇性地蝕刻以露出電極751和電極104之表面。在這種方式中，可形成開口136和137(參閱第26D圖和第31A圖)。絕緣層107可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。
接著，用以形成氧化物半導體層108a之氧化物半導體層115a形成在絕緣層107上。
在此實施方式中，作為氧化物半導體層115a，20nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2)靶材之濺鍍方法沉積(參閱第27A圖和第31B圖)。
接著，光阻遮罩形成在氧化物半導體層115a上，氧化物半導體層115a之部分利用光阻遮罩被選擇性蝕刻，因此形成氧化物半導體層108a。此外，絕緣層107在暴露的區域藉由氧化物半導體層115a的蝕刻被輕微地蝕刻，因此在那個區域之絕緣層107被減少厚度。在那個區域的蝕刻深度較佳地大於或等於20%和小於或等於50%絕緣層107之原本厚度。
氧化物半導體層115a可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除(參閱第27B圖和第31C圖)。
接著，形成用以形成電極109和電極119之導電層127在氧化物半導體層108a上(參閱第27C圖)。在此實施方式中，作為導電層127，100nm厚的鎢藉由濺鍍方法沉積。
接著，導電層127之部分利用光阻遮罩被選擇性的蝕刻，因此形成電極109和電極119(包括利用相同導電層形成之其它電極和接線)(參閱第27D圖)。導電層127之蝕刻較佳地執行乾式蝕刻方法、濕式蝕刻方法或兩者。
當電極109和119(包括利用相同導電層形成之電極和接線)各具有錐形端部分時，覆蓋在電極109側表面的層之覆蓋率可以改善。具體地，邊緣具有錐狀角度θ為80°或更少，較佳地為60°或更少，近一步較佳地為45°或更少。注意「錐狀角度」指的是由具有錐形之層的 側表面和底表面形成之傾斜角，其中錐形為當層從剖視方向看的時候(即，平面垂直於基材的表面)。錐狀角度小於90°稱為正錐形角度及錐狀角度大於90°稱為反錐形角度(參閱第27D圖)。
當各個電極109和119的剖面(包括利用相同導電層形成之其它電極和接線)具有包括複數個階梯之階梯形，覆蓋在電極109和119的層之覆蓋率可以改善。上面敘述不限制於電極109和電極119，及藉由提供每個層之每個端部分為正錐形或階梯形，可以防止形成以覆蓋端部分的層被切換(斷開)的現象，因此覆蓋率變得良好。
接著，用以形成氧化物半導體層108b之氧化物半導體層115b形成在氧化物半導體層108a、電極109和電極119上。
在此實施方式中，作為氧化物半導體層115b，30nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：1：1)之濺鍍方法形成(參閱第28A圖)。注意適合氧化物半導體層115b的構成元素和組合物不限制於此。
氧摻雜處理可執行在形成氧化物半導體層115b之後。
接著，光阻遮罩形成在氧化物半導體層115b上，及氧化物半導體層115b之部分利用光阻遮罩被選擇性蝕刻，因此形成氧化物半導體層108b。
氧化物半導體層115b可藉由乾式蝕刻方法和 濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除(參閱第28B圖和第31D圖)。
接著，熱處理較佳地被執行以減少如包含在氧化物半導體層108a和108b之水氣和氫的雜質，以及純化氧化物半導體層108a和108b。
藉由熱處理，除了釋放雜質，包含在絕緣層107之氧發生擴散到氧化物半導體層108a和108b以減少氧化物半導體層108a和108b中的氧空缺。注意熱處理可被執行以這樣的方式其中熱處理被執行在注入氣體氛圍，以及另一熱處理接著被執行在含有氧化氣體在10ppm或更多、1%或更多或10%或更多之氛圍。熱處理可被執行在形成氧化物半導體層115b之後的任何時間。例如，熱處理可被執行在蝕刻氧化物半導體層115b之前。
熱處理被執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間為小於或等於24小時。熱處理超過24小時較不適合因為產能減少。
在此實施方式中，後續熱處理被執行在450℃、氮氣氛圍1小時，熱處理被執行在450℃、氧氣氛圍1小時。
接著，形成用於形成氧化物半導體層108c之氧化物半導體層115c。在此實施方式中，作為氧化物半導體層115c，5nm厚之In-Ga-Zn氧化物藉由利用In-Ga-Zn氧化物靶材(In：Ga：Zn=1：3：2)之濺鍍方法形成(參 閱第28C圖)。注意適合氧化物半導體層115c的構成元素和組合物不限制於此。
其後，氧化物半導體層115c之部分利用光阻遮罩被選擇性的蝕刻，因此形成氧化物半導體層108c(參閱第28B圖)。
氧化物半導體層115c可藉由乾式蝕刻方法和濕式蝕刻方法中的一個或兩個被蝕刻。蝕刻之後，光阻遮罩被去除。
接著，形成用於形成絕緣層110之絕緣層120。在此實施方式中，作為絕緣層120，20nm厚之氧氮化矽藉由電漿CVD法沉積。
其後，用於形成電極103和111之導電層121被形成在絕緣層120上。在此實施方式中，導電層121藉由濺鍍方法沉積30nm厚之氮化鉭和135nm厚之鎢形成(參閱第29A圖)。
接著，導電層121之部分利用光阻遮罩被選擇性的蝕刻，因此形成電極103和電極111(包括利用相同導電層之其它電極和接線)。導電層之蝕刻較佳地執行乾式蝕刻方法、濕式蝕刻方法或兩者。之後，光阻遮罩被去除。
接著，絕緣層120之部分利用電極103和電極111作為遮罩被蝕刻，因此形成絕緣層110。絕緣層120之蝕刻可被執行與用於蝕刻導電層121之未被去除的光阻遮罩。此外，導電層121之蝕刻和絕緣層120之蝕刻 可被執行在相同蝕刻步驟(參閱第29B圖)。
利用此方式，形成電晶體750、電晶體170和電容190。
接著，形成絕緣層112。在此實施方式中，形成70nm厚之氧化鋁作為絕緣層112。在形成絕緣層112之後，氧摻雜可被執行。
接著，絕緣層113形成在絕緣層112上(參閱第29C圖)。在此實施方式中，形成300nm厚之氧氮化矽作為絕緣層113。在形成絕緣層113之後，氧摻雜處理可被執行。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。熱處理較佳地不超過24小時因為產能將減少。
接著，絕緣層112之部分和絕緣層113之部分利用光阻遮罩被選擇性蝕刻以形成開口138(參閱第30A圖)。
接著，形成用以形成電極114之導電層。在此實施方式，藉由濺鍍方法以此順序形成包括50nm厚的鈦層、200nm厚的鋁層和50nm厚的鈦層之具有三層結構的導電層。接著，導電層之部分和利用形成在導電層上的光阻遮罩被選擇性蝕刻，因此形成電極114(參閱第30B 圖)。
接著，熱處理可執行在在減壓氛圍、氮氣之注入氣體、稀有氣體等等、氧化氣體氛圍或超乾燥空氣氛圍。熱處理執行在溫度大於或等於250℃和小於或等於650℃，較佳地大於或等於300℃和小於或等於500℃。處理時間小於或等於24小時。超過24小時之熱處理較不適合因為這樣將減少產能。
透過上面敘述之程序，半導體裝置1200可被製造出。
<半導體裝置的變化>
第32A-32C圖和第33A-33C圖繪示半導體裝置1200的各種變化。
繪示在第32A圖中的半導體裝置1210中，絕緣層110之部分在形成電極103和111後可被留下而未被蝕刻。在這情況下，在形成電極103和111之後的絕緣層110之部分的蝕刻步驟可被忽略，增加了半導體裝置的產能。
繪示在第32B圖中的半導體裝置1220中，絕緣層110之部分和氧化物半導體層108c之部分利用電極103和電極111作為遮罩被選擇性的蝕刻。在此情況下，選擇性蝕刻絕緣層110和氧化物半導體層108c可和用以形成電極103和111之相同程序被執行；因此，在形成絕緣層110之前的形成氧化物半導體層108c步驟可被忽 略，以增加半導體裝置的產能。
在半導體裝置1220中，氧化物半導體層108c之部分以及絕緣層110之部分形成在電極103和電極109之間之電容190中。藉由利用絕緣層110和氧化物半導體層108c作為電容190之介電層，介於電極103和電極109之間的距離可以增加，其增加電容190之耐電壓。此外，介於電極103和電極109之間的漏電流可以減少。因此，半導體裝置的可靠度可以增加。此外，半導體裝置的功率消耗可以減少。
繪示在第32C圖中的半導體裝置1230中，在氧化物半導體層108c和絕緣層110依次地形成後，絕緣層110之部分和氧化物半導體層108c之部分利用光阻遮罩被選擇性的去除，接著形成電極103和111。
繪示在第33A圖中的半導體裝置1240中，其能夠省略絕緣層110和氧化物半導體層108c的蝕刻。
繪示在第33B圖中的半導體裝置1250中，在電極102上之絕緣層106可被留下而沒被去除。此結構可提升防止雜質從外部擴散至氧化物半導體層108的效果。此外，此結構可提升防止包含在氧化物半導體層108的氧擴散至外部的效果。
繪示在第33C圖中的半導體裝置1260中，絕緣層106形成在絕緣層790上，及其可以用作為電極102之電極118被提供在絕緣層106上。因為絕緣層106形成在半導體裝置1260中的絕緣層790上，電極102無法和 電極751和104形成於同時。出於這個原因，可以用作為電極102之電極118形成在絕緣層106上。然而，藉由提供絕緣層106在電極118之下，電極118藉由絕緣層106之厚度可被定位靠近氧化物半導體層108；因此，電極118作為閘極電極或背閘極電極之效果可以提升。電極118可利用相似於那些電極103、電極109、電極111、電極114或電極119之材料和方法形成。
在其中在電極102上之絕緣層106被留下而未被去除的情況下，絕緣層107和氧化物半導體層115a可在相同步驟被蝕刻。具體地，絕緣層106先被選擇性地蝕刻，接著依次形成絕緣層107和氧化物半導體層115a(參閱第34A圖)。接著，光阻遮罩形成在氧化物半導體層115a和絕緣層107上，以及氧化物半導體層115a在相同步驟被選擇性蝕刻，以形成開口136和開口137(參閱第34B圖)。
藉由蝕刻絕緣層107和氧化物半導體層115a在相同步驟，用於製造半導體裝置的步驟的數目可以減少。因此，半導體裝置的產能可被增加。
第35A圖為用上面敘述方式製造的半導體裝置1270的上視圖。第35B圖為沿第35A圖中虛線F1-F2截取的剖視圖。第35C圖為沿第35A圖中虛線G1-G2截取的剖視圖。
本發明一實施方式，可提供一種具有良好電特性之半導體裝置。本發明一實施方式，可提供一種高產 能之半導體裝置。本發明一實施方式，可提供一種高可靠度之半導體裝置。此外，本發明一實施方式，可提供一種具有低功率消耗之半導體裝置。
在此實施方式中，氧化物半導體被敘述作為電晶體170之半導體層的實施例。然而，本發明一實施方式不限制於這些實施例，以及非晶半導體、微晶半導體、多晶半導體等等可被使用作為半導體層之實施例。例如，可使用非晶矽、微晶鍺、多晶矽等等。在其中電晶體170需要高場效果移動率之情況下例如，多晶矽等等可被使用作為電晶體170的半導體層。可替代地，可使用化合物半導體如碳化矽、砷化鎵或氮化物半導體、有機半導體等等。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式4)
在此實施方式中，利用揭露於上述實施方式之可作為即使未供電仍可儲存資料且具有幾乎無限次數的寫入週期之記憶裝置500(記憶裝置)之半導體裝置，將參考圖式進行說明。
第36A圖為使用半導體裝置100之記憶裝置500的剖視圖。第36B圖為記憶裝置500之電路圖。第37A圖為使用半導體裝置1100之記憶裝置1500的剖視圖。第37B圖為記憶裝置500之電路圖。第38A圖為使 用半導體裝置1200之記憶裝置1600的剖視圖。第38B圖為記憶裝置1600之電路圖。
在記憶裝置500、1500和1600中，絕緣層116被形成作為在絕緣層113和電極114上之平面的絕緣層。在此實施方式中，聚酰亞胺被使用作為絕緣層116。電極117形成在絕緣層116上且與電極114透過形成在絕緣層116內之開口電性連接。
電極751電性連接至電極109。電晶體750中一個n型雜質區755電性連接之接線3001，其它的電性連接至接線3002(未繪示於第36A、37A和38A圖)。此外，電極119電性連接至接線3003，電極103電性連接至接線3005，及電極111和電極102電性連接至接線3004(未繪示於第36A、37A和38A圖)。
注意電晶體750之包括通道形成區之半導體層的材料及電晶體150之包括通道形成區之半導體層的材料較佳地為具有不同能隙之材料。例如，在其中氧化物半導體被使用在電晶體150之包括通道形成區之半導體層的情況下，不同於氧化物半導體之半導體材料較佳地使用在電晶體750之包括通道形成區之半導體層。
電晶體包括不同於氧化物半導體之半導體材料，如結晶矽，比包括氧化物半導體之電晶體可操作在高速。藉由使用這個電晶體作為讀取電晶體，資料可被高速讀取。電晶體包括氧化物半導體能夠使電荷被保持一段時間，由於它的電特性，即，低截止狀態電流。
儘管上述兩個電晶體在下面敘述為n型通道電晶體，其不需要說它們可能是p型通道電晶體。注意除非另有指明，半導體裝置的具體結構，如使用於半導體裝置的材料和半導體裝置的結構，不限制於這裡所敘述的。
電晶體150、160和170為各自是使用的氧化物半導體於其中形成通道之半導體層。因為電晶體150、160和170之截止狀態電流較低，儲存的資料可被保留一段時間。換句話說，可提供其中刷新操作為非必要的或刷新操作的頻率非常低的半導體記憶裝置。因此，功率消耗可被顯著地減少。儲存的資料可被保留一段時間即時沒有提供功率(注意電位較佳地被固定)。
電晶體150和電容190可形成在如第36A圖所繪示之其中形成電晶體750之基材上，其導致高度整合之半導體裝置。
在第36B圖中，接線3001電性連接至電晶體750的源極電極。接線3002電性連接至電晶體750的汲極電極。接線3003電性連接至電晶體150的源極電極和汲極電極中的一者。接線3004電性連接至電晶體150的閘極電極。電晶體750之閘極電極、電晶體150之源極電極和汲極電極中的另一者以及電容190的一個電極電性連接至節點ND。接線3005電性連接至電容190的另一個電極。
在第37B圖中，接線3001電性連接至電晶體750的源極電極。接線3002電性連接至電晶體750的汲 極電極。接線3003電性連接至電晶體160的源極電極和汲極電極中的一者。接線3004電性連接至電晶體160的閘極電極。電晶體750之閘極電極、電晶體160之源極電極和汲極電極中的另一者以及電容190的一個電極電性連接至節點ND。接線3005電性連接至電容190的另一個電極。
在第38B圖中，接線3001電性連接至電晶體750的源極電極。接線3002電性連接至電晶體750的汲極電極。接線3003電性連接至電晶體170的源極電極和汲極電極中的一者。接線3004電性連接至電晶體170的閘極電極。電晶體750之閘極電極、電晶體170之源極電極和汲極電極中的另一者以及電容190的一個電極電性連接至節點ND。接線3005電性連接至電容190的另一個電極。
包括氧化物半導體在其中形成通道之半導體層的電晶體具有非常小的截止狀態電流。因為包括氧化物半導體在其中形成通道之半導體層的電晶體被使用作為各個電晶體150、160和170，在節點ND之電場電荷可被保留一段時間。因此，在電晶體750之閘極電極的電場電荷可被保留一段時間。
藉由利用在電晶體750之閘極電極之電場電荷可被保留之特徵，記憶裝置500、1500和1600可以以下方式執行寫入、保持和寫入資料。
在利用記憶裝置500情況下的資料的寫入和 保持將被描述。首先，接線3004之電位被設定在電晶體150導通時之電位，因此電晶體150導通。因此，接線3003之電位供應至電晶體750之閘極電極及電容190。即，預定電荷被供應至電晶體750的閘極電極(寫入)。此處，兩種電荷的一種供應不同電位水平(以下稱為低水平電荷和高水平電荷)被供應。在此之後，接線3004之電位被設定為電晶體150截止之電位，因此電晶體150被截止。因此，供應至電晶體750閘極電極之電荷被保留(保留)。
因為電晶體150之截止狀態電流非常低，電晶體750閘極電極之電荷被保留很長一段時間。
接著，資料的讀取將被敘述。當預定的電位(恆定電位)提供至接線3001時適當地電位(讀取電位)提供至接線3005，由此接線3002之電位的變化取決於保留在電晶體750閘極電極之電荷量。這是因為一般而言，當電晶體750為n型通道電晶體，在當高水平電荷被給定為電晶體750之閘極電極之視臨限電壓(apparent threshold voltage)Vth_H小於當低水平電荷被給定為電晶體750之閘極電極之視臨限電壓Vth_L。這裡，視臨限電壓指的是其中電晶體750需要被導通時接線3005之電位。因此，接線3005之電位被設定為在Vth_H和Vth_L之間的V0，由此供應至電晶體750閘極電極的電荷可以被確定。例如，在其中高水平電荷於寫入時被供應之情況下，當接線3005電位為V0(>Vth_H)時，電晶體750導通。在其中低水平電 荷於寫入時被供應之情況下，當接線3005電位為V0(<Vth_L)時，電晶體750保持截止。因此，保持在閘極電極的資料可以藉由確定接線3002之電位被讀取。
上面敘述之資料讀取和保持可應用於記憶裝置1500和記憶裝置1600，藉由電晶體160或電晶體170取代電晶體150。
注意在其中記憶胞各具有一種記憶裝置作為記憶元件被排列之情況下，只有所需記憶胞之資料需要被讀取。記憶胞之接線3005在其中資料沒被讀取的情況下可被供應電晶體750截止之電位無論閘極電極的狀態，也就是低於Vth_H之電位。可替代地，接線3005可被供應電晶體750導通電位無論閘極電極的狀態，也就是高於Vth_L之電位。
當具有使用氧化物半導體形成之通道形成區及具有非常低截止狀態電流之電晶體被應用至本實施方式之半導體裝置時，半導體裝置可以儲存資料相當長的週期。換句話說，功率損耗可以被充分地減低因為刷新操作變得不需要或刷新操作之頻率可以非常低。此外，儲存的資料可以保持相當長的週期即使功率沒有供應(注意功率較佳地被固定)。
此實施方式所述之半導體裝置中，高電壓用於寫入資料是不需要以及沒有元件劣化的問題。例如，不像常規之非揮發記憶體，其不需要從浮動閘極注入和萃取電子，因而如閘極絕緣薄膜劣化之問題不會產生。換句話 說，本發明一實施方式之半導體裝置不具有常規非揮發記憶體之讀取次數限制的問題，以及其可靠度大幅提改善。此外，資料取決於電晶體之狀態(導通或截止)被寫入，從而可以容易實現高速操作。
除了半導體裝置100，可以使用半導體裝置210至260中的任一個。除了半導體裝置1100，可以使用半導體裝置1110至1170中的任一個。除了半導體裝置1200，可以使用半導體裝置1210至1260中的任一個。
如上所述，可以提供具有優異電特性之小型化及高度整合的半導體裝置。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式5)
在此實施方式中，半導體裝置之實施例將被敘述。注意在此實施方式中，CPU被敘述作為本發明一實施方式之半導體裝置的實施例。
第65圖為繪示包括任何本發明實施方式之至少半導體裝置的實施例之CPU組態實施例的方塊圖。
在第65圖繪示之CPU包括，在基材1190上，算術邏輯單元(arithmetic logic unit，ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器(interrupt controller)1194、時序控制器(timing controller)1195、暫存器1196、暫存控制器1197、匯流排 介面1198(Bus I/F)、可重寫ROM 1199及ROM介面1189(ROM I/F)。半導體基材、SOI基材、玻璃基材等等可使用作為基材1190。ROM 1199和ROM介面1189可被提供在單獨晶片上。不用說，在第65圖中的CPU只是為其中配置已被簡化的組態的實施例，以及實際CPU根據應用可具有各種不同的組態。例如，CPU可具有下述配置：包括第65圖繪示之CPU或運算電路的結構可被認為是一個核心；複數個核心被包括；以及核心並行操作。例如，CPU可在內部運算電路或在資料匯流排處理之位元數目可以為8、16、32或64。
指令其透過匯流排介面1198被輸入到CPU，被輸入到指令解碼器1193且在其中被解碼，接著，輸入到ALU控制器1192、中斷控制器1194、暫存控制器1197及時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存控制器1197及時序控制器1195根據已解碼指令執行各種控制。具體地，ALU控制器1192產生用以控制ALU 1191的操作之訊號。當CPU執行程式時，中斷控制器1194判斷從外部輸入/輸出裝置或外圍電路在其優先權之基礎或遮罩狀態的中段請求，以及處理請求。暫存控制器1197產生暫存器1196之位址，以及根據CPU的狀態讀取/寫入資料從/至暫存器1196。
時序控制器1195產生用以控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194和 暫存控制器1197之操作時序的訊號。例如，時序控制器1195包括用以根據參考時脈訊號CLK1產生內部時脈訊號CLK2之內部時脈產生器(clock generator)，以及供應內部時脈訊號CLK2至上述電路。
在第65圖所繪示之CPU中，記憶包被提供在暫存器1196中。例如，暫存器1196之記憶包，可使用在上述實施方式中所述之半導體裝置。
在第65圖所繪示之CPU中，暫存控制器1197根據從ALU 1191之指令控制資料保留在暫存器1196內之操作。
第66圖為可被使用作為暫存器1196之記憶裝置的電路圖實施例。記憶裝置730包括其中當功率供應被停止時儲存的資料為揮發的電路701、其中當功率供應被停止時儲存的資料為非揮發的電路702、開關703、開關704、邏輯元件706、電容707及具有選擇功能之電路720。電路702包括電容708、電晶體709和電晶體710。注意記憶裝置730根據需要可更包括如二極體、電阻或電桿之其它元件。
此處，於實施方式4所述之記憶裝置可以作為記憶裝置730中的電路702。當供應至記憶裝置730之功率被停止時，接地電位(0V)或其中電路702中的電晶體709被截止之電位仍然輸入至電晶體709的閘極。例如，電晶體709的閘極透過如電阻之負載接地。
這裡示出一個其中開關703為具有一種導電 類型之電晶體713(即，n通道電晶體)以及中開關704為具有相反於一種導電類型之電晶體714(即，p通道電晶體)之實施例。開關703之第一端子對應於電晶體713之源極和汲極中的一個，開關703之第二端子對應於電晶體713之源極和汲極中的另一個，以及開關703之第一端子和第二端子之間的導通或不導通(即，電晶體713導通/截止狀態)藉由控制訊號RD被選擇輸入至電晶體713之閘極。開關704之第一端子對應於電晶體714之源極和汲極中的一個，開關704之第二端子對應於電晶體714之源極和汲極中的另一個，以及開關704之第一端子和第二端子之間的導通或不導通(即，電晶體714導通/截止狀態)藉由控制訊號RD被選擇輸入至電晶體714之閘極。
電晶體709中源極和汲極中的一者電性連接至電容708之對電極中的一者以及電晶體710之閘極。此處，連接部分指的是作為節點M2。電晶體710中源極和汲極中的一者電性連接至其中可供應低功率供應電位的線(即，GND線)，以及另一者電性連接至開關703之第一端子。開關703之第二端子電性連接之開關704之第一端子。開關704之第二端子電性連接至其中可供應功率供應電位VDD的線。開關703之第二端子、開關704之第一端子、邏輯元件706之輸入端子以及電容707之對電極中的一者彼此電性連接。此處，連接部分指的是作為節點M1。電容707之對電極之另一者可以被供應有定電位。例如，電容707之對電極之另一者可被供應有低功率電位 (即，GND)或高功率電位(即，VDD)。電容708之對電極之另一者可被供應有定電位。例如，電容708之對電極之另一者可被供應有低功率電位(即，GND)或高功率電位(即，VDD)。
電容707及電容708不一定只要提供作為電晶體、接線等等主動地利用之寄生電容。
控制訊號WE輸入至電晶體709之閘極。作為每個開關703及開關704，第一端子和第二端子之間的導通狀態和非導通狀態藉由不同於控制訊號WE之控制訊號RD被選擇。當開關中的一者之第一端子和第二端子為導通狀態時，開關中的另一者之第一端子和第二端子為非導通狀態。
相應於電路701中資料保留的訊號輸入至電晶體709之源極和汲極的另一者。從開關703之第二端子之訊號輸出的邏輯值藉由邏輯元件706被反向，以及反向訊號透過電路720輸入至電路701。
在第66圖之實施例中，從開關703之第二端子輸出的訊號透過邏輯元件706和電路720輸入至電路701；然而，此實施方式不如此限制。從開關703之第二端子輸出的訊號可被輸入至電路701而不反向該邏輯值。例如，在其中電路701包括其中訊號藉由反向從輸入端子輸入之訊號的邏輯值而得到訊號被保留的情況下，從開關703之第二端子輸出的訊號可直接地輸入至節點。
作為第66圖中的電晶體709，可使用上述實 施方式中電晶體150、160和170中的任一個。控制訊號WE可輸入至閘極電極以及控制訊號WE2可輸入至背閘極電極。控制訊號WE2為具有定電位之訊號。作為定電位，例如，選擇接地電位GND或低於電晶體709之源極電位的電位。控制訊號WE2為用以控制電晶體709之臨限電壓之電位訊號，以及電晶體709之閘極電壓為0V時的汲極電流可被進一步減少。注意作為電晶體709，可使用沒有背閘極電極的電晶體。
在第66圖中，電晶體710、713、714可以為其中通道形成在利用不同於氧化物半導體或基材1190中的半導體形成層的電晶體。例如，電晶體之通道可以形成在矽層或矽基材中。可替代地，記憶裝置730中的全部電晶體可以為其中通道形成在氧化物半導體層中的電晶體。進一不可替代地，在記憶裝置730中，除了電晶體709以外，可包括其中通道形成在氧化物半導體層中的電晶體，以及其中通道形成在除了氧化物半導體或基材1190之層的電晶體可被使用於其它電晶體。
作為第66圖中的電路701，例如，可使用正反電路。作為邏輯元件706，例如，可使用反向器、時鐘反相器(clocked inverter)等等。
在其中記憶裝置730不供應有功率的期間中，本發明一實施方式中的半導體裝置可藉由其中由電路702提供之電容708而保留資料在電路701。
在其中通道形成在氧化物半導體層之電晶體 的截止狀態電流是相當低的。例如，其顯著地低於其中通道形成在具有結晶矽之電晶體。因此，當此種包括氧化物半導體之電晶體被使用於電晶體709，保持在電容708中的訊號被保留一段時間，即使在功率不供應給記憶裝置730的期間。記憶裝置730可因而保留該儲存內容(資料)即使在功率不供應的期間。
記憶裝置730由開關703和開關704執行預先充電操作，減少電路701在功率供應重新啟動後再次恢復原始資料的所需時間。
在電路702中，藉由電容708保留之訊號輸入至電晶體710之閘極。因此，在供應功率之記憶裝置730之後重新啟動，藉由電容708保留之訊號可藉由電路702在電晶體710之基本的狀態(導通狀態或截止狀態)被讀取。所以，原始訊號即使當對應於藉由電容708保留之訊號以一定程度變化時可被精確的讀取。
藉由利用上述記憶裝置730在如暫存器或快取記憶體包括在處理器之記憶裝置內，在記憶裝置內的資料可以防止因停止供應功率時的遺失。此外，在重新啟動功率供應後，記憶裝置可立即返回至功率供應被停止前相同的狀態。因此，在處理器或包括在處理器中一個或複數個邏輯電路中的功率可被適當地停止，其導致低功率消耗。
即使在此實施方式中記憶裝置730被使用在CPU中，記憶裝置730也可被使用在如數位訊號處理器 (DSP)、客製(custom)LSI或可程式邏輯裝置(PLD)以及射頻辨識(radio frequency identification，RF-ID)之大型積體電路(LSI)。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式6)
在此實施方式中，半導體裝置之實施例將被敘述。注意在此實施方式中，本發明一實施方式之半導體裝置將以RF標籤作為實施例來敘述。
本發明一實施方式之RF標籤包括記憶電路、儲存資料在記憶電路，以及藉由無接觸方式，例如，無線通訊，傳送和接收至/從外部。有了這些特徵，RF標籤可被使用於，例如，其中物體等等藉由度取個人資訊被辨識之個人認證系統。注意為了被使用於此目的，RF標籤需要具有高可靠度。
RF標籤組態將參考第39圖進行說明。第39圖繪示RF標籤組態實施例之方塊圖。
如第39圖所示，RF標籤800包括其中從連接至通訊裝置801(也稱為詢問器、讀取/寫入器等等)之天線802傳送之射頻訊號803的天線804。RF標籤800包括整流電路805、恆壓電路806、解調電路(demodulation circuit)807、調節電路808、邏輯電路809、記憶電路810以及ROM 811。可包括在解調電路807之具有整流功能電 晶體之半導體可以是能夠使反向電流足夠低的一種材料，例如，氧化物半導體。這個抑制由於整流功能產生反向電流之劣化，以及防止從解調電路輸出的飽和。換句話說，輸入到解調電路以及從解調電路的輸出可以以幾乎線性關係的存在。注意資料傳輸方法大致分為以下三種方法：其中提供有彼此面對面之線圈對及藉由互感來彼此通訊之電磁耦合方法、其中利用感應場執行通訊之電磁感應方法、以及其中利用射頻波執行通訊之射頻波方法。任何這些方法可被使用在RF標籤800。
接著，將敘述各個電路的結構。天線804與其中和通訊裝置801連接的天線802交換射頻訊號803。整流電路805藉由整流器產生輸入電位，例如，藉由在天線804接收射頻訊號產生輸入交流訊號之半波半波倍壓整流器(half-wave voltage doubler rectification)，以及由提供在整流電路805最後階段中之電容器平滑整流信號。注意限制電路(limiter circuit)可被提供在整流電路805之輸入側或輸出側。限制電路控制電功率使得其中大於或等於特定電功率之電功率在之後的階段無法輸入之電路，假如所輸入的交流信號的振幅較高以及內部產生的電壓較高。
恆壓電路806從輸入電位產生穩定功率供應電壓且提供至每個電路。注意恆壓電路806可包括重置訊號產生電路。重置訊號產生電路為其中藉由利用穩定功率供應電壓的上升產生邏輯電路809之重置訊號的電路。
解調電路807藉由包封檢測(envelope detection)解調輸入交流訊號以及產生解調訊號。調解電路808根據將從天線804被輸出的資料執行調解。
邏輯電路809分析和處理解調訊號。記憶電路810包持輸入資料以及包括列解碼器、行解碼器、記憶區等等。ROM 811儲存辨識號碼(identification number，ID)等等及根據處理輸出它。
注意上面每個電路是否被提供的判定可被適當地決定。
此處，上面實施方式所敘述的記憶裝置可被使用作為記憶電路810。因為本發明一實施方式之記憶裝置可保留資料即使沒有供電時，記憶裝置適合於RF標籤。此外，本發明一實施方式之記憶裝置之用於資料寫入的功率(電壓)相較於常規之非揮發記憶體低；因此介於資料讀取和資料寫入之間的最大通訊範圍的差可被忽略。此外，它能夠抑制因資料寫入的功率短路之故障或不正確的寫入。
因為本發明一實施方式之記憶裝置可被使用作為非揮發記憶體，其也可使用作為ROM 811。在此情況下，其較佳地是製造者單獨準備用於寫入資料的命令到ROM 811使得使用者無自由地寫入資料。因為製造者在出貨前提供辨識碼，有可能把辨識碼只給將出貨的好的產品而不是提供識別碼給所有製造出的RF標籤。因為，將出貨的產品之識別碼為連續的，將出貨的產品之用戶管理是容易執行。
本發明實施方式之RF標籤之應用實施例參考第40A至40F圖顯示於下方。RF標籤為廣泛使用及可被提供用於，例如，產品如帳單、錢幣、證券、持票人債券(bearer bonds)、文件(即，駕照或居民證，參照第40A圖)、包裝容器(即，包裝紙或瓶，參照第40C圖)、紀錄媒體(即，DVDs或錄影帶，參照第40B圖)、車輛(即，腳踏車，參照第40D圖)、個人攜帶物品(即，包或眼鏡)、食物、植物、動物、人體、衣物、家用物品、醫療用品如藥品和或化學品和電子裝置(即，液晶顯示裝置、EL顯示裝置、電視組或手機)或產品上的標籤(參考第40E和40F圖)。
本發明一實施方式之RF標籤4000被固定在產品上，藉由貼附在它們的表面或嵌入其中。例如，RF標籤4000藉由嵌入在書本之紙張內或嵌入在封裝之有機樹酯而固定在產品上。因為本發明一實施方式之RF標籤4000可以減少其尺寸、厚度和重量，所以即使本發明一實施方式之RF標籤4000可以固定在產品上而不損害產品之設計。此外，帳單、錢幣、證券、持票人債券(bearer bonds)、文件等等可以具有辨識功能藉由提供本發明一實施方式之RF標籤4000，且辨識功能可以被用以防止偽造。並且，系統之效率如辨識系統可以獲得改善，藉由提供本發明一實施方式之RF標籤4000用於包裝容器、記錄媒體、個人攜帶物品、食物、衣物、家用物品、電子裝置等等。車輛也可以藉由提供本發明一實施方式之RF標籤 4000而具有高防護措施來防備竊賊等等。
如上所述，本發明一實施方式之RF標籤可被使用於上述目的。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式7)
在此實施方式中，半導體裝置包括其中具有不同於上述實施方式所揭露之電晶體將參考圖式進行說明。。
首先，包括電晶體155之半導體裝置1001將參考第41A至41C圖進行說明。注意包括在半導體裝置1001內之電晶體155和電容190可利用類似於那些揭露於上述實施方式之電晶體150等等的材料和方法製造。
第41A圖為電晶體155和電容190之上視圖。第41B圖為沿第41A圖中虛線D1-D2截取的剖視圖。第4lC圖為沿第41A圖中虛線E1-E2截取的剖視圖。第41B圖為電晶體155在通道長度方向之剖視圖，及第41C圖為電晶體155在通道寬度方向之剖視圖。
在此實施方式中之電晶體155中，絕緣層106形成在基材760上，及絕緣層791和電極102形成在絕緣層106上。絕緣層107形成在絕緣層791和電極102上。具體地，電極102形成在絕緣層106上，絕緣層791被形成以覆蓋電極102，如CMP處理之平坦化處理被執行以減少不平整及露出電極102之表面，以及絕緣層107形成 在絕緣層791和電極102上。
雖然在此實施方式中電極102形成在絕緣層106上，絕緣層106可形成在電極102上。可替代地，絕緣層106的形成可被省略。如第43A至43C圖所繪示，電極102之形成可被省略。在其它圖示繪示之電晶體中，可採用如第43A至43C圖之沒有電極102的結構。
雖然對於可使用作為基材760的材料沒有特別地限制，它必須是具有至少熱阻是足夠大以承受後續執行之熱處理的基材。例如，可使用硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃等等、陶瓷基材、石英基材或藍寶石基材。
矽、碳化矽等等之單晶半導體基材或多晶半導體基材或矽化鍺之化合物半導體基材可被使用作為基材760。可替代地，也可使用SOI基材、其中提供有半導體元件於上之半導體基材等等。
注意可撓曲基材也可使用作為基材760。在其中使用可撓曲基材的情況下，電晶體、電容等等可直接形成在可撓曲基材上；或電晶體、電容等等可形成在製造的基材上接著從製造的基材分離以及轉移至可撓曲基材上。用以分離及轉移電晶體、電容等等從製造的基材至可撓曲基材，可在製造的基材和電晶體、電容等等之間提供分離層。
基材760不限制於簡單支撐基材，且可為其中形成如電晶體之裝置的基材。在此情況下，電晶體155之閘極電極、源極電極和汲極電極中的至少一者可電性連 接至上述裝置。
氧化物半導體層108a被形成以與電極102重疊及與電極109和119之部分接觸。氧化物半導體層108b被形成以與氧化物半導體層108a重疊及位於氧化物半導體層108a上，以及氧化物半導體層108c被形成以覆蓋氧化物半導體層108a和108b。電極111形成在氧化物半導體層108上，有絕緣層110提供在它們之間。
絕緣層112和絕緣層113被形成以覆蓋電晶體155和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和絕緣層113內之開口電性連接至電極119。
如上面敘述之實施方式，電極102和111中的一者作為閘極電極，及它們中的另一者作為背閘極電極。電極109和119中的一者作為源極電極及另一者作為汲極電極。
在此實施方式中所述之電晶體155具有其中電極102和111沒有和電極109和119重疊之結構。產生在閘極或背閘極電極與源極或汲極電極之間的寄生電容的主要變化係根據電極102或111和電極109或119之間的重疊面積；增加重疊面積導致增加寄生電容。寄生電容可能導致傳送在源極和汲極之間的訊號波形衰減或訊號延遲，其會導致半導體裝置的故障或操作特性的降低。
藉由其中電極102和111沒有和電極109和119重疊之結構，寄生電容可被減少。因此，半導體裝置 的故障可被減少，及半導體裝置的可靠度可被增加。此外，可提供具有良好操作特性之半導體裝置。此外，可提供具有低功率消耗之半導體裝置。
接著，包括具有較小寄生電容之電晶體156的半導體裝置1002將參考第42A和42B圖進行說明。包括在半導體裝置1002內之電晶體156和電容190可利用相似於那些電晶體150、電晶體155等等的材料和方法形成。
第42A圖為電晶體156和電容190之剖視圖。注意第42A圖對應於沿第41A圖中虛線D1-D2截取的剖視圖。電晶體156在通道長度方向上具有不同於電晶體155之電極111和102的不同長度。如第42A圖所繪示，在電晶體156中，電極102和111沒有和電極109和119重疊且與電極109和119分開。因此，氧化物半導體層108a至108c各具有其中不與電極109和電極119重疊之區域。
在電極111形成之後，如氬、磷、硼等等之注入氣體的雜質元素280可藉由離子佈植方法等等利用電極111作為遮罩被引入氧化物半導體層108內(參閱第42B圖)。在第42B圖中，其中雜質元素280被引入的區域之邊緣被表示為藉由虛線顯示之邊緣281。當介於電極111和電極109(電極119)之間的距離足夠短時(例如，當當距離小於一半時，較佳地小於電極111寬度5分之1)，雜質元素的引入是沒必要的。
氧化物半導體層108在其中雜質元素280被引入的區域(以下也稱為「雜質區域」)具有比氧化物半導體層108和電極111重疊之區域更高的導電性。藉由引入氫、氮等等至雜質區域在引入如氬之雜質元素280之後，雜質區域可具有較高導電性，且電晶體之特性變化可被減少。因此，半導體裝置的可靠度可被改善。
在氧化物半導體層108中利用電極111作為遮罩形成雜質區域之後，含有氮的層可被形成在雜質區域及在層中的氮可被擴散進入氧化物半導體層108之雜質區域。含有氮的層可被形成在絕緣層112和氧化物半導體層108之間；可替代地，絕緣層112可利用含有氮的層被形成。
在氧化物半導體層108中的雜質元素280之濃度從氧化物半導體層108c側往絕緣層107側減少。換句話說，在氧化物半導體層108中的雜質區域具有在雜質區域之深度方向的漸變濃度。雜質元素280可在引入時間被分散，使得雜質區域之部分可與絕緣層110或電極111重疊。
在形成電極111之後，鋁或氧化鋁可被沉積以覆蓋電極111和氧化物半導體層108及熱處理可在氧化氛圍被執行使得鋁擴散進入氧化物半導體層108，係為了增加氧化物半導體層108與鋁或氧化鋁接觸之區域的導電性。注意留在電極111和氧化物半導體層108的鋁藉由在氧化氛圍加熱可轉換成氧化鋁(絕緣體)。
在藉由離子佈植方法等等引入雜質元素280之後，可執行上述處理。
在形成雜質區域後，可執行熱處理。
注意在其它圖式中，電極111的寬度也可如第42A圖被縮短，使得電極111不和電極109(電極119)重疊。
如第44A圖所繪示，可提供絕緣層110使得可從在電極111下的區域延伸。在此情況下，如第44B圖所繪示，雜質元素280藉由離子佈植方法等等被引入穿過絕緣層110。
接著，包括電晶體165之半導體裝置1101將參考第45A至45C圖進行說明。注意包括在半導體裝置1101內之電晶體165和電容190可利用類似於那些揭露於上述實施方式之電晶體160等等的材料和方法製造。
第45A圖為電晶體165和電容190之上視圖。第45B圖為沿第45A圖中虛線D1-D2截取的剖視圖。第45C圖為沿第45A圖中虛線E1-E2截取的剖視圖。第45B圖為電晶體165在通道長度方向之剖視圖，及第45C圖為電晶體165在通道寬度方向之剖視圖。
在此實施方式中之電晶體165中，電極102、電極132、電極142和絕緣層791形成在基材760上，及絕緣層106形成在它們上面。具體地，電極102、電極132和電極142形成在基材760上；絕緣層791被形成以覆蓋這些電極；如CMP處理之平坦化處理被執行以減少 不平整及露出電極之表面；接著形成在絕緣層106。
雖然在此實施方式中絕緣層106可形成在電極102、132和142上，電極102、132和142可被形成在絕緣層106上。可替代地，絕緣層106的形成可被省略。如第47A至47C圖所繪示，電極102、132和142之形成可被省略。在其它圖示繪示之電晶體中，可採用沒有電極102、132和142中的至少一者的結構。如第48A至48C圖所繪示，絕緣層106可被提供在基材760上。
電極132通過形成在絕緣層107和106之開口電性連接至電極109。電極142通過形成在絕緣層107和106之開口電性連接至電極119。氧化物半導體層108a被形成使得與電極102重疊並且有絕緣層131提供在它們之間且因此域電極109和119之部分接觸。氧化物半導體層108b被形成使得與電極109、電極119及氧化物半導體層108a重疊並且在電極109、電極119及氧化物半導體層108a上，以及氧化物半導體層108c被形成以覆蓋氧化物半導體層108b。電極111形成在氧化物半導體層108上，具有絕緣層110提供在它們之間。
絕緣層112和絕緣層113被形成以覆蓋電晶體165和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和絕緣層113內之開口電性連接至電極119。
在此實施方式中所述之電晶體165具有其中電極102和111沒有和電極109和119重疊之結構。
藉由其中電極102和111沒有和電極109和119重疊之結構，寄生電容可被減少。因此，半導體裝置的故障可被減少，及半導體裝置的可靠度可被增加。此外，可提供具有良好操作特性之半導體裝置。此外，可提供具有低功率消耗之半導體裝置。
接著，包括具有較小寄生電容之電晶體166的半導體裝置1102將參考第46A和46B圖進行說明。包括在半導體裝置1102內之電晶體166和電容190可利用相似於那些電晶體160、電晶體165等等的材料和方法形成。
第46A圖為電晶體166和電容190之剖視圖。注意第46A圖對應於沿第45A圖中虛線D1-D2截取的剖視圖。電晶體166在通道長度方向上具有不同於電晶體165之電極111和102的不同長度。如第46A圖所繪示，在電晶體166中，電極102和111沒有和電極109和119重疊且與電極109和119分開。因此，氧化物半導體層108a至108c各具有其中不與電極109和電極119重疊之區域。
在電極111形成之後，如氬、磷、硼等等之注入氣體的雜質元素280可藉由離子佈植方法等等利用電極111作為遮罩被引入氧化物半導體層108內(參閱第46B圖)。在第46B圖中，其中雜質元素280被引入的區域之邊緣被表示為藉由虛線顯示之邊緣281。當介於電極111和電極109(電極119)之間的距離足夠短時(例如，當 當距離小於一半時，較佳地小於電極111寬度5分之1)，雜質元素的引入是沒必要的。
氧化物半導體層108在雜質區域中具有比氧化物半導體層108和電極111重疊之區域更高的導電性。藉由引入氫、氮等等至雜質區域在引入如氬之雜質元素280之後，雜質區域可具有較高導電性，且電晶體之特性變化可被減少。因此，半導體裝置的可靠度可被改善。
在氧化物半導體層108中利用電極111作為遮罩形成雜質區域之後，含有氮的層可被形成在雜質區域及在層中的氮可被擴散進入氧化物半導體層108之雜質區域。含有氮的層可被形成在絕緣層112和氧化物半導體層108之間；可替代地，絕緣層112可利用含有氮的層被形成。
在氧化物半導體層108中的雜質元素280之濃度從氧化物半導體層108c側往絕緣層107側減少。換句話說，在氧化物半導體層108中的雜質區域具有在雜質區域之深度方向的漸變濃度。雜質元素280可在引入時間被分散，使得雜質區域之部分可與絕緣層110或電極111重疊。
在形成電極111之後，鋁或氧化鋁可被沉積以覆蓋電極111和氧化物半導體層108及熱處理可在氧化氛圍被執行使得鋁擴散進入氧化物半導體層108，係為了增加氧化物半導體層108與鋁或氧化鋁接觸之區域的導電性。因此，鋁是一種雜質元素280。注意留在電極111和 氧化物半導體層108的鋁藉由在氧化氛圍加熱可轉換成氧化鋁(絕緣體)。
在藉由離子佈植方法等等引入雜質元素280之後，可執行上述處理。
在形成雜質區域後，可執行熱處理。
如第49A圖所繪示，可提供絕緣層110使得可從在電極111下的區域延伸。在此情況下，如第49B圖所繪示，雜質元素280藉由離子佈植方法等等被引入穿過絕緣層110。
接著，包括電晶體175之半導體裝置1201將參考第50A至50C圖進行說明。注意包括在半導體裝置1201內之電晶體175和電容190可利用類似於那些揭露於上述實施方式之電晶體170等等的材料和方法製造。
第50A圖為電晶體175和電容190之上視圖。第50B圖為沿第50A圖中虛線D1-D2截取的剖視圖。第50C圖為沿第50A圖中虛線E1-E2截取的剖視圖。第50B圖為電晶體175在通道長度方向之剖視圖，及第50C圖為電晶體175在通道寬度方向之剖視圖。
在此實施方式中之電晶體175中，絕緣層106形成在基材760上，及絕緣層791和電極102形成在絕緣層106上。此外，絕緣層107形成在絕緣層791和電極102上。具體地，電極102形成在絕緣層106上，絕緣層791被形成以覆蓋電極102，如CMP處理之平坦化處理被執行以減少不平整及露出電極102之表面，以及絕緣層 107形成在絕緣層791和電極102上。雖然在此實施方式中電極102形成在絕緣層106上，絕緣層106可形成在電極102上。可替代地，絕緣層106的形成可被省略。如第52A至52C圖所繪示，電極102之形成可被省略。
基材760不限制於簡單支撐基材，且可為其中形成如電晶體之裝置的基材。在此情況下，電晶體175之閘極電極、源極電極和汲極電極中的至少一者可電性連接至上述裝置。
氧化物半導體層108a被形成在絕緣層107上，以及電極109和119形成在氧化物半導體層108a上。氧化物半導體層108b形成在氧化物半導體層108a及電極109和119使得與電極102重疊及與電極109和119之部分接觸。氧化物半導體層108c被形成以覆蓋氧化物半導體層108b。電極111形成在氧化物半導體層108且絕緣層110提供在它們之間。
絕緣層112和絕緣層113被形成以覆蓋電晶體170和電容190。形成在絕緣層113上之電極114通過形成在絕緣層112和絕緣層113內之開口電性連接至電極119。
在此實施方式中所述之電晶體175具有其中電極102和111沒有和電極109和119重疊之結構。
藉由其中電極102和111沒有和電極109和119重疊之結構，寄生電容可被減少。因此，半導體裝置的故障可被減少，及半導體裝置的可靠度可被增加。此 外，可提供具有良好操作特性之半導體裝置。此外，可提供具有低功率消耗之半導體裝置。
接著，包括具有較小寄生電容之電晶體176的半導體裝置1202將參考第51A和51B圖進行說明。包括在半導體裝置1202內之電晶體176和電容190可利用相似於那些電晶體170、電晶體175等等的材料和方法形成。
第51A圖為電晶體176和電容190之剖視圖。注意第51A圖對應於沿第50A圖中虛線D1-D2截取的剖視圖。電晶體176在通道長度方向上具有不同於電晶體175之電極111和102的不同長度。如第51A圖所繪示，在電晶體176中，電極102和111沒有和電極109和119重疊且與電極109和119分開。因此，氧化物半導體層108a至108c各具有其中不與電極109和電極119重疊之區域。
在電極111形成之後，如氬、磷、硼等等之注入氣體的雜質元素280可藉由離子佈植方法等等利用電極111作為遮罩被引入氧化物半導體層108內(參閱第51B圖)。在第51B圖中，其中雜質元素280被引入的區域之邊緣被表示為藉由虛線顯示之邊緣281。當介於電極111和電極109(電極119)之間的距離足夠短時(例如，當當距離小於一半時，較佳地小於電極111寬度5分之1)，雜質元素的引入是沒必要的。
氧化物半導體層108在雜質區域中具有比氧 化物半導體層108和電極111重疊之區域更高的導電性。藉由引入氫、氮等等至雜質區域在引入如氬之雜質元素280之後，雜質區域可具有較高導電性，且電晶體之特性變化可被減少。因此，半導體裝置的可靠度可被改善。
在氧化物半導體層108中利用電極111作為遮罩形成雜質區域之後，含有氮的層可被形成在雜質區域及在層中的氮可被擴散進入氧化物半導體層108之雜質區域。含有氮的層可被形成在絕緣層112和氧化物半導體層108之間；可替代地，絕緣層112可利用含有氮的層被形成。
在氧化物半導體層108中的雜質元素280之濃度從氧化物半導體層108c側往絕緣層107側減少。換句話說，在氧化物半導體層108中的雜質區域具有在雜質區域之深度方向的漸變濃度。雜質元素280可在引入時間被分散，使得雜質區域之部分可與絕緣層110或電極111重疊。
在形成電極111之後，鋁或氧化鋁可被沉積以覆蓋電極111和氧化物半導體層108及熱處理可在氧化氛圍被執行使得鋁擴散進入氧化物半導體層108，係為了增加氧化物半導體層108與鋁或氧化鋁接觸之區域的導電性。注意留在電極111和氧化物半導體層108的鋁藉由在氧化氛圍加熱可轉換成氧化鋁(絕緣體)。
在藉由離子佈植方法等等引入雜質元素280之後，可執行上述處理。
在形成雜質區域後，可執行熱處理。
如第53A圖所繪示，可提供絕緣層110使得可從在電極111下的區域延伸。在此情況下，如第53B圖所繪示，雜質元素280藉由離子佈植方法等等被引入穿過絕緣層110。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式8)
在此實施方式中，本發明一實施方式之半導體裝置實施例將參考圖式進行說明。在此實施方式中，顯示裝置將被敘述作為半導體裝置的實施例。
第54A圖繪示顯示裝置的實施例。第54A圖之顯示裝置包括像素部分401、掃描線驅動電路404、訊號線驅動電路406、被配置以彼此平行或大致平行且藉由掃描線驅動電路404控制之m掃描線407，以及被配置以彼此平行或大致平行且藉由訊號線驅動電路406控制之n訊號線409。m和n各自為1或以上的整數。像素部分401包括配置在具有m列和n行矩陣之複數個像素411。
藉由利用3像素411作為一個像素，可執行色彩顯示。例如，色彩顯示可被執行藉由操作像素411以發射紅光、像素411以發射綠光及像素411以發射藍光作為一個像素。從3像素411發射的光顏色可為黃色、青色、深紅色等等而不是紅色、綠色和藍色。
可替代地，4像素411可被使用作為一個像素。例如，4像素411可發射紅光、綠光、藍光和黃光。藉由增加作為一個像素之像素411的數目，顏色再現性可具體改善。因此，顯示裝置的顯示品質可改善。在其他實施例中，4像素411可發射紅光、綠光、藍光和白光。具有發射白光的像素411，顯示區域的亮度可以增加。根據顯示裝置的預期用途，可使用2像素411作為一個像素。
繪示於第54A圖之顯示裝置包括被配置以彼此平行或大致平行且沿著掃描線407之電容線415。注意電容線415可被配置以彼此平行或大致平行且沿著訊號線409。掃描線驅動電路404及訊號線驅動電路406在一些情況下被統稱為驅動電路部分。
每個掃描線407電性連接至在像素部分401中像素411之間的n像素411中的對應列。每個訊號線409電性連接至像素411之間的m像素411中的對應行。每個電容線415電性連接至像素411之間的n像素411中的對應列。在其中電容線415被沿著訊號線409配置以彼此平行於或大致平行的情況下，每個電容線415電性連接至像素411之間的m像素411中的對應行。
第54B和54C圖繪示可以被使用於在第54A圖中顯示裝置的像素411之電路配置。
繪示於第54B圖的像素411包括液晶元件432、電晶體431_1以及電容431_1。作為電晶體431_1，可使用任何揭露於上述實施方式之電晶體。特別地，電晶 體包括其中形成通道之氧化半導體的半導體層中，較佳地被使用作為電晶體431_1由於其非常小的截止狀態電流。
液晶元件432之對電極中的一者的電位根據像素411適當的規格設定。液晶元件432中液晶的對齊狀態取決於寫入的資料。一個共同電位可被施加到包括在每一個複數個像素411中的液晶元件432之對電極中的一個。電位施加於液晶元件432之對電極的像素411中的一行可不同於電位施加於液晶元件432之對電極的像素411中的另一行。
作為液晶元件432之實施例模式，可以給定以下任一模式：TN模式、STN模式、VA模式、ASM(軸向對稱對齊微胞，axially symmetric aligned micro-cell)模式、OCB(光學補償彎曲，optically compensated birefringence)模式、FLC(鐵電性液晶，ferroelectric liquid crystal)模式、AFLC(反鐵電性液晶，anti ferroelectric liquid crystal)模式、MVA模式、PVA(圖形化垂對齊，patterned vertical alignment)模式、IPS模式、FFS模式、TBA(橫向彎曲配向，transverse bend alignment)模式等等。其它實施例包括ECB(電控雙折射，electrically controlled birefringence)模式、PDLC(聚合物分散液晶，polymer dispersed liquid crystal)模式、PNLC(聚合物網路液晶，polymer network liquid crystal)模式以及賓主模式(guest-host mode)。注意本發明不限制於這些模式，可使用各種模式。
液晶元件可利用包括呈現藍相及旋光性材料(chiral material)之液晶組成物的液晶元件。呈現藍相之液晶元件具有1ms或更少之短反應時間。此外，液晶為光學地等向性，這使得對齊程序是不需要的並且視角依賴性小。
在像素411之m列和n行中，電晶體431_1之源極電極和汲極電極中的一者電性連接至訊號線DL_n，及另一者電性連接至液晶元件432之對電極之另一者。電晶體431_1之閘極電極電性連接至掃描線GL_m。電晶體431_1具有藉由被導通或截止之控制資料訊號之寫入的功能。
電容433_1之對電極中的一者電性連接至電容線CL，及另一者電性連接至液晶元件432之對電極的另一者。電容線CL之電位根據像素411合適的規格被設定。電容433_1用作為儲存電容以儲存寫入的資料。
例如，在包括第54B圖中的像素411之顯示裝置中，像素411藉由掃描線驅動電路404被一列接著一列接續被選擇，從而電晶體431_1導通以及資料訊號被寫入。
當電晶體431_1截止時，其中資料已被寫入之像素411存在於保持狀態。此操作一列接著一列接續被執行；因此，顯示影像。
繪示於第54C圖之像素411包括電晶體431_2、電容433_2、電晶體434及發光元件435。任何揭 露於上述實施方式中的電晶體可以被使用作為電晶體431_2及電晶體434。特別是，其較佳地使用於，作為電晶體431_2，一種包括氧化物半導體在其中形成通道之半導體層中的電晶體，由於其非常小的截止狀態電流。
電晶體431_2之源極電極和汲極電極中的一者電性連接至訊號線DL_n。電晶體431_2之閘極電極電性連接至訊號線GL_m。
電晶體431_2具有藉由導通或截止控制資料訊號寫入的功能。
電容433_2之對電極中的一者電性連接至節點436，以及另一者電性連接至節點437。
電容433_2用作為儲存電容，用以儲存寫入的資料。
電晶體434之源極電極和汲極電極中的一者電性連接至電位供應線VL_a。電晶體434之閘極電極電性連接至節點436。
發光元件435之陽極和陰極中的一者電性連接至電位供應線VL_b，另一者電性連接至節點437。
作為發光元件435，例如，可使用有機電致發光元件(也稱為有機EL元件)等等。注意發光元件435不限制於有機EL元件；可以使用包括無機材料之無機EL元件。
高功率供應電位VDD被供應至電位供應線VL_a及電位供應線VL_b中的一者，以及低功率供應電 位VSS供應至另一者。
在包括第54C圖之像素411的顯示裝置中，像素411藉由掃描線驅動電路404一列接著一列依序被選擇，從而電晶體431_2導通以及資料訊號被寫入。
當電晶體431_2被截止時，其中資料已被寫入之像素411存在於保持狀態。電晶體434之源極電極和汲極電極之間的電流根據寫入資料訊號的電位被控制。發光元件435發出光的亮度對應於流過的電流。此操作一列接著一列依序被執行；因此，顯示圖像。
即使利用液晶元件和發光元件作為顯示元件的實施例已被敘述於此實施方式中，本發明一實施方式不限制於這些實施例。
例如，在本說明書等等中，顯示元件、裝置包括顯示元件之顯示裝置、發光元件和裝置包括發光元件之發光裝置可用於各種模式或可包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置包括以下至少一個，例如，EL(電致發光)元件(即，EL元件包括有機和無機材料、有機EL元件和無機EL元件)、LED(即，白光LED、紅光LED、綠光LED和藍光LED)、電晶體(根據電流發光之電晶體)、電子發射器、液晶元件、電子墨水、電泳元件、柵光閥(grating light valve，GLV)、電漿顯示面板(plasma display panel，PDP)、利用微電子機制系統(micro electro mechanical system，MEMS)之顯示元件、數位微鏡裝置(digital micromirror device，DMD)、微數位擋板 (digital micro shutter，DMS)、MIRASOL(註冊商標)、干涉調製顯示(interferometric modulation，IMOD)元件、MEMS光閘顯示元件(MEMS shutter display element)、光學干擾型MEMS顯示元件(optical-interference-type MEMS display element)、電潤濕(electrowetting)元件、壓電場陶瓷顯示器(piezoelectric ceramic display)及包括碳奈米管之顯示元件。除了上述，藉由電或電磁作用改變對比、亮度、反射性、穿透性等等之顯示媒體可被包括。注意具有EL元件之顯示裝置實施例包括EL顯示器。包括電子發射器之顯示裝置實施例為包括場發射顯示器(field emission display，FED)和SED型平板顯示器(SED：surface-conduction electron-emitter display)。包括液晶元件之顯示裝置實施例包括液晶顯示器(即，透射液晶顯示器、傳輸反射式液晶顯示器、反射式液晶顯示器、直視液晶顯示器或投影式液晶顯示器)。包括電子墨水、電子液態粉末或電泳元件之顯示裝置實施例包括電子紙。在傳輸反射式液晶顯示器或反射式液晶顯示器的情況下，一些或全部的像素電極用作為反射式電極。例如，一些或全部的像素電極被形成以含有鋁、銀等等。在這樣的情況下，如SRAM之記憶電路可被提供在反射式電極下。因此，功率消耗可進一步降低。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式9)
在此實施方式中，利用本發明一實施方式之半導體裝置的顯示模組將參考第55圖進行說明。
在第55圖中的顯示模組8000內，觸控感測器8004連接至FPC 8003，胞8006連接至FPC 8005，背光單元8007、框架8009、印刷電路板8010及電池8011背提供在上蓋8001和下蓋8002之間。背光單元8007、電池8011、觸控感測器8004等等在一些情況下未被提供。
例如，本發明一實施方式之半導體裝置可被使用於胞8006。
上蓋8001和下蓋8002之形狀和尺寸可根據觸控感測器8004和胞8006的尺寸適當地改變。
觸控感測器8004可以為電阻式觸控感測器或電容式觸控感測器，並且可被形成與胞8006重疊。胞8006之相對基材(密封基材)可具有觸控感測的功能。光感測器可被提供在胞8006中的各個像素使得獲得光學觸控感測器。用於觸控感測器之電極可被提供在胞8006中的各個像素使得獲得電容式觸控感測器。
背光單元8007包括光源8008。光源8008可被提供在背光單元8007的端部分以及可使用光擴散板(light diffusing plate)。
框架8009可保護胞8006以及可用作為電磁屏蔽以阻隔操作印刷電路板8010產生之電磁波。框架 8009可用作散熱板。
印刷電路板8010具有用於輸出影像訊號及時脈訊號之低功率供應電路和訊號處理電路。作為用以供應功率之功率供應電路之功率源，可使用單獨提供之外部市用功率源或利用電池8011之功率源。電極8011在利用市用功率源的情況下可被省略。
顯示模組8000可另外被提供有如極化板(polarizing plate)、遲延板(retardation plate)或稜鏡片(prism sheet)之組件。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式10)
在此實施方式中，利用本發明實施方式之半導體裝置的電子裝置實施例將被敘述。
利用本發明一實施方式之半導體裝置之電子裝置的具體實施例如下：電視、監視器等等的顯示裝置、發光裝置、桌上型和膝上型個人電腦、文字處理器、其中重製儲存於如數位多功能光碟(digital versatile discs，DVDs)之紀錄媒體之靜態影像和動態影像之影像重製裝置、攜帶式CD播放器、收音機、錄音機、立體聲耳機、音響、座鐘、掛鐘、無繩電話手機、無線電收發機、行動電話、車用電話、便攜式遊戲機、平板終端、固定遊戲機諸如彈球機、計算器、便攜式信息終端、筆記型電腦、電 子書閱讀器、電子轉換器、音頻輸入設備、攝像機、數位相機、電動剃刀、如微波爐、電飯煲、電動洗衣機、電動吸塵器、熱水器、電風扇、吹風機之高頻加熱設備、如空調、加濕器和除濕機之空氣空調系統、洗碗機、乾衣機碟、乾衣機、床墊乾燥機、電冰箱、電冰櫃、電子冰箱、保存DNA之冰櫃、手電筒、如鏈鋸、煙霧探測器之電動工具、如透析器之醫療設備。其它實施例如下：如導向燈、交通燈、傳送帶、電梯、自動扶梯、工業機器人、電力存儲系統之工業設備，以及用以調整功率供應量及智能電網之功率儲存設備。此外，利用從功率儲存單元之功率之燃料引擎或電動馬達驅動的移動物體等等也包括在電子裝置的類別。移動物體的實施例包括電動汽車(electric vehicles，EV)、其中包括內燃機和電動機之混合動力電動汽車(hybrid electric vehicles，HEV)、插入式混合動力電動汽車(plug-in hybrid electric vehicles，PHEV)、其中這些車輛的車輪被履帶取代之履帶車、包括馬達輔助自行車之電動自行車、摩托車、電動輪椅、高爾夫球車、船、艦艇、潛艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器和飛船。
第56A圖繪示攜帶式遊戲機包括外殼901、外殼902、顯示部分903、顯示部分904、麥克風905、喇叭906、操作鍵907、觸控筆908等等。第56A圖中，即使攜帶式遊戲機具有兩個顯示部分903和904，包括在攜帶式遊戲機內的顯示部分之數目不限制於此。
第56B圖繪示攜帶式資料終端包括第一外殼911、第二外殼912、第一顯示部分913、第二顯示部分914、接頭915、操作鍵916等等。第一顯示部分913提供在第一外殼911內，及第二顯示部分914提供在第二外殼912內。第一外殼911和第二外殼912由接頭915彼此互相連接，第一外殼911和第二外殼912之間的角度可由接頭915改變。在第一顯示部分913的影像可被切換根據在接頭915之第一外殼911和第二外殼912之間的角度。具有角度輸入功能之顯示裝置可被使用作為至少一第一顯示部分913和第二顯示部分914。注意位置輸入功能可被添加藉由在顯示裝置中提供觸控平板。可替代地，位置輸入功能可被添加藉由提供稱作光感測器之光電轉換元件在顯示裝置之像素部分。
第56C圖繪示膝上型個人電腦之實施例，其包括外殼921、顯示部分922、鍵盤923、指向裝置924等等。
第56D圖繪示電子冷藏室-冷凍室包括外殼931、用於冷藏室的門932、用於冷凍室的門933等等。
第56E圖繪示攝影機，其包括第一外殼941、第二外殼942、顯示部分943、操作鍵944、鏡頭945、接頭946等等。操作鍵944和鏡頭945被提供在第一外殼941，及顯示部分943被提供在第二外殼942。第一外殼941和第二外殼942藉由接頭946彼此連接，及第一外殼941和第二外殼942之間的角度可以由接頭946改變。顯 示在顯示部分943之影像根據在接頭946之第一外殼941和第二外殼942之間的角度被切換。
第56F圖繪示普通車輛包括車身951、輪子952、儀錶板953、燈954等等。
此實施方式可以與任何本說明書中其它實施方式做適當地組合。
(實施方式11)
在此實施方式中，進行說明氧化物半導體之結構和特性。
<氧化物半導體之結構>
氧化物半導體被分類為單晶氧化物半導體和非單晶氧化物半導體。非單晶氧化物半導體之實施例包括對齊c軸之結晶氧化物半導體(CAAC-OS)、多晶氧化物半導體、微晶氧化物半導體(nc-OS)、類非晶氧化物半導體(a-like OS)以及非晶氧化物半導體。
從另一個角度，氧化物半導體被分類為非單晶氧化物半導體(a-OS)和結晶氧化物半導體。結晶氧化物半導體之實施例包括單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS。
[a-OS]
眾所周知，非晶結構通常被定義為半穩態和不固定， 並且等向性及具有非均勻結構。換句話說，非晶結構具有不固定鍵結角度及短程有序，但不具有長程有序。
這表示本質上穩定之氧化物半導體無法被認為是完全非晶氧化物半導體。此外，其為非等向性之氧化物半導體(即，氧化物半導體具有週期性的結構)無法被認為是完全非晶氧化物半導體。
注意a-like OS在微小區域具有週期性的結構，但同時具有孔洞及具有不穩定結構。因為這些原因，a-like OS具有相似於那些非晶氧化物半導體的物理特性。
[CAAC-OS]
CAAC-OS為一種具有複數個c軸對齊結晶部分(也稱為顆粒狀物)的氧化物半導體。
在綜合分析圖(也被稱為高解析度TEM圖)之亮場圖和CAAC-OS之繞射圖，為使用穿透式電子顯微鏡(transmission electron microscope，TEM)得到的，複數個顆粒狀物可以被觀察到。然而，在高解析度TEM圖中，介於顆粒狀物之間的邊界，即，晶界無法清楚觀察到。因此，在CAAC-OS中，因晶界造成電子移動率之減少是不太可能發生的。
由TEM觀察的CAAC-OS將在下面敘述。第57A圖繪示CAAC-OS之剖視的高解析度TEM圖實施例，這是從基本上平行於試片表面之方向被觀察。高解析度 TEM圖由球面像差校正功能所獲得。由球面像差校正功能所獲得之高解析度TEM圖也特別地稱為Cs校正高解析度TEM圖。Cs校正高解析度TEM圖可以由，例如，由JEOL Ltd.製造之原子解析度分析式電子顯微鏡(atomic resolution analytical electron microscope)JEM-ARM200F。
第57B圖為第57A圖中區域(1)之放大Cs校正高解析度TEM圖。第57B圖顯示金屬原子以顆粒狀物方式被排列。每個金屬原子層具有反映不平整之配置在CAAC-OS被形成之表面上(以下，該表面被稱為形成面)或CAAC-OS之頂表面，且配置成平行於CAAC-OS之形成表面或頂表面。
如第57B圖中，CAAC-OS具有特徵原子配置。特徵原子配置藉由第57C圖中的輔助線表示。第57B和57C圖證明顆粒狀物之尺寸大約為1nm至3nm，和由顆粒狀物引起的傾斜空間大約為0.8nm。因此，顆粒狀物也可以被稱為奈米晶體(nc)。因此，CAAC-OS也被稱為包括c軸對齊奈米晶體之氧化物半導體(CANC)。
此處，根據Cs校正高解析度TEM圖，在基材5120之CAAC-OS上之顆粒狀物5100的概要配置藉由在其中磚或區塊被堆疊的此種結構進行說明(參照第57D圖)。在其中如第57C圖所觀察之顆粒狀物之傾斜部分對應於第57D圖所示之區域5161。
第58A圖示出CAAC-OS平面從大致垂直於 試片表面的方向觀察的Cs校正高解析度TEM圖。第58B、58C和58D圖分別為第58A圖中區域(1)、(2)和(3)之放大Cs校正高解析度TEM圖。第58B、58C和58D圖表示金屬原子以三角形、四稜柱或六邊形配置被排列在顆粒狀物中。然而，在不同顆粒狀物之間的金屬原子沒有規則性的排列。
接著，CAAC-OS由X光繞射(X-ray diffraction，XRD)分析將被敘述。例如，當包括InGaZnO4晶體之CAAC-OS結構藉由面外方法被分析時，峰值出現在第59A圖中所示之繞射角(2θ)為31°。此峰值從InGaZnO4晶體之(009)平面衍生，其表示CAAC-OS中的晶體具有c軸對齊，且c軸大致朝垂直於形成表面或CAAC-OS頂表面之方向對齊。
注意在藉由面外方法之CAAC-OS結構分析中，其它峰值可出現在當2θ為36°時，而不是峰值在2θ為31°。峰值在2θ為36°表示包括在CAAC-OS部分中具有無c軸對齊之晶體。在藉由面外方法之分析中，高c軸對齊之CAAC-OS顯示之峰值出現在當2θ為31°時，而不是峰值在2θ為36°。
另一方面，在X光大致朝垂直於c軸方向入射在試片上之藉由面內方法之CAAC-OS結構分析中，峰值出現在當2θ為56°時。此峰值從InGaZnO4晶體之(110)平面衍生。在CAAC-OS情況下，當分析(scan)被執行在2θ固定為56°及使用試片表面之一般向量作為軸(軸) 做試片旋轉，如第59B圖所示，峰值無法清楚觀察到。相反地，在InGaZnO4單晶氧化物半導體清況下，當scan執行在2θ固定為56°時，如第59C圖所示，可以觀察到從晶面相當於(110)面衍生出的六的峰值。因此，使用XRD之結構分析顯示在CAAC-OS中a軸和b軸方向是不同的。
接著，CAAC-OS藉由電子繞射分析將被敘述。例如，當具有探測直徑300nm之電子束以平行於試片表面之方向入射在包括InGaZnO4晶體之CAAC-OS上，可以得到第60A圖所示之繞射圖(也被稱為區域選定穿透式電子繞射圖)。在這繞射圖中，包括從InGaZnO4晶體之(009)平面衍生之光點。因此，電子繞射圖也表示包括在CAAC-OS之顆粒狀物具有c軸對齊及c軸朝大致垂直於形成表面或CAAC-OS之頂表面的方向對齊。同時，第60B圖繪示繞射圖以電子束具有探測直徑300nm以垂直於試片之方向入射之相同試片表面之方式得到。如第60B圖所示，環形繞射圖被觀察到。因此，電子繞射也表示包括在CAAC-OS中的a軸和b軸顆粒狀物不具有規則對齊。第60B圖中的第一環被認為是從InGaZnO4晶體之(010)平面、(100)平面等等衍生。第60B圖中的第二環被認為是從InGaZnO4晶體之(110)平面等等衍生。
如上所述，CAAC-OS為一種具有高結晶性之氧化物半導體。雜質入口、缺陷形成等等可降低氧化物半導體的結晶性。這表示CAAC-OS具有可忽略雜質和缺陷 的量(即，氧空缺)。
注意雜質代表氧化物半導體主成分外的元素，如氫、碳、矽或過度金屬元素。例如，比包括在氧化物半導體之金屬元素具有與氧高強度鍵合之元素(具體地，矽等等)從氧化物半導體抽出氧，其導致原子排列混亂及降低氧化物半導體之結晶性。重金屬如鐵或鎳、氬、二氧化碳等等具有大原子半徑(或分子半徑)，並且因此擾亂了氧化物半導體之原子排列及將地結晶性。
包含在氧化物半導體中的雜質可以作為載子陷阱或載子產生源。此外，在氧化物半導體中的氧空缺當氫被捕捉於其中時可以作為載子陷阱或載子產生源。
因此，具有少量雜質和氧空缺數目之CAAC-OS有較低載子密度(具體地，低於8×1011/cm3、較佳地低於1×1011/cm3、進一步較佳地低於1×1010/cm3，以及大於或等於1×10-9/cm3)。這樣的氧化物半導體薄膜被稱為高純度本質或幾乎高純度本質氧化物半導體。CAAC-OS具有較低雜質濃度及較低密度的缺陷狀態。因此，CAAC-OS可被稱作為具有穩定特性之氧化物半導體。
[nc-OS]
nc-OS在高解析度TEM圖中具有其中晶體部分被觀察之區域和其中沒被清楚觀察之區域。在大多數情況下，包括在nc-OS中晶體部分的尺寸大於或等於1nm和小於或等於10nm，或大於或等於1nm和小於或等於3nm。 氧化物半導體包括其中尺寸為大於10nm和小於或等於100nm的晶體部分可以被稱為微晶氧化物半導體。例如，在nc-OS之高解析度TEM圖中，在某些情況下晶界未被清楚地觀察到。注意有一種可能性即奈米晶體的起源相同於CAAC-OS中的顆粒狀物。因此，nc-OS之晶體部分可被稱為下面所敘述之顆粒狀物。
在nc-OS中，微觀區域(例如，區域具有尺寸大於或等於1nm和小於或等於10nm，特別是，區域具有尺寸大於或等於1nm和小於或等於3nm)具有週期性的原子配置。在nc-OS中不同顆粒狀物之間沒有規則性的晶體方位。因此，無法觀察到整個薄膜的任何晶體方向。因此，在一些情況下，nc-OS無法從a-like OS或a-OS辨識出，根據分析方法。例如，當nc-OS進行結構分析藉由使用具有直徑大於顆粒狀物之尺寸之X光的面外方法時，示出晶體平面之峰值沒有出現。此外，像光暈置繞射圖可被觀察，當nc-OS使用具有探測直徑(即，50nm或更大)大於顆粒狀物尺寸的電子束進行電子繞射。
另一方面，當電子束具有探測直徑接近或小於顆粒狀物之尺寸被供應時，光點出現在nc-OS之奈米束電子繞射圖形中。此外，在nc-OS之奈米束電子繞射圖形中，可以觀察到複數個環狀分散光點。另外在nc-OS之奈米束電子繞射圖，複數個光點顯示在環狀區域中。
因為在如所述之顆粒狀物(奈米晶體)之間的沒有規則晶體方向，nc-OS也可以被稱為包括任意對齊奈米 結構(RANC)之氧化物半導體或包括沒對齊奈米結構(NANC)之氧化物半導體。
相較於a-OS，nc-OS為一種氧化物半導體具有高規則性。因此，nc-OS可能是比a-like OS和a-OS具有較低缺陷密度，但比CAAC-OS具有更高缺陷密度狀態。
[a-like OS]
a-like OS為一種具有結構中間體介於nc-OS和a-OS之間的氧化物半導體。氧化物半導體具有如此結構被特別稱為非晶形氧化物半導體(a-like OS)。
在a-like OS之高解析度TEM圖中，孔洞可被觀察到。此外，在高解析度TEM圖中，存在一個區域其中晶體部分被清楚觀察及一個區域其中晶體部分未被觀察。
a-like OS具有不穩定結構因為其包括孔洞。為了驗證a-like OS相較於CAAC-OS和nc-OS具有不穩定結構，結構的改變由電子照射所引起的將在下面敘述。
a-like OS(試片A)、nc-OS(試片B)和CAAC-OS(試片C)被準備作為進行電子照射。各個試片為In-Ga-Zn氧化物。
首先，得到每個試片之高解析度剖視TEM圖。高解析度剖視TEM圖示出所有試片具有晶體部分。
晶體部分之確定由以下確定。已知的是 InGaZnO4晶體之單位晶胞(unit cell)具有其中包括三層In-O層和六層Ga-Zn-O層的九層在c軸方向上堆疊。相鄰層之間的距離相同於(009)面晶格間隔(lattice spacing)(也被稱為d值)。該值從晶體分析被計算為0.29nm。因此，其中晶格間隔在晶格邊緣的部分大於或等於0.28nm和小於或等於0.30被視為InGaZnO4的晶體部分。每個晶格邊緣對應於InGaZnO4晶體之a-b面。
第61圖繪示每個試片之晶體部分(在點22至點45)的平均尺寸的變化。第61圖說明a-like OS之晶體部分尺寸隨著累積電子劑量的增加而增加。具體地，如第61圖所示，晶體部分從TEM觀察開始時大約為1.2nm(也指為起始核)成長至大約2.6nm當累積電子劑量為4.2×108e-/nm2時。相反的，在nc-OS和CAAC-OS中晶體部分尺寸顯示從開始電子照射至累積電子劑量為4.2×108e-/nm2時改變不大。具體地，如第61圖所示，在nc-OS和CAAC-OS中晶體部分尺寸分別大約為1.4nm和2.1nm，無論累積電子劑量。
以這種方式，a-like OS中晶體部分之成長為藉由電子照射誘發。相反的，在nc-OS和CAAC-OS中，晶體部分之成長很難藉由電子照射誘發。因此，a-like OS相較於nc-OS和CAAC-OS具有不穩定結構。
a-like OS具有比nc-OS和CAAC-OS較低密度因為其包括孔洞。具體地，a-like OS之密度大於或等於78.6%和密度小於92.3%之單晶氧化物半導體具有相同組 成物。每個nc-OS和CAAC-OS之密度大於或等於92.3%和密度小於100%之單晶氧化物半導體具有相同組成物。注意形成氧化物半導體具有密度低於78%是困難的。
例如，在氧化物半導體具有In：Ga：Zn=1：1：1原子比之情況下，具有菱形晶系晶體結構之單晶InGaZnO4之密度為6.357g/cm3。因此，在氧化物半導體具有In：Ga：Zn=1：1：1原子比之情況下，a-like OS之密度大於或等於5.0g/cm3和小於5.9g/cm3。例如，在氧化物半導體具有In：Ga：Zn=1：1：1原子比之情況下，nc-OS和CAAC-OS各自的密度大於或等於5.9g/cm3和小於6.3g/cm3。
注意在一些情況下具有相同組成物之單晶結構之氧化物半導體是不存在的。在這種情況下，具有不同組成物之單晶氧化物半導體為以適當比例的組合，這使得它能夠計算相當於具有所需成分之單晶氧化物半導體之密度。具有所需成分之單晶氧化物半導體之密度可以使用根據具有不同成分之單晶氧化物半導體的加權平均來計算。注意其較佳地使用越少種類的單晶氧化物半導體越好來計算密度。
如上所述，氧化物半導體具有各種結構和各種特性。注意氧化物半導體可以為包括，例如，兩個或多個非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS薄膜的堆疊薄層。
<沉積模型>
CAAC-OS及nc-OS之沉積模型實施例將在下面敘述。
第62A圖為其中CAAC-OS藉由濺鍍方法沉積之沉積腔體的示意圖。
靶材5130被安裝在背板上。複數個磁鐵被提供以面向靶材5130並且有背板位於它們之間。複數個磁鐵產生磁場。濺鍍方法其中由利用磁鐵的磁場增加沉積率被稱為磁控濺鍍方法(magnetron sputtering method)。
基材5120被置放以面對靶材5130，以及距離d(也稱為靶材-基材距離(T-S距離))大於或等於0.01m和小於或等於1m，較佳地大於或等於0.02m和小於或等於0.5m。沉積腔體大多填充沉積氣體(即，氧氣、氬氣或含有5vol%或更多氧的混合氣體)，以及沉積腔體內的壓力被控制大於或等於0.01Pa和小於等於100Pa，較佳地大於或等於0.1Pa和小於等於10Pa。此處，藉由施加一定值或更多之電壓至靶材5130開始放電，並且可觀察到電漿。磁場在相鄰靶材5130形成高密度電漿區域。在高密度電漿區域中，沉積氣體被離子化，因此產生離子5101。離子5101之實施例包括氧離子(O+)和氬離子(Ar+)。
此處，靶材5130具有其中包括複數個晶粒(crystal grains)之多晶結構以及其中剝離平面存在於至少一晶粒內。第63A圖繪示作為實施例之包括於靶材5130 之InGaZnO4晶體之結構。注意第63A圖繪示其中InGaZnO4晶體從平行於b軸方向觀察的結構情況。第63A圖表示在Ga-Zn-O層中的氧原子位於靠近那些相鄰的Ga-Zn-O層。
產生在高密度電漿區域之離子5101藉由電場被加速朝向靶材5130，並且撞擊靶材5130。在這時後，其中為平面狀(顆粒狀)濺鍍顆粒的顆粒狀物5100a及5100b被分離且從剝離面濺鍍。注意顆粒狀物5100a及5100b的結構可通過離子5101碰撞的衝擊而變形。
顆粒狀物5100a為具有三角面之平面狀(顆粒狀)濺鍍顆粒，即，正三角面。顆粒狀物5100b為具有六角面之平面狀(顆粒狀)濺鍍顆粒，即，正六角面。注意如顆粒狀物5100a及5100b之平面狀(顆粒狀)濺鍍顆粒被統稱為顆粒狀物5100。顆粒狀物5100之平面形狀不限制於三角或六角。例如，平面可具有由兩個或多個三角形成之形狀。例如，四邊形(即，菱形)可以透過結合兩個三角(即，正三角形)形成。
顆粒狀物5100的厚度係根據沉積氣體等等之類型決定。顆粒狀物5100的厚度較佳地為均勻，原因將在後面敘述。此外，濺鍍顆粒較佳地相較於具有較大厚度之晶粒(dice)形狀具有較小厚度之顆粒狀物形狀。例如，顆粒狀物5100的厚度為大於或等於0.4nm和小於或等於1nm，較佳地大於或等於0.6nm和小於或等於0.8nm。此外，例如，顆粒狀物5100的寬度為大於或等於1nm和 小於或等於3nm，較佳地大於或等於1.2nm和小於或等於2.5nm。顆粒狀物5100可對應於TEM觀察之a-like OS之初始階段之初始晶核。例如，當離子5101撞擊包括In-Ga-Zn氧化物之靶材5130時，其包括如第63B圖所示之Ga-Zn-O層、In-O層及Ga-Zn-O層的三層之顆粒狀物5100被分離。注意第63C圖顯示之顆粒狀物5100之分離結構為其中從平行於c軸的方向觀察。顆粒狀物5100具有包括兩Ga-Zn-O層並且In-O層在它們之間的奈米尺寸的三明治結構。
顆粒狀物5100當穿過電漿時可接收電荷，使得側表面是帶負或正電荷。在顆粒狀物5100中，例如，氧原子位於其側表面上可以帶負電荷。當側表面被充電以相同的極性，電荷互相排斥，並且相應地，顆粒狀物5100可維持平面(顆粒)形狀。在其中CAAC-OS為In-Ga-Zn氧化物的情況下，其有可能鍵合到銦原子的氧原子為負電荷。另一種可能為鍵合到銦原子、鎵原子或鋅原子的氧原子為負電荷。此外，顆粒狀物5100當通過電漿時可藉由與銦原子、鎵原子、鋅原子、氧原子等等鍵合成長。顯示在第61圖中試片A之平均晶體尺寸的增加可對應於電漿中的成長量。此處，在其中基材5120的溫度在室溫附近的情況下，在基材5120上的顆粒狀物5100很難成長；因此，形成nc-OS(參閱第62B圖)。當基材5120具有大尺寸時nc-OS可以被沉積，因為nc-OS的沉積可以在室溫下進行。注意為了在電漿中成長顆粒狀物5100，在濺 鍍時增加沉積功率是有效的。高沉積功率可穩定顆粒狀物5100的結構。
如第62A和62B圖所示，顆粒狀物5100在電漿中飛行且飄揚到基材5120。因為顆粒狀物5100帶電，當顆粒狀物5100接近另一個顆粒狀物5100時，發生互斥。此處，在基材5120上，產生平行於基材5120之頂表面方向上的磁場(也稱為水平磁場)。基材5120和靶材5130之間的電位差被給定時，相應地，電流可能從基材5120流向靶材5130。因此，顆粒狀物5100在基材5120之頂表面藉由磁場和電流效應可被給定一個力(洛侖茲力，Lorentz force)。這可由佛來明左手定則(Fleming's left-hand rule)解釋
顆粒狀物5100之質量大於原子。因此，為了移動顆粒狀物5100至基材5120之頂表面，從外部施加一些力至顆粒狀物5100是重要的。一種類型的力可藉由磁場和電流的作用產生。為了施加足夠的力至顆粒狀物5100以使顆粒狀物5100移動至基材5120之頂表面上，其較佳地提供，在頂表面，其中磁場在平行於基材5120頂表面方向上的區域為10G或更多，較佳地為20G或更多，進一步較佳地為30G或更多，仍更佳地為50G或更多。可替代地，其較佳地提供，在頂表面其中磁場在平行於基材5120頂表面方向上的區域為1.5倍或更多，較佳地為2倍或更多，更佳地為3倍或更多，進一步較佳地為5倍或更多，或如垂直於基材5120頂表面之方向的磁場 一樣高。
此時，磁鐵和基材5120向對地移動或旋轉，在基材5120頂表面上之水平磁場方向持續變化。因此，顆粒狀物5100藉由接收各種方向的力可在基材5120之頂表面上之各種方向移動。
此外，如第62A圖所示，當基材5120加熱時，介於顆粒狀物5100和基材5120之間的電阻因為磨擦可能減低。其結果是，顆粒狀物5100在其中其平面面對基材5120之狀態中可在基材5120頂表面上滑動。然後，當顆粒狀物5100到達其它以被沉積之顆粒狀物5100之側表面，顆粒狀物5100之側表面變鍵合。此時，顆粒狀物5100之側表面之氧離子被消除。隨著氧離子的消除，CAAC-OS中的氧空缺被填滿；因此，CAAC-OS具有低密度的缺陷狀態。注意基材5120頂表面的溫度為，例如，大於或等於100℃和小於500℃、大於或等於150℃和小於450℃或大於或等於170℃和小於400℃。因此，即使當基材具有大尺寸時，沉積CAAC-OS是可能的。
此外，在基材5120上的顆粒狀物5100被加熱，從而原子被重新排列，以及因離子5101撞擊的結構劣化可被減低。其結構劣化被減低之顆粒狀物5100係為大致上單晶。即使顆粒狀物5100鍵合之後被加熱，顆粒狀物5100的膨脹和收縮因為顆粒狀物5100為大致上單晶較不可能發生。因此，如因為顆粒狀物5100之間的空間膨脹之晶界的缺陷的形成可被防止，相應地，裂縫的產 生可以被防止。
CAAC-OS不具有如整面單晶氧化物半導體之結構，但具有像堆疊磚或塊之顆粒狀物5100(奈米晶體)群組之排列。此外，晶界不存在於顆粒狀物5100之間。此外，即使如由於在沉積時加熱或加熱或沉積後彎曲之縮小的變形可發生在CAAC-OS中，但其有可能減輕局部應力或釋放變形。因此，此結構適合用於可撓式半導體裝置。注意nc-OS具有其中顆粒狀物5100(奈米晶體)為隨機地堆疊的排列。
當靶材5130被離子5101濺鍍，除了顆粒狀物5100、氧化鋅等等外可被分離。氧化鋅比顆粒狀物5100輕因而可在顆粒狀物5100前到達基材5120之頂表面。因此，氧化鋅形成具有大於或等於0.1nm和小於或等於10nm、大於或等於0.2nm和小於或等於5nm、或大於或等於0.5nm和小於或等於2nm氧化鋅層5102。第64A至64D圖為剖視示意圖。
如第64A圖所繪示，顆粒狀物5105a及顆粒狀物5105b被沉積在氧化鋅層5102上。此處，顆粒狀物5105a及顆粒狀物5105b之側表面彼此接觸。此外，顆粒狀物5105c被認為是沉積在顆粒狀物5105b上，接著朝顆粒狀物5105b滑動。此外，與氧化鋅一起從靶材分離之複數個顆粒5103藉由從基材5120加熱結晶化以形成區域5105a1在顆粒狀物5105a的另一側表面。注意複數個顆粒5103可含有氧、鋅、銦、鎵等等。
接著，如第64B圖所繪示，區域5105a1成長至顆粒狀物5105a之部分已形成顆粒狀物5105a2。此外，顆粒狀物5105c之側表面與顆粒狀物5105b另一側表面接觸。
接著，如第64C圖所繪示，顆粒狀物5105d可被沉積在顆粒狀物5105a2及顆粒狀物5105b上，接著滑過顆粒狀物5105a2及顆粒狀物5105b。此外，顆粒狀物5105e可朝向在氧化鋅層5102上之顆粒狀物5105c之另一側表面滑動。
接著，如第64D圖所繪示，顆粒狀物5105d可被置放使得側表面之顆粒狀物5105d與側表面之顆粒狀物5105a2接觸。此外，側表面之顆粒狀物5105e可與另一側表面之顆粒狀物5105c接觸。與氧化鋅一起從靶材5130分離之複數個顆粒5103藉由從基材5120加熱結晶化以形成區域5105d1在顆粒狀物5105d的另一側表面。
如上所述，它可以被認為是顆粒狀物被放置以彼此接觸，然後成長係由側表面之顆粒狀物引起，從而CAAC-OS被形成在基材5120上。因此，CAAC-OS之各個顆粒狀物大於那些在nc-OS中的顆粒狀物。顯示在第61圖之試片B和試片C之間平均晶體尺寸的差對應於沉積後的成長量。
當介於顆粒狀物之間的間隔非常小時，顆粒狀物可形成大顆粒狀物。大顆粒狀物具有單晶結構。例如，從上面看時，顆粒狀物的尺寸可大於或等於10nm和 小於或等於200nm、大於或等於15nm和小於或等於100nm、或大於或等於20nm和小於或等於50nm。在這種情況下，在氧化物半導體使用於精密電晶體(minute transistor)，通道形成區可能配合其中的大顆粒狀物。也就是，具有單晶結構之區域可被使用作為通道形成區。此外，當顆粒狀物的尺寸增加時，具有單晶結構之區域可被使用作為電晶體之通道形成區、源極區以及汲極區。
在此方式中，當電晶體之通道形成區等等被形成在具有單晶結構的區域中時，在一些情況下電晶體之頻率特性可被增加。
如此種模型所示，顆粒狀物5100被認為是被沉積在基材5120上。因此，即使當形成表面不具有晶體結構時，CAAC-OS可被沉積；因此，此種情況之成長機制不同於磊晶成長。此外，雷射結晶(laser crystallization)於形成CAAC-OS是不需要的，以及可形成均勻薄膜即使在大面積玻璃基材等等。例如，即使當形成表面具有非晶結構時(即，形成表面由非晶氧化矽形成)，可以形成CAAC-OS。
此外，可發現在形成CAAC-OS中，顆粒狀物5100根據為形成表面之基材5120的頂表面被配置，即使當形成表面具有不平整時。例如，在其中基材5120之頂表面在原子層中為平整的情況下，顆粒狀物5100被配置使得平面平行於朝下a-b面。在其中顆粒狀物5100之厚度為均勻的情況下，可形成具有均勻的厚度、平整及高結 晶性的層。藉由堆疊n層(n為自然數)，可得到CAAC-OS。
在其中基材5120之頂表面不平整之情況下，其中顆粒狀物5100被沿著不平整排列之n層(n為自然數)被堆疊在CAAC-OS中。因為基材5120具有不平整，一些情況下在CAAC-OS中介於顆粒狀物5100之間的間隙容易被產生。注意，即使在這樣的情況下，顆粒狀物5100被配置使得介於顆粒狀物之間隙盡可能的小。因此，即使當形成表面具有不平整，可得到具有高結晶性之CAAC-OS。
因為CAAC-OS被認為是根據此模型被沉積，濺鍍顆粒較佳地具有較小厚度的顆粒狀物形。注意當顆粒狀物具有較大厚度之晶粒形時，朝向基材5120的平面發生變化；因此，在一些情況下晶體的厚度和方向無法是均勻的。
根據上述之沉積模型，有高結晶性之CAAC-OS甚至可在具有非晶結構之形成表面上被形成。
100‧‧‧半導體裝置
102,103,104,109,111,114,751‧‧‧電極
106,107,112,113,752,790,791‧‧‧絕緣層
108,108a,108b,108c‧‧‧氧化物半導體層
110‧‧‧絕緣層
150,750‧‧‧電晶體
190‧‧‧電容
700‧‧‧基材
753‧‧‧通道形成區
754,755,765‧‧‧n型雜質區
756‧‧‧側壁絕緣層
789‧‧‧元件分離區域

Claims (20)

  1. 一種半導體裝置，包含：第一電晶體，其包含第一閘極電極；以及第二電晶體，其包含第二閘極電極、源極電極、汲極電極及半導體層，其中：該源極電極在該第一閘極電極上，且該源極電極電性連接至該第一閘極電極；該半導體層在該源極電極及該汲極電極上，且該半導體層與該源極電極及該汲極電極接觸；該第二閘極電極在該半導體層上；及該半導體層包含：第一氧化物半導體層，該第一氧化物半導體層在該源極電極及該汲極電極上，且該第一氧化物半導體層與該源極電極及該汲極電極接觸；第二氧化物半導體層，該第二氧化物半導體層在該第一氧化物半導體層上，且該第二氧化物半導體層與該第一氧化物半導體層接觸；及第三氧化物半導體層，該第三氧化物半導體層在該第二氧化物半導體層上，且該第三氧化物半導體層與該第二氧化物半導體層接觸。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第三氧化物半導體層係與該第一氧化物半導體層之側表面及該第二氧化物半導體層之側表面接觸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一氧化物半導體層之最小導電帶及該第三氧化物半導體層之最小導電帶係為各自比該第三氧化半導體層之最小導體帶更靠近真空能階。
  4. 如申請專利範圍第1項所述之半導體裝置，其中：該第一氧化物半導體層及該第二氧化物半導體層各包含In-M-Zn氧化物，其中M係選自於Al、Ti、Ga、Y、Zr、La、Ce、Nd及Hf；及y1/x1大於y2/x2，其中：在該第一氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x1：y1：z1；及在該第二氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x2：y2：z2。
  5. 如申請專利範圍第1項所述之半導體裝置，更包含與該第一電晶體重疊之電容，其中：該電容包含介電質，該介電質插入在一對電極之間；及該對電極中的一個係由該源極電極分享。
  6. 如申請專利範圍第1項所述之半導體裝置，其中：該第二電晶體更包含第三閘極電極；及該第三閘極電極源自於該第一閘極電極之相同層。
  7. 如申請專利範圍第2項所述之半導體裝置，其中該第一氧化物半導體層之該側表面及該第二氧化物半導體層之該側表面係彼此對齊。
  8. 一種電子裝置包含如申請專利範圍第1項所述之半導體裝置。
  9. 一種半導體裝置，包含：第一電晶體，其包含第一閘極電極；以及第二電晶體，其包含第二閘極電極、源極電極、汲極電極及半導體層，其中：該源極電極在該第一閘極電極上，及該源極電極電性連接至該第一閘極電極；該半導體層與該源極電極及該汲極電極接觸；該第二閘極電極在該半導體層上；及該半導體層包含：第一氧化物半導體層，該第一氧化物半導體層在該源極電極及該汲極電極下，且該第一氧化物半導體層與該源極電極及該汲極電極接觸；第二氧化物半導體層，該第二氧化物半導體層在該第一氧化物半導體層、該源極電極及該汲極電極上，且該第二氧化物半導體層與該第一氧化物半導體層、該源極電極及該汲極電極接觸；及第三氧化物半導體層，該第三氧化物半導體層在該第二氧化物半導體層上，且該第三氧化物半導體層與該 第二氧化物半導體層接觸。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第三氧化物半導體層係與該第一氧化物半導體層之側表面及該第二氧化物半導體層之側表面接觸。
  11. 如申請專利範圍第9項所述之半導體裝置，其中該第一氧化物半導體層之最小導電帶及該第三氧化物半導體層之最小導電帶係為各自比該第三氧化物半導體層之最小導體帶更靠近真空能階。
  12. 如申請專利範圍第9項所述之半導體裝置，其中：該第一氧化物半導體層及該第二氧化物半導體層各包含In-M-Zn氧化物，其中M係選自於Al、Ti、Ga、Y、Zr、La、Ce、Nd及Hf；及y1/x1大於y2/x2，其中：在該第一氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x1：y1：z1；及在該第二氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x2：y2：z2。
  13. 如申請專利範圍第9項所述之半導體裝置，更包含與該第一電晶體重疊之電容，其中：該電容包含一介電質，該介電質插入在一對電極之間；及該對電極中的一個係由該源極電極分享。
  14. 如申請專利範圍第9項所述之半導體裝置，其中：該第二電晶體更包含第三閘極電極；及該第三閘極電極源自於該第一閘極電極之相同層。
  15. 如申請專利範圍第10項所述之半導體裝置，其中該第一氧化物半導體層之該側表面及該第二氧化物半導體層之該側表面係彼此對齊。
  16. 一種電子裝置包含如申請專利範圍第9項所述之半導體裝置。
  17. 一種製造半導體裝置的方法，該方法包含步驟：形成電晶體，該電晶體包括利用半導體基材之第一閘極電極使得通道形成區位於該半導體基材中；形成第一絕緣層在該電晶體上；形成源極電極及汲極電極，使得該源極電極電性連接至該第一閘極電極；形成半導體層在該源極電極及該汲極電極上，且該半導體層與該源極電極及該汲極電極接觸；以及形成第二閘極電極在該半導體層上，其中：該半導體層包含：第一氧化物半導體層，該第一氧化物半導體層在該源極電極及該汲極電極上，且該第一氧化物半導體層與該源極電極及該汲極電極接觸；第二氧化物半導體層，該第二氧化物半導體層在 該第一氧化物半導體層上，且該第二氧化物半導體層與該第一氧化物半導體層接觸；及第三氧化物半導體層，該第三氧化物半導體層在該第二氧化物半導體層上，且該第三氧化物半導體層與該第二氧化物半導體層接觸。
  18. 如申請專利範圍第17項所述之方法，其中該半導體層被形成使得該第三氧化物半導體層與該第一氧化物半導體層之側表面及該第二氧化物半導體層之側表面接觸。
  19. 如申請專利範圍第17項所述之方法，其中：該第一氧化物半導體層及該第二氧化物半導體層各包含In-M-Zn氧化物，其中M係選自於Al、Ti、Ga、Y、Zr、La、Ce、Nd及Hf；及y1/x1大於y2/x2，其中，在該第一氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x1：y1：z1；及在該第二氧化物半導體層中之該In-M-Zn氧化物的組成物為In：M：Zn=x2：y2：z2。
  20. 如申請專利範圍第17項所述之方法，更包含步驟：形成與該電晶體重疊之一電容，其中形成該電容包括步驟：形成介電質在該源極電極上；及 形成一電極在該介電質上。
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