TW201529876A - 氧化物半導體的製造方法 - Google Patents

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Abstract

本發明的一個方式的目的之一是提供一種可用於電晶體的半導體等的結晶氧化物半導體。本發明的一個方式是一種使用濺射裝置的氧化物半導體的製造方法，其中，該濺射裝置包括：包含銦、元素M(鋁、鎵、釔或錫)、鋅及氧的靶材；與靶材的表面對置的基板；以及設置在靶材的背面一側的包含第一磁鐵及第二磁鐵的磁鐵單元，並且，在經過從磁鐵單元向基板的垂直距離為10mm的地點且平行於靶材的背面的平面中的水平磁場的最大強度為350G以上且2000G以下的條件下進行成膜。

Description

氧化物半導體的製造方法
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。例如，本發明的一個方式尤其係關於一種半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器。另外，關於一種半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器的製造方法。或者，關於一種半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器的驅動方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
使用在具有絕緣表面的基板上的半導體來形 成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路或顯示裝置等的半導體裝置。作為可以應用於電晶體的半導體，已知的是矽膜。
作為用於電晶體的半導體的矽膜，根據用途分別使用非晶矽膜或多晶矽膜。例如，當應用於構成大型顯示裝置的電晶體時，較佳為使用已確立了大面積基板上的成膜技術的非晶矽膜。另一方面，當應用於構成一體地形成有驅動電路的高功能的顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽膜。作為多晶矽膜的形成方法，已知藉由對非晶矽膜進行高溫下的加熱處理或雷射處理來形成的方法。
近年來，氧化物半導體受到關注。例如，公開了一種使用非晶In-Ga-Zn氧化物膜的電晶體(參照專利文獻1)。氧化物半導體可以利用濺射法等形成，所以可以用於構成大型顯示裝置的電晶體的半導體。使用氧化物半導體的電晶體具有高場效移動率，因而可以實現一體地形成有驅動電路的高功能顯示裝置。此外，因為可以改良使用非晶矽膜的電晶體的生產設備的一部分而利用，所以在降低設備投資的方面上也有利。
在1985年報告了結晶In-Ga-Zn氧化物的合成(參照非專利文獻1)。此外，在1995年報告了In-Ga-Zn氧化物具有同源結構(homologous structure)並由組成式InGaO3(ZnO)m(m是自然數)表示(參照非專利文獻2)。
此外，在2012年報告了具有比使用非晶In-Ga-Zn氧化物膜的電晶體更高的電特性及可靠性的使用結晶In-Ga-Zn氧化物膜的電晶體(參照非專利文獻3)。其中報告了在具有CAAC(C-Axis Aligned Crystal：c軸配向結晶)的In-Ga-Zn氧化物膜中觀察不到明確的晶界。
[專利文獻1]日本專利申請公開第2006-165528號公報
[非專利文獻1] N. Kimizuka, and T. Mohri: Journal of Solid State Chemistry, 1985, volume 60, pp.382-384
[非專利文獻2] N. Kimizuka, M. Isobe, and M. Nakamura: Journal of Solid State Chemistry, 1995, volume 116, pp.170-178
[非專利文獻3] S. Yamazaki, J. Koyama, Y. Yamamoto, and K. Okamoto: SID 2012 DIGEST pp.183-186
本發明的一個方式的目的之一是提供一種可用於電晶體的半導體等的結晶氧化物半導體的製造方法。尤其是，本發明的一個方式的目的之一是提供一種晶界等缺陷少的結晶氧化物半導體的製造方法。
本發明的一個方式的其他的目的是提供一種使用氧化物半導體的半導體裝置。本發明的一個方式的其 他的目的是提供一種具有高場效移動率的電晶體。本發明的一個方式的其他的目的是提供一種電特性穩定的電晶體。本發明的一個方式的其他的目的是提供一種關閉狀態下(非導通時)的電流小的電晶體。本發明的一個方式的其他的目的是提供一種包括該電晶體的半導體裝置。本發明的一個方式的其他的目的是提供一種耐久性高的半導體裝置。本發明的一個方式的其他的目的是提供一種新穎的半導體裝置。
注意，對上述目的的描述並不妨礙其他目的存在。注意，本發明的一個方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中抽出。
(1)本發明的一個方式是一種使用濺射裝置的氧化物半導體的製造方法，其中，該濺射裝置包括：包含銦、元素M(鋁、鎵、釔或錫)、鋅及氧的靶材；與靶材的表面對置的基板；以及設置在靶材的背面一側的包含第一磁鐵及第二磁鐵的磁鐵單元，並且，在經過從磁鐵單元的表面向基板的垂直距離為10mm的地點且平行於靶材的背面的平面中的水平磁場的最大強度為350G以上且2000G以下的條件下形成氧化物半導體層。
(2)本發明的一個方式是一種使用濺射裝置的氧化物半導體的製造方法，其中，該濺射裝置包括：包含銦、元素M(鋁、鎵、釔或錫)、鋅及氧的靶材；以及與靶材的表面對置的基板，並且，在靶材的表面中的水平 磁場的最大強度為40G以上且800G以下的條件下形成氧化物半導體層。
(3)本發明的一個方式是(1)或(2)所記載的氧化物半導體的製造方法，其中靶材的純度為99.9wt%以上。
(4)本發明的一個方式是(1)至(3)中任一項所記載的氧化物半導體的製造方法，其中基板的表面溫度為100℃以上且450℃以下。
(5)本發明的一個方式是(1)至(4)中任一項所記載的氧化物半導體的製造方法，其中靶材與基板之間的垂直距離為10mm以上且600mm以下。
本發明的一個方式可以提供一種可用於電晶體的半導體等的結晶氧化物半導體的製造方法。尤其是，可以提供一種晶界等缺陷少的結晶氧化物半導體的製造方法。
本發明的一個方式可以提供一種使用氧化物半導體的半導體裝置。此外，可以提供一種具有高場效移動率的電晶體。此外，可以提供一種電特性穩定的電晶體。此外，可以提供一種關閉狀態下(非導通時)的電流小的電晶體。此外，可以提供一種包括該電晶體的半導體裝置。此外，可以提供一種耐久性高的半導體裝置。此外，可以提供一種新穎的半導體裝置。注意，對上述效果的描述並不妨礙其他效果存在。本發明的一個方式並不需要具有所有上述效果。除上述效果外的效果從說明書、圖 式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中抽出。
100‧‧‧靶材
101‧‧‧濺射裝置
110‧‧‧底板
120‧‧‧靶材架
130‧‧‧磁鐵單元
130N‧‧‧磁鐵
130S‧‧‧磁鐵
132‧‧‧磁鐵架
140‧‧‧墊片
150‧‧‧切斷面
160‧‧‧基板
170‧‧‧基板架
180a‧‧‧磁力線
180b‧‧‧磁力線
190‧‧‧電漿
192‧‧‧陽離子
194‧‧‧濺射粒子
400‧‧‧基板
402‧‧‧絕緣體
404‧‧‧導電體
406a‧‧‧半導體
406b‧‧‧半導體
406c‧‧‧半導體
408‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
418‧‧‧絕緣體
423a‧‧‧低電阻區
423b‧‧‧低電阻區
424a‧‧‧導電體
424b‧‧‧導電體
426a‧‧‧導電體
426b‧‧‧導電體
428‧‧‧絕緣體
500‧‧‧基板
502‧‧‧絕緣體
504‧‧‧導電體
506a‧‧‧半導體
506b‧‧‧半導體
506c‧‧‧半導體
508‧‧‧絕緣體
512‧‧‧絕緣體
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516b‧‧‧導電體
518‧‧‧絕緣體
600‧‧‧基板
604‧‧‧導電體
606a‧‧‧半導體
606b‧‧‧半導體
606c‧‧‧半導體
612‧‧‧絕緣體
613‧‧‧導電體
616a‧‧‧導電體
616b‧‧‧導電體
618‧‧‧絕緣體
620‧‧‧絕緣體
700‧‧‧成膜裝置
701‧‧‧大氣側基板供應室
702‧‧‧大氣側基板傳送室
703a‧‧‧負載鎖定室
703b‧‧‧卸載閉鎖室
704‧‧‧傳送室
705‧‧‧基板加熱室
706a‧‧‧成膜室
706b‧‧‧成膜室
706c‧‧‧成膜室
751‧‧‧低溫冷阱
752‧‧‧載物台
761‧‧‧盒式介面
762‧‧‧對準介面
763a‧‧‧傳送機器人
763b‧‧‧傳送機器人
764‧‧‧閘閥
765‧‧‧加熱載物台
766‧‧‧靶材
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769‧‧‧基板
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771‧‧‧低溫泵
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780‧‧‧質量流量控制器
781‧‧‧精製器
782‧‧‧氣體加熱機構
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
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804‧‧‧天線
805‧‧‧整流電路
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807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
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904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
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912‧‧‧外殼
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915‧‧‧連接部
916‧‧‧操作鍵
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924‧‧‧指向裝置
931‧‧‧外殼
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941‧‧‧外殼
942‧‧‧外殼
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944‧‧‧操作鍵
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946‧‧‧連接部
951‧‧‧車
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1189‧‧‧ROM介面
1190‧‧‧基板
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1192‧‧‧ALU控制器
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1194‧‧‧中斷控制器
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1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
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1300A‧‧‧移動設備
1300B‧‧‧移動設備
1300C‧‧‧移動設備
1310‧‧‧外殼
1311‧‧‧區域
1312‧‧‧區域
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2207‧‧‧絕緣體
2208‧‧‧絕緣體
2211‧‧‧半導體基板
2212‧‧‧絕緣層
2213‧‧‧閘極電極
2214‧‧‧閘極絕緣體
2215‧‧‧源極區及汲極區
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF標籤
5000‧‧‧基板
5001‧‧‧像素部
5002‧‧‧掃描線驅動電路
5003‧‧‧掃描線驅動電路
5004‧‧‧信號線驅動電路
5010‧‧‧電容佈線
5012‧‧‧閘極佈線
5013‧‧‧閘極佈線
5014‧‧‧汲極電極
5016‧‧‧電晶體
5017‧‧‧電晶體
5018‧‧‧液晶元件
5019‧‧‧液晶元件
5020‧‧‧像素
5021‧‧‧開關電晶體
5022‧‧‧驅動電晶體
5023‧‧‧電容元件
5024‧‧‧發光元件
5025‧‧‧信號線
5026‧‧‧掃描線
5027‧‧‧電源線
5028‧‧‧共用電極
5100‧‧‧顆粒
5120‧‧‧基板
5161‧‧‧區域
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸控面板
8005‧‧‧FPC
8006‧‧‧單元
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷電路板
8011‧‧‧電池
在圖式中：圖1A和圖1B為濺射裝置的一部分的透視圖；圖2為濺射裝置的一部分的剖面圖；圖3為濺射裝置的一部分的剖面圖；圖4為成膜裝置的一個例子的俯視圖；圖5A至圖5C示出成膜裝置的結構的一個例子；圖6A和圖6B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖7A和圖7B為本發明的一個方式的電晶體的剖面圖；圖8A和圖8B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖9A和圖9B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖10A和圖10B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖11A和圖11B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖12A至圖12C為本發明的一個方式的電晶體的剖 面圖；圖13A和圖13B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖14A和圖14B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖15A和圖15B為本發明的一個方式的電晶體的剖面圖；圖16A和圖16B為說明本發明的一個方式的電晶體的製造方法的剖面圖；圖17A至圖17C2為說明本發明的一個方式的電晶體的製造方法的剖面圖；圖18A和圖18B為說明本發明的一個方式的電晶體的製造方法的剖面圖；圖19A和圖19B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖20A和圖20B為本發明的一個方式的電晶體的剖面圖；圖21A和圖21B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖22A和圖22B為本發明的一個方式的電晶體的俯視圖及剖面圖；圖23A和圖23B為本發明的一個方式的電晶體的剖面圖；圖24A和圖24B為本發明的一個方式的電晶體的剖 面圖；圖25A和圖25B為本發明的一個方式的半導體裝置的剖面圖；圖26A和圖26B為本發明的一個方式的半導體裝置的電路圖；圖27A和圖27B為本發明的一個方式的記憶體裝置的電路圖；圖28為本發明的一個方式的RF標籤的方塊圖；圖29A至圖29F示出本發明的一個方式的RF標籤的使用實例；圖30為本發明的一個方式的CPU的方塊圖；圖31為本發明的一個方式的記憶元件的電路圖；圖32A至圖32C為本發明的一個方式的顯示裝置的俯視圖及電路圖；圖33示出本發明的一個方式的顯示模組；圖34A至圖34F示出本發明的一個方式的電子裝置；圖35A至圖35C-2示出本發明的一個方式的電子裝置；圖36A至圖36C為半導體疊層的剖面圖以及能帶結構的圖；圖37示出磁鐵單元的水平磁場的強度與XRD結構分析結果之間的關係；圖38A和圖38B示出磁鐵單元的水平磁場的強度與 XRD強度之間的關係；圖39A和圖39B示出基板面內的半導體的厚度分佈以及磁鐵單元的水平磁場的強度與XRD之間的關係；圖40A至圖40D為CAAC-OS剖面的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖41A至圖41D為CAAC-OS平面的Cs校正高解析度TEM影像；圖42A至圖42C為CAAC-OS及單晶氧化物半導體的XRD結構分析結果；圖43A和圖43B示出CAAC-OS的電子繞射圖案；圖44示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同部分的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。
另外，電壓大多指某個電位與標準電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於特定本發明的一個方式的序數詞有時不一致。
注意，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導體”和“絕緣體”的境界模糊，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的境界模糊，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度為低於0.1atomic%的元素是雜質。有時由於包含雜質而例如導致在半導體中形成DOS(Density of State：態密度)，載子移動率降低或結晶性 降低等。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第一族元素、第二族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
注意，雖然在下面所示的實施方式中說明半導體為氧化物半導體的情況，但不侷限於此。例如，作為半導體，也可以使用具有多晶結構、單晶結構等的矽、鍺等。或者，也可以使用應變矽等具有應變的半導體。或者，作為半導體，也可以使用可用於高電子移動率電晶體(HEMT：High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。藉由使用這種半導體，能夠實現適應於高速工作的電晶體。
另外，在本說明書中，在記載為“A具有濃度B的區域”時，例如包括：A的某區域整體在深度方向上的濃度為B的情況；A的某區域在深度方向上的濃度的平均值為B的情況；A的某區域在深度方向上的濃度的中值為B的情況；A的某區域在深度方向上的濃度的最大值為B的情況；A的某區域在深度方向上的濃度的最小值為B的情況；A的某區域在深度方向上的濃度的結束值為B的情況；以及A中的在測量上能夠得到可能是個準確的值 的區域的濃度為B的情況等。
此外，在本說明書中，在記載為“A具有大小B、長度B、厚度B、寬度B或距離B的區域”時，例如包括：A的某區域整體的大小、長度、厚度、寬度或距離為B的情況；A的某區域的大小、長度、厚度、寬度或距離的平均值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的中值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最大值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最小值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的結束值為B的情況；以及A中的在測量上能夠得到可能是個準確的值的區域的大小、長度、厚度、寬度或距離為B的情況等。
<濺射裝置>
下面，說明本發明的一個方式的濺射裝置以及使用該濺射裝置形成結晶氧化物半導體的方法。
圖1A是濺射裝置101的一部分的透視圖。圖1B為表示對應於圖1A的切斷面150的剖面的透視圖。
圖1A和圖1B所示的濺射裝置101包括：靶材架120；靶材架120上的底板110；底板110上的靶材100；隔著底板110設置在靶材100之下的包括磁鐵130N及磁鐵130S的磁鐵單元130；以及支撐磁鐵單元130的磁鐵架132。在本說明書中，將多個磁鐵的組合稱為磁鐵 單元。磁鐵單元也可以被稱為陰極、陰極磁鐵、磁力構件、磁力零件等。
靶材架120與底板110由螺釘(螺栓等)被固定，被施加相同電位。靶材架120隔著底板110支撐靶材100。
底板110固定靶材100。
濺射裝置101也可以在底板110的內部或下部具有水路。藉由使流體(空氣、氮、稀有氣體、水、油等)流過水路，可以抑制在進行濺射時靶材100的溫度上升所引起的放電異常或者靶材100等構件的變形所引起的濺射裝置101的損傷等。此時，藉由用黏合構件將底板110與靶材100接合在一起，冷卻性能得到提高，所以是較佳的。
藉由在靶材架120與底板110之間設置墊片140，雜質不容易從外部或水路侵入濺射裝置101，所以是較佳的。
在磁鐵單元130中，以彼此不同的極性朝向靶材100的方式配置磁鐵130N及磁鐵130S。在此說明磁鐵130N的N極朝向靶材100，且磁鐵130S的S極朝向靶材100的情況。注意，磁鐵單元130中的磁鐵及極性的配置不侷限於此。也不侷限於圖1B所示的配置。
圖2示出圖1A和圖1B所示的濺射裝置101的剖面圖。在圖2中，示出以面對靶材100的方式配置的基板架170以及被基板架170支撐的基板160。此外，還 示出由磁鐵單元130形成的磁力線180a及磁力線180b。
磁力線180a為形成靶材100表面附近的水平磁場的磁力線之一。靶材100的表面附近例如是指從靶材100表面的垂直距離為0mm以上且10mm以下，尤其是0mm以上且5mm以下的區域。
磁力線180b為在離磁鐵單元130表面有垂直距離d的平面上形成水平磁場的磁力線之一。垂直距離d例如為0mm以上且20mm以下或者5mm以上且15mm以下。
在進行成膜時，施加到靶材架120的電位V1例如比施加到基板架170的電位V2低。施加到基板架170的電位V2例如為接地電位。施加到磁鐵架132的電位V3例如為接地電位。注意，電位V1、電位V2以及電位V3不侷限於上述電位。也可以不對靶材架120、基板架170和磁鐵架132中的全部施加電位。例如，基板架170也可以處於電浮動狀態。
在圖1A、圖1B以及圖2中，示出不使底板110及靶材架120與磁鐵單元130及磁鐵架132電連接的例子，但是不侷限於此。例如，底板110及靶材架120與磁鐵單元130及磁鐵架132也可以電連接且被施加相同電位。
圖3示出圖1A、圖1B及圖2所示的濺射裝置101在工作時的靶材100附近的狀態。
對濺射裝置101供應成膜氣體(例如，氬等 稀有氣體、氧、氮等)，固定壓力(例如，0.05Pa以上且10Pa以下，較佳為0.1Pa以上且0.8Pa以下)，對靶材架120施加電位V1。此時，在由磁鐵單元130形成的磁場中形成電漿190。電漿190的電位Vp比電位V1高。電漿190中的陽離子192因電位Vp與電位V1的電位差而加速向靶材100移動。當陽離子192碰撞到靶材100時，濺射粒子194被釋放出來。到達基板160的濺射粒子194沉積而形成膜。
在此，陽離子192的能量越高，濺射粒子194的能量也越高。濺射粒子194的能量越高，基板160與沉積膜之間的密接性越高。另外，當濺射粒子194的能量高時，促進基板160表面的濺射粒子194的遷移，可以形成高密度且高結晶性的膜。
另一方面，當濺射粒子194的能量過高時，濺射粒子194有可能進入基板160內部。此時，會產生基板160與濺射粒子194的混合區域。由於混合區域的組成不均勻，因此所形成的膜的密度及結晶性有可能下降。即使在沒有產生混合區域的情況下，由於濺射粒子194在具有高能量的狀態下碰撞到基板160，因此原子排列也有可能變得亂而降低所形成的膜的密度及結晶性。因此，較佳為藉由將電位V1及電位V2設定為適當的值來抑制濺射粒子194的能量。例如，V2-V1為50V以上且低於390V，較佳為50V以上且低於350V，更佳為50V以上且低於310V，進一步較佳為50V以上且低於270V。
此外，在濺射粒子194的能量過高的情況下，在所得到的膜中有可能形成多種結晶相。此時，在不同的結晶相之間有時形成晶界而降低缺陷態密度。因此，即使在獲得高密度且高結晶性的膜的情況下，由於具有多種結晶相，因此膜質也有時下降。
如上所述，濺射粒子194的能量有最適範圍。換而言之，藉由調節陽離子192的能量，來調節濺射粒子194的能量是重要的。
在此，藉由調節電位V1及電位Vp，可以調節陽離子192的能量。例如，Vp-V1為60V以上且低於400V，較佳為60V以上且低於360V，更佳為60V以上且低於320V，進一步較佳為60V以上且低於280V。雖然調節陽離子192的能量的最簡單的方法是改變電位V1，但是，沉積速度也同時改變，因此在考慮生產率或良率的情況下，有時不能改變電位V1。
因此，較佳的是藉由改變電位V1及電位Vp，來調節陽離子192的能量。電位Vp例如可以藉由改變壓力、成膜氣體、磁鐵單元130的結構來調節。但是，壓力及成膜氣體的改變對膜質的影響很大，因此，在此對改變磁鐵單元130的結構的情況進行說明。
在固定電位V1時，電位Vp取決於電漿190與靶材100之間的電阻R等(參照圖3)。因此，為了降低電位Vp，降低電阻R即可。而為了提高電位Vp，增加電阻R即可。
例如，當提高由磁鐵單元130形成的磁場的強度時，留在電漿190中的電子的壽命變長。因此，電子與成膜氣體碰撞的概率提高，離子化效率提高，電漿190的密度提高。因此，從電漿190向靶材100流動的電流增加，而降低電阻R。
另一方面，當降低由磁鐵單元130形成的磁場的強度時，留在電漿190中的電子的壽命變短。因此，電子與成膜氣體碰撞的概率降低，離子化效率降低，電漿190的密度降低。因此，從電漿190向靶材100流動的電流減少，而增加電阻R。
例如，當使用濺射裝置101形成結晶氧化物半導體時，圖2所示的從磁鐵單元130表面的垂直距離d為10mm的平面中的水平磁場的最大強度為350G以上且2000G以下，較佳為350G以上且1000G以下，更佳為400G以上且800G以下，進一步較佳為450G以上且700G以下。磁場的強度可以由單位T表示。此時，可以將1G換算為0.1mT。
注意，水平磁場的強度可以採用垂直磁場的強度為0G時的值。
例如，當使用濺射裝置101進行結晶氧化物半導體的成膜時，靶材100表面上的水平磁場的最大強度為40G以上且800G以下，較佳為40G以上且500G以下，更佳為45G以上且400G以下，進一步較佳為50G以上且350G以下。
藉由將濺射裝置101中的磁場的強度設定為上述範圍，可以獲得高密度且高結晶性的氧化物半導體。另外，所得到的氧化物半導體很少包含多種結晶相，而包含實質上單一的結晶相。
為了進一步提高所得到的氧化物半導體的結晶性，也可以提高基板160的表面溫度。藉由提高基板160的表面溫度，即使在濺射粒子194的能量下降的情況下，也可以促進基板160表面上的濺射粒子194的遷移。因此，可以獲得密度更高且結晶性更高的氧化物半導體。注意，基板160的表面溫度例如為100℃以上且450℃以下，較佳為150℃以上且400℃以下，更佳為170℃以上且350℃以下，即可。
當成膜氣體中的氧分壓過高時，容易形成包含多種結晶相的氧化物半導體，因此較佳為作為成膜氣體使用稀有氣體(氬、氦、氖、氪、氙等)與氧的混合氣體。例如，氧在整體中所占的比率低於50vol%，較佳為33vol%以下，更佳為20vol%以下，進一步較佳為15vol%以下。
另外，靶材100與基板160之間的垂直距離為10mm以上且600mm以下，較佳為20mm以上且400mm以下，更佳為30mm以上且200mm以下，進一步較佳為40mm以上且100mm以下。藉由將靶材100與基板160之間的垂直距離設定為上述範圍，有時可以抑制濺射粒子194到達基板160之前能量降低。另外，藉由將靶 材100與基板160之間的垂直距離設定為上述範圍，可以使濺射粒子194入射到基板160時的入射方向接近於垂直，因此有時可以減輕濺射粒子194的碰撞所導致的基板160的損傷。
<氧化物半導體的結構>
下面，對氧化物半導體的結構進行說明。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導 體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
<CAAC-OS>
首先，對CAAC-OS進行說明。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視場影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖40A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖40B示出將圖40A中的區域(1)放大的Cs校正高解析度TEM影像。由圖40B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖40B所示，CAAC-OS具有特有的原子排列。圖40C是以輔助線示出特有的原子排列的圖。由圖40B和圖40C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖40D)。在圖40C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖40D所示的區域5161。
圖41A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖41B、圖41C和圖41D分別示出將圖41A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖41B、圖41C和圖41D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖42A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖42B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖42C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可 以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖43A所示的繞射圖案(也稱為選區透過電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖43B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖43B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖43B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖43B中的第二環起因於(110)面等。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺陷等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺陷少的氧化物半導體。
包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與 氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
缺陷態密度低(氧缺陷少)的氧化物半導體可以具有低載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，使用CAAC-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟(normally-on))。高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。但是，使用CAAC-OS的電晶體電特性變動小且可靠性高。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，載子密度可以為低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。即，CAAC-OS可 以說是具有穩定的特性的氧化物半導體。
由於CAAC-OS的缺陷態密度低，所以因光照射等而生成的載子很少被缺陷能階俘獲。因此，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
<微晶氧化物半導體>
接著說明微晶氧化物半導體。
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧 化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
<非晶氧化物半導體>
接著，說明非晶氧化物半導體。
非晶氧化物半導體是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
<amorphous-like氧化物半導體>
注意，氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體 特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(樣本A)、nc-OS(樣本B)和CAAC-OS(樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖44示出調查了各樣本的結晶部(22個部分 至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖44可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖44中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖44中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密 度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
<成膜裝置的結構>
下面說明能夠形成上述CAAC-OS的成膜裝置的結構。
首先，參照圖4至圖5C說明在成膜時雜質很少混入膜中的成膜裝置的結構。
圖4示意性地示出單片式多室(single wafer multi-chamber)成膜裝置700的俯視圖。成膜裝置700包 括：具備收納基板的盒式介面(cassette port)761和進行基板對準的對準介面(alignment port)762的大氣側基板供應室701；從大氣側基板供應室701傳送基板的大氣側基板傳送室702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室703b；進行真空中的基板的傳送的傳送室704；對基板進行加熱的基板加熱室705；以及進行成膜的成膜室706a、706b、706c。也可以將上述濺射裝置101應用於成膜室706a、706b、706c中的一部或全部。
如圖4所示，也可以設置多個(在圖4中三個)盒式介面761。
大氣側基板傳送室702與負載鎖定室703a以及卸載閉鎖室703b連接，負載鎖定室703a以及卸載閉鎖室703b與傳送室704連接，傳送室704與基板加熱室705、成膜室706a、成膜室706b以及成膜室706c連接。
在各室的連接部設置有閘閥764，可以獨立地控制除了大氣側基板供應室701及大氣側基板傳送室702以外的各室的壓力。大氣側基板傳送室702及傳送室704分別具有傳送機器人763a及傳送機器人763b，可以傳送基板。
基板加熱室705較佳為兼作電漿處理室。成膜裝置700可以在處理之間以不暴露於大氣的方式傳送基 板，由此可以抑制起因於大氣等的雜質吸附到基板上。另外，可以自由地決定成膜、加熱處理等的順序。傳送室、成膜室、負載鎖定室、卸載閉鎖室以及基板加熱室的結構不侷限於上述，可以根據設置它們的空間或製程條件適當地決定。
接著，圖5A至圖5C示出沿著圖4所示的成膜裝置700的點劃線X1-X2、點劃線Y1-Y2及點劃線Y2-Y3的剖面。
圖5A示出基板加熱室705和傳送室704的剖面，基板加熱室705具有能夠收納基板的多個加熱載物台765。在圖5A中示出設置有七個加熱載物台765的結構，但是不侷限於此，也可以設置一個以上且少於七個或八個以上的加熱載物台。藉由增加加熱載物台765的數目，可以同時對多個基板進行加熱處理，所以可以提高生產率。基板加熱室705藉由閥與真空泵770連接。作為真空泵770，例如可以使用乾燥泵、機械增壓泵等。
在基板加熱室705中，例如可以使用利用電阻發熱體等進行加熱的加熱機構。或者，也可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)等的RTA(Rapid Thermal Anneal：快速熱退火)。LRTA藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、高壓汞燈等的燈發射的 光(電磁波)的輻射來加熱被處理物。GRTA利用高溫氣體進行加熱處理。作為氣體使用惰性氣體。
基板加熱室705藉由質量流量控制器780與精製器781連接。注意，雖然根據氣體種類的數目決定質量流量控制器780和精製器781的數目，但是為了便於理解只示出一個質量流量控制器780和一個精製器781。作為導入到基板加熱室705中的氣體，可以使用露點為-80℃以下，較佳為-100℃以下的氣體，例如可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
傳送室704具有傳送機器人763b。傳送機器人763b具有多個可動部和保持基板的臂，能夠將基板傳送到各室。傳送室704藉由閥與真空泵770以及低溫泵771連接。藉由採用上述結構，將傳送室704使用真空泵770從大氣壓抽空到低真空或中真空(0.1Pa至幾百Pa左右)，然後切換閥，使用低溫泵771從中真空抽空到高真空或超高真空(0.1Pa至1×10-7Pa)。
例如也可以使兩個以上的低溫泵771與傳送室704並聯連接。藉由採用上述結構，即使一個低溫泵在進行再生中也可以使用其他的低溫泵進行排氣。注意，上述再生是指釋放在低溫泵中積存的分子(或原子)的處理。當低溫泵積存過多分子(或原子)時其排氣能力降低，由此定期進行再生。
圖5B示出成膜室706b、傳送室704、負載鎖定室703a的剖面。
在此，參照圖5B說明各成膜室的詳細結構。注意，關於各成膜室的結構，可以參照圖1A至圖3等所示的濺射裝置101的說明並與此後的說明組合。圖5B所示的成膜室706b包括靶材766、防著板767、基板載物台768。這裡在基板載物台768上設置有基板769。雖然未圖示，但是基板載物台768也可以具備保持基板769的基板保持機構或從背面對基板769進行加熱的背面加熱器等。
基板載物台768在成膜時大致垂直於地板表面，而在遞送基板時大致平行於地板表面。在圖5B中，以虛線表示的地方為遞送基板時的基板載物台768的位置。藉由採用上述結構，可以降低在成膜時塵屑(也稱為微粒)附著到基板769的概率。但是，當基板載物台768對地板表面的角度為90°以上時，基板769可能會落下。因此，較佳為將基板載物台768對地板表面的角度設定為80°以上且小於90°。
防著板767可以抑制從靶材766釋放出的濺射粒子沉積在不希望的區域。另外，防著板767較佳為具有防止被沉積的濺射粒子的剝落的形狀。例如，也可以藉由進行增加表面粗糙度的噴砂處理等，來在防著板767的表面上設置凹凸，由此提高濺射粒子的密接性。
成膜室706b藉由氣體加熱機構782與質量流量控制器780連接，氣體加熱機構782藉由質量流量控制器780與精製器781連接。利用氣體加熱機構782可以將 成膜氣體加熱為40℃以上且400℃以下，較佳為50℃以上且200℃以下。注意，雖然根據氣體種類的數目決定氣體加熱機構782、質量流量控制器780和精製器781的數目，但是為了便於理解只示出一個氣體加熱機構782、一個質量流量控制器780和一個精製器781。作為成膜氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。
也可以在成膜室706b中設置對向靶材式濺射裝置。在對向靶材式濺射裝置中，電漿封閉在靶材之間，所以可以減輕基板的電漿損傷。此外，根據靶材的傾斜可以減小濺射粒子對基板的入射角度，所以可以提高步階覆蓋性。
在成膜室706b中，也可以設置平行平板型濺射裝置、離子束濺射裝置。
當在氣體導入口的前面設置精製器時，將從精製器到成膜室706b的管道的長度設定為10m以下，較佳為5m以下，更佳為1m以下。藉由將管道的長度設定為10m以下、5m以下或1m以下，可以根據管道長度減少來自管道的釋放氣體的影響。再者，氣體的管道較佳為使用內部由氟化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比，上述管道所釋放的包含雜質的氣體的釋放量少，而可以降低雜質混入成膜氣體等。作為管道的接頭，較佳為使用高性能超小型金屬墊片接頭(UPG接頭)。藉由使用金屬構成管道的全部，與使用樹 脂等的情況相比，可以降低所產生的釋放氣體及外部洩漏的影響，所以是較佳的。
成膜室706b藉由閥與渦輪分子泵772以及真空泵770連接。
成膜室706b較佳為具備低溫冷阱751。
低溫冷阱751是能夠吸附水等的熔點較高的分子(或原子)的機構。渦輪分子泵772能夠穩定地排出大分子(或原子)且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。於是，為了提高排出水等的能力，採用低溫冷阱751與成膜室706b連接的結構。低溫冷阱751的製冷機的溫度為100K以下，較佳為80K以下。當低溫冷阱751具有多個製冷機時，藉由使每個製冷機的溫度為不同，可以高效率地進行排氣，所以是較佳的。例如，可以將第一階段的製冷機的溫度設定為100K以下，將第二階段的製冷機的溫度設定為20K以下。
成膜室706b的排氣方法不侷限於上述方法，也可以與上述傳送室704的排氣方法(利用低溫泵及真空泵的排氣方法)同樣。當然，傳送室704的排氣方法也可以與成膜室706b(利用渦輪分子泵及真空泵的排氣方法)同樣。
較佳為將上述傳送室704、基板加熱室705和成膜室706b的背壓(全壓)以及各氣體分子(原子)的分壓設定為如下。尤其是，因為有可能雜質混入到形成的 膜中，所以需要注意成膜室706b的背壓以及各氣體分子(原子)的分壓。
上述各室的背壓(全壓)為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳為1×10-5Pa以下。上述各室的質量電荷比(m/z)是18的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。此外，上述各室的m/z是28的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。上述各室的m/z是44的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。
真空處理室內的全壓及分壓可以使用質量分析器測量。例如，使用由ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。
較佳的是上述傳送室704、基板加熱室705及成膜室706b的外部洩漏及內部洩漏少。
例如，上述傳送室704、基板加熱室705及成膜室706b的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。m/z是18的氣體分子(原子)的洩漏率為1×10-7Pa．m3/s以下，較佳為3×10-8Pa．m3/s以下。m/z是28的氣體分子(原子)的洩漏率為1×10-5Pa．m3/s以下，較佳為1×10-6Pa-m3/s以下。m/z是44的氣體分子(原子)的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。
洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對成膜室706b的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬(包括鈍態)。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成成膜裝置700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面上的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述成膜裝置700的構件。
較佳為成膜裝置700的構件儘量只由金屬構 成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由較薄的氟化鐵、氧化鋁或氧化鉻等覆蓋表面。
雖然存在於成膜室內的吸附物吸附於內壁等而不影響到成膜室的壓力，但是該吸附物成為對成膜室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於成膜室內的吸附物脫離預先進行排氣是十分重要的。為了促進吸附物的脫離，也可以對成膜室進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高到10倍左右。烘烤以100℃以上且450℃以下的溫度進行即可。此時，藉由一邊將惰性氣體導入成膜室一邊去除吸附物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。藉由將惰性氣體加熱至與烘烤溫度相同程度的溫度，可以進一步提高吸附物的脫離速度。這裡，作為惰性氣體較佳為使用稀有氣體。根據形成的膜的種類，也可以使用氧等代替惰性氣體。例如，當形成氧化物時，有時較佳為使用主要成分的氧。
另外，較佳為藉由使用被加熱的稀有氣體等的惰性氣體或氧等提高成膜室內的壓力，並在經過一定時間之後再次對成膜室進行排氣處理。可以由被加熱的氣體使成膜室內的吸附物脫離，由此可以減少存在於成膜室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。具體地，藉由導入40 ℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來使成膜室內的壓力為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分以上且300分以下，較佳為5分以上且120分以下，即可。然後，對成膜室進行排氣5分以上且300分以下，較佳為10分以上且120分以下。
另外，藉由進行偽成膜也可以進一步提高吸附物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在偽基板上及成膜室內壁沉積膜，來將成膜室內的雜質及成膜室內壁的吸附物封閉在膜中。作為偽基板較佳為使用釋放氣體少的基板。藉由進行偽成膜可以降低後面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。
接著，說明圖5B所示的傳送室704和負載鎖定室703a以及圖5C所示的大氣側基板傳送室702和大氣側基板供應室701的詳細結構。圖5C示出大氣側基板傳送室702和大氣側基板供應室701的剖面。
關於圖5B所示的傳送室704，參照圖5A所示的傳送室704的記載。
負載鎖定室703a具有基板遞送載物台752。負載鎖定室703a將壓力從減壓上升到大氣壓，當將負載鎖定室703a的壓力上升到大氣壓時，基板遞送載物台752從設置在大氣側基板傳送室702中的傳送機器人763a 接收基板。然後，在對負載鎖定室703a進行抽空而處於減壓狀態之後，設置在傳送室704中的傳送機器人763b從基板遞送載物台752接收基板。
負載鎖定室703a藉由閥與真空泵770以及低溫泵771連接。關於真空泵770、低溫泵771的排氣系統的連接方法，可以參照傳送室704的連接方法，所以這裡省略說明。圖4所示的卸載閉鎖室703b可以採用與負載鎖定室703a同樣的結構。
大氣側基板傳送室702具有傳送機器人763a。藉由傳送機器人763a可以進行盒式介面761和負載鎖定室703a之間的基板的遞送。也可以在大氣側基板傳送室702、大氣側基板供應室701的上方設置用來去除塵屑或微粒的機構如HEPA過濾器(High Efficiency Particulate Air Filter：高效率粒子空氣濾器)等。
大氣側基板供應室701具有多個盒式介面761。盒式介面761可以收納多個基板。
靶材的表面溫度為100℃以下，較佳為50℃以下，更佳為室溫程度(典型的是25℃)。對應大面積基板的濺射裝置大多使用大面積的靶材。但是，沒有接縫地製造具有對應大面積的尺寸的靶材是困難的。在實際製造時，將多個靶材以儘量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當靶材的表面溫度升高時，有時鋅等從該微小的間隙揮發，導致間隙漸漸變大。當間隙變大時，有時用於底板及黏合用金屬也被濺 射，這成為導致雜質濃度變高的主要原因。因此，較佳為充分冷卻靶材。
具體地，作為底板使用具有高導電性及高放熱性的金屬(具體的是銅)。藉由在底板內形成水路並使充分量的冷卻水流過水路，可以高效率地冷卻靶材。
當濺射靶材含有鋅時，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕，由此可以獲得不容易發生鋅揮發的氧化物半導體。
藉由使用上述成膜裝置，可以使利用二次離子質譜分析(SIMS：Secondary Ion Mass Spectrometry)測量的CAAC-OS中的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
另外，可以使利用SIMS測量的CAAC-OS中的氮濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，可以使利用SIMS測量的CAAC-OS中的碳濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，可以使CAAC-OS中的根據熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)分析的m/z是2(氫分子等)的氣體分子(原子)、m/z是18的 氣體分子(原子)、m/z是28的氣體分子(原子)及m/z是44的氣體分子(原子)的釋放量都為1×1019個/cm3以下，較佳為1×1018個/cm3以下。
藉由使用上述成膜裝置，可以抑制雜質混入CAAC-OS中。並且，藉由利用上述成膜裝置形成接觸於CAAC-OS的膜，可以抑制雜質從接觸於CAAC-OS的膜混入CAAC-OS中。
<電晶體結構>
下面，對本發明的一個方式的電晶體的結構進行說明。
本發明的一個方式的電晶體包括利用上述濺射裝置、成膜裝置等形成的膜。
<電晶體結構1>
圖6A和圖6B是本發明的一個方式的電晶體的俯視圖及剖面圖。圖6A是俯視圖，圖6B是對應於圖6A所示的點劃線A1-A2以及點劃線A3-A4的剖面圖。另外，在圖6A的俯視圖中，為了明確起見，省略構成要素的一部分。
圖6A和圖6B所示的電晶體包括：基板400上的導電體413；基板400及導電體413上的具有凸部的絕緣體402；絕緣體402的凸部上的半導體406a；半導體406a上的半導體406b；與半導體406b的頂面及側面接觸 且間隔開地配置的導電體416a及導電體416b；半導體406b、導電體416a及導電體416b上的半導體406c；半導體406c上的絕緣體412；絕緣體412上的導電體404；導電體416a、導電體416b及導電體404上的絕緣體408；以及絕緣體408上的絕緣體418。在此，將導電體413認為電晶體的一部分，但是不侷限於此。例如，可以將導電體413認為獨立於電晶體的構成要素。
另外，半導體406c在A3-A4間的剖面上至少與半導體406b的頂面及側面接觸。此外，導電體404在A3-A4間的剖面上隔著半導體406c及絕緣體412面對半導體406b的頂面及側面。另外，導電體413隔著絕緣體402面對半導體406b的底面。此外，絕緣體402也可以不具有凸部。另外，也可以不設置半導體406c、絕緣體408或絕緣體418。
注意，將半導體406b用作電晶體的通道形成區。另外，將導電體404用作電晶體的第一閘極電極(也稱為前閘極電極)。此外，將導電體413用作電晶體的第二閘極電極(也稱為背閘極電極)。另外，將導電體416a及導電體416b用作電晶體的源極電極及汲極電極。此外，將絕緣體408用作阻擋層。絕緣體408例如具有阻擋氧和/或氫的功能。或者，例如，絕緣體408的阻擋氧和/或氫的能力強於半導體406a和/或半導體406c。
另外，絕緣體402較佳為包含過剩氧的絕緣體。
例如，包含過剩氧的絕緣體是具有藉由加熱處理釋放氧的功能的絕緣體。例如，包含過剩氧的氧化矽層是能夠藉由加熱處理等釋放氧的氧化矽層。因此，絕緣體402是其中氧能夠移動的絕緣體。換言之，絕緣體402是具有氧透過性的絕緣體，即可。例如，絕緣體402是其氧透過性高於半導體406a的絕緣體，即可。
包含過剩氧的絕緣體有時具有降低半導體406b中的氧缺陷的功能。氧缺陷在半導體406b中形成DOS而成為電洞陷阱等。另外，當氫進入氧缺陷部時，有時生成作為載子的電子。因此，藉由降低半導體406b中的氧缺陷，電晶體可以具有穩定的電特性。
在此，藉由加熱處理釋放氧的絕緣體有時在TDS分析中，在表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(換算為氧原子)。
下面說明利用TDS分析來測量氧釋放量的方法。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有指定密度的氫的矽基板的TDS分析結果以及測量樣本的TDS分析結 果，可以藉由下面所示的算式求出測量樣本的氧分子的釋放量(NO2)。這裡，假設為藉由TDS分析而得到的質荷比32的氣體都來源於氧分子。雖然CH3OH的質荷比為32，但因為CH3OH存在的可能性較低，所以在這裡不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極低，所以不考慮。
NO2=NH2/SH2×SO2×α
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於上面所示的算式的詳細內容，可以參照日本專利申請公開平第6-275697公報。注意，上述氧的釋放量是使用由日本電子科學公司(ESCO Ltd.)製造的熱脫附裝置EMD-WA1000S/W，並以包含1×1016atoms/cm2的氫原子的矽基板為標準樣本而測量的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比例可以從氧分子的電離率算出。另外，因為上述α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子 時的釋放量是氧分子的釋放量的2倍。
或者，藉由加熱處理釋放氧的絕緣體有時包含過氧化自由基。明確而言，起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的絕緣體有時在ESR中在g值為2.01近旁具有非對稱的信號。
或者，包含過剩氧的絕緣體也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測定的值。
如圖6B所示，半導體406b的側面與導電體416a及導電體416b接觸。此外，可以由導電體404的電場電圍繞半導體406b(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在整個半導體406b中(塊內)形成通道。在s-channel結構中，可以使大電流流過在電晶體的源極與汲極間，由此可以提高導通時的電流(通態電流，on-state current)。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。包括微型電晶體的半導體裝置可以具有高集成度及高密度。例如，電晶體的通道長度較佳為40nm以下，更佳為30nm以下，進一步 較佳為20nm以下，並且，電晶體的通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
注意，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。另外，在一個電晶體中，通道長度在所有區域中不一定為相同。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指在俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度在所有區域中不一定為相同。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，在有的電晶體結構中，有時形成有通道的區域中的實際上的通道寬度(下面稱為實效通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效通道寬度大於電晶體的俯視圖所示的外觀上 的通道寬度，所以不能忽略其影響。例如，在具有立體結構的微型電晶體中，有時形成在半導體側面中的通道區的比例大於形成在半導體頂面中的通道區的比例。在此情況下，形成有通道的實際上的實效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要一個假設，即已知半導體的形狀。因此，當半導體的形狀不確定時，難以正確地測定實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體與閘極電極重疊的區域中的源極與汲極相對的部分的長度，即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時不同於使用實效通道寬度計算的值。
另外，也可以對導電體413施加比源極電極低的電壓或比源極電極高的電壓而使電晶體的臨界電壓向正方向或負方向變動。例如，藉由使電晶體的臨界電壓向正方向變動，有時即便閘極電壓為0V也能夠實現電晶體成為非導通狀態(關閉狀態)的常關閉(normally-off)。注意，施加到導電體413的電壓既可為可變，又可為恆定。在施加到導電體413的電壓為可變的情況下，也可以使控制電壓的電路與導電體413電連接。
接下來，說明可用於半導體406a、半導體406b及半導體406c等的半導體。
半導體406b例如是包含銦的氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體406b較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406b不侷限於包含銦的氧化物半導體。半導體406b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406b例如使用能隙大的氧化物。半導體406b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，半導體406a及半導體406c是包含除了氧之外的一種或多種構成半導體406b的元素的氧化物半導體。因為半導體406a及半導體406c包含除了氧之外的一種或多種構成半導體406b的元素，所以不容易在半導體406a與半導體406b的介面以及半導體406b與半導體406c的介面處形成介面能階。
半導體406a、半導體406b及半導體406c較佳為至少包含銦。另外，在半導體406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。此外，在半導體406b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為25atomic%以上，M為低於75atomic%，更佳的是：In為34atomic%以上，M為低於66atomic%。此外，在半導體406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。另外，半導體406c也可以使用與半導體406a相同的種類的氧化物。
作為半導體406b使用其電子親和力大於半導體406a及半導體406c的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比半導體406a及半導體406c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體406c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若施加閘極電壓，通道則形成在半導體406a、半導體406b和半導體406c當中的電子親和力最大的半導體406b中。
在此，有時在半導體406a與半導體406b之間具有半導體406a和半導體406b的混合區域。另外，有時在半導體406b與半導體406c之間具有半導體406b和半導體406c的混合區域。混合區域的介面態密度較低。因此，在半導體406a、半導體406b和半導體406c的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。圖36A為依次層疊半導體406a、半導體406b以及半導體406c時的剖面圖。圖36B示出圖36A的點劃線P1-P2之間的導帶底的能量(Ec)，示出半導體406c的電子親和力比半導體406a大的情況。 圖36C示出半導體406c的電子親和力比半導體406a小的情況。
此時，電子不是在半導體406a及半導體406c中而主要在半導體406b中移動。如上所述，藉由降低半導體406a與半導體406b的介面處的介面態密度、半導體406b與半導體406c的介面處的介面態密度，在半導體406b中妨礙電子移動的情況減少，從而可以提高電晶體的通態電流。
越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的原因的情況下，估計為電子高效率地移動。例如，在通道形成區中的物理性凹凸較大的情況下也會發生電子移動的妨礙。
為了提高電晶體的通態電流，例如，半導體406b的頂面或底面(被形成面，在此為半導體406a)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)為低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等 測定。
或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也會發生電子移動的妨礙。
例如，在半導體406b具有氧缺陷(也記為“Vo”)的情況下，有時因為氫進入該氧缺陷部而形成施體能階。下面，有時將氫進入該氧缺陷部的狀態記為“VoH”。由於VoH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧缺陷部會在氫進入的情況比氧進入的情況下更加穩定。因此，藉由降低半導體406b中的氧缺陷，有時能夠提高電晶體的通態電流。
為了減少半導體406b的氧缺陷，例如採用將包含於絕緣體402中的過剩氧經過半導體406a移動到半導體406b的方法等。此時，半導體406a較佳為具有氧透過性的層(使氧經過或透過的層)。
氧藉由加熱處理等從絕緣體402被釋放而引入到半導體406a中。另外，氧有時游離地存在於半導體406a中的原子之間或與氧等鍵合而存在。半導體406a的密度越低，即原子之間的間隙越多，氧透過性越高。此外，例如，在半導體406a具有層狀的結晶結構且氧不容易穿過層而移動的情況下，半導體406a較佳為具有適當低的結晶性的層。
例如，在半導體406a為CAAC-OS的情況下，若使整個層CAAC化，則不能使過剩氧(氧)透過，所以其一部分較佳為具有間隙。例如，可以將半導體 406a的CAAC化率設定為低於100%，較佳為低於98%，更佳為低於95%，進一步較佳為低於90%。注意，為了降低半導體406a與半導體406b的介面處的介面態密度，將半導體406a的CAAC化率設定為10%以上，較佳為20%以上，更佳為50%以上，進一步較佳為70%以上，即可。
注意，當電晶體具有s-channel結構時，在整個半導體406b中形成有通道。因此，半導體406b的厚度越大，通道區越大。即，半導體406b越厚，越能夠提高電晶體的通態電流。例如，半導體406b具有其厚度為20nm以上，較佳為40nm以上，更佳為60nm以上，進一步較佳為100nm以上的區域即可。注意，半導體裝置的生產率有時會下降，因此，例如，半導體406b具有其厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。
此外，為了提高電晶體的通態電流，半導體406c的厚度越小越較佳。例如，半導體406c具有其厚度為低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，半導體406c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體406b中的功能。因此，半導體406c較佳為具有一定程度的厚度。例如，半導體406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體402等釋放的氧向外擴散，半導體406c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳為使半導體406a變厚並使半導體406c變薄。例如，半導體406a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體406a形成為厚，可以拉開從相鄰的絕緣體和半導體406a的介面到形成有通道的半導體406b的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體406a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在半導體406b與半導體406a之間具有藉由SIMS得到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。此外，在半導體406b與半導體406c之間具有藉由SIMS得到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。
此外，為了降低半導體406b的氫濃度，較佳為降低半導體406a及半導體406c的氫濃度。半導體406a及半導體406c具有藉由SIMS得到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低半導體406b的氮濃度，較佳為降低半導體406a及半導體406c的氮濃度。半導體406a及半導體406c具有藉由SIMS得到的氮濃度為低於5×1019atoms/cm3，較佳為5×1018 atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有半導體406a或半導體406c的兩層結構。或者，也可以採用在半導體406a上或下、或者在半導體406c上或下設置作為半導體406a、半導體406b和半導體406c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在半導體406a上、半導體406a下、半導體406c上、半導體406c下中的任何兩個以上的位置設置作為半導體406a、半導體406b和半導體406c例示的半導體中的任何一個半導體的n層結構(n為5以上的整數)。
導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)接觸。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的至少一部分(或全部)接觸。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)電連接。或者，導電體416a(和/或導電體416b)的至少一部分(或 全部)與半導體406b等半導體的至少一部分(或全部)電連接。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的附近。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的附近。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的橫方向上。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的橫方向上。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的斜上方。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的斜上方。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的上方。或者，導電體416a(和/或導電體416b)的至少一部 分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的上方。
作為基板400例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，作為半導體基板，可以舉出由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon on Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容元件、電阻元件、切換元件、發光元件、記憶元件等。
此外，作為基板400也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板400上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝 離層。此外，作為基板400，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板400也可以具有伸縮性。此外，基板400可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板400的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板400形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板400形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板400上的半導體裝置受到的衝擊等。即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板400，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板400的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板400，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板400。
作為導電體413，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上 的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
作為絕緣體402，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。另外，絕緣體402也可以包含氮氧化矽、氮化矽等包含氮的絕緣體。
絕緣體402也可以具有防止雜質從基板400擴散的功能。另外，在半導體406b為氧化物半導體的情況下，絕緣體402可以具有向半導體406b供應氧的功能。
作為導電體416a及導電體416b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
作為絕緣體412，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體404，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、 鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
作為絕緣體408，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。絕緣體408較佳為使用包含氧化鋁、氮氧化矽、氮化矽、氧化鎵、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣體的單層或疊層。
作為絕緣體418，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。絕緣體418較佳為使用包含氧化矽或氧氮化矽的絕緣體的單層或疊層。
注意，雖然在圖6A和圖6B中示出了作為電晶體的第一閘極電極的導電體404不與作為第二閘極電極的導電體413電連接的例子，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖7A所示，也可以採用導電體404與導電體413電連接的結構。藉由採用這種結構，導電體404和導電體413被供應相同的電位，因此可以提高電晶體的開關特性。或者，如圖7B所示，也可以採用不具有導電體413的結構。
另外，圖8A是電晶體的俯視圖的一個例子。圖8B示出對應於圖8A的點劃線B1-B2及點劃線B3-B4的剖面圖的一個例子。另外，在圖8A中，為了明確起見，省略一些構成要素如絕緣體等。
另外，圖9A是電晶體的俯視圖的一個例子。圖9B示出對應於圖9A的點劃線C1-C2及點劃線C3-C4的剖面圖的一個例子。另外，在圖9A中，為了明確起見，省略一些構成要素如絕緣體等。
另外，圖10A是電晶體的俯視圖的一個例子。圖10B示出對應於圖10A的點劃線D1-D2及點劃線D3-D4的剖面圖的一個例子。另外，在圖10A中，為了明確起見，省略一些構成要素如絕緣體等。
注意，雖然在圖6A和圖6B中示出了在作為俯視圖的圖6A中半導體406c、絕緣體412及導電體404具有相同的形狀，換言之，在作為剖面圖的圖6B中上述三者的端部都不突出的例子，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖8B的剖面圖所示，也可以在電晶體的整個表面上設置半導體406c及絕緣體412。或者，如圖9A的俯視圖所示，也可以以覆蓋電晶體的通道形成區及其周圍的區域的方式設置半導體406c，並且以覆蓋該半導體406c的方式在電晶體的整個表面上設置絕緣體412。另外，在圖9B的剖面圖中，半導體406c具有端部比導電體404突出的區域。或者，如圖10A的俯視圖所示，也可以以覆蓋電晶體的通道形成區 及其周圍的區域的方式設置半導體406c及絕緣體412。此外，在圖10B的剖面圖中，半導體406c及絕緣體412的端部都比導電體404突出。
藉由使電晶體具有圖8A和圖8B、圖9A和圖9B或者圖10A和圖10B所示的結構，有時可以降低經過半導體406c或絕緣體412的表面等的洩漏電流。即，可以降低電晶體的關態電流(off-state current)。另外，因為在絕緣體412及半導體406c的蝕刻中，不需要作為遮罩使用導電體404，所以導電體404不會暴露於電漿。因此，不容易產生天線效果所引起的電晶體的靜電損壞，從而能夠以高良率製造半導體裝置。另外，由於半導體裝置的設計彈性得到提高，所以該電晶體適用於具有複雜結構的LSI(Large Scale Integration：大型積體電路)或VLSI(Very Large Scale Integration：超大型積體電路)等積體電路。
另外，圖11A是電晶體的俯視圖的一個例子。圖11B、圖12A、圖12B以及圖12C示出對應於圖11A的點劃線E1-E2及點劃線E3-E4的剖面圖的一個例子。另外，在圖11A中，為了明確起見，省略一些構成要素如絕緣體等。
雖然在圖6A和圖6B等中示出了設置有用作源極電極及汲極電極的導電體416a及導電體416b與用作閘極電極的導電體404重疊的區域的結構，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖 11A和圖11B所示，也可以不設置導電體416a及導電體416b與導電體404重疊的區域。藉由採用這種結構，能夠提供一種寄生電容小的電晶體。因此，實現開關特性良好且雜訊小的電晶體。
另外，藉由使導電體416a及導電體416b不與導電體404重疊，導電體416a與導電體416b之間的電阻有時會增高。此時，電晶體的通態電流有時會變低，所以較佳為儘量降低該電阻。例如，使導電體416a(導電體416b)與導電體404之間的距離變小即可。例如，將導電體416a(導電體416b)與導電體404之間的距離設定為0μm以上且1μm以下，較佳為0μm以上且0.5μm以下，更佳為0μm以上且0.2μm以下，進一步較佳為0μm以上且0.1μm以下。
或者，在位於導電體416a(導電體416b)與導電體404之間的半導體406b和/或半導體406a中設置低電阻區423a(低電阻區423b)即可。另外，低電阻區423a及低電阻區423b分別例如具有其載子密度比半導體406b和/或半導體406a的其他區域高的區域。或者，低電阻區423a及低電阻區423b分別具有其雜質濃度比半導體406b和/或半導體406a的其他區域高的區域。或者，低電阻區423a及低電阻區423b分別具有其載子移動率比半導體406b和/或半導體406a的其他區域高的區域。低電阻區423a及低電阻區423b例如可以藉由將導電體404、導電體416a、導電體416b等用作遮罩並對半導體406b和/ 或半導體406a添加雜質來形成。
另外，也可以使導電體416a(導電體416b)與導電體404之間的距離變小且在位於導電體416a(導電體416b)與導電體404之間的半導體406b和/或半導體406a中設置低電阻區423a(低電阻區423b)。
例如，如圖12A所示，上述電晶體也可以不具有低電阻區423a以及低電阻區423b。當不具有低電阻區423a及低電阻區423b時，電晶體的通態電流有時下降，但是短通道效應的影響降低。注意，在圖12A中，將相當於圖11B中的低電阻區423a及低電阻區423b的區域(導電體416a與導電體404之間以及導電體416b與導電體404之間的區域)分別稱為Loff1區域及Loff2區域。例如，藉由將Loff1區域及Loff2區域的長度縮短到50nm以下，20nm以下或者10nm以下，即使在不具有低電阻區423a及低電阻區423b的情況下也幾乎不發生電晶體的通態電流的下降，所以是較佳的。注意，Loff1區域和Loff2區域的面積可以不同。
例如，如圖12B所示，上述電晶體也可以僅具有Loff1區域，而不具有Loff2區域。當不具有Loff2區域時，因此可以在抑制電晶體的通態電流的下降的同時，降低短通道效應的影響。注意，將導電體416b與導電體404重疊的區域稱為Lov區域。例如，藉由將Lov區域的長度縮短到50nm以下，20nm以下或者10nm以下，幾乎不發生寄生電容所導致的開關特性的下降，所以是較 佳的。
例如，如圖12C所示，上述電晶體的導電體404也可以為具有錐角的形狀。此時，例如，低電阻區423a以及低電阻區423b有時在深度方向上具有斜度。除了圖12C以外，其他的圖式的電晶體的導電體404也可以為具有錐角的形狀。
另外，圖13A是電晶體的俯視圖的一個例子。圖13B示出對應於圖13A的點劃線F1-F2及點劃線F3-F4的剖面圖的一個例子。另外，在圖13A中，為了明確起見，省略一些構成要素如絕緣體等。
雖然在圖6A和圖6B等中示出了用作源極電極及汲極電極的導電體416a及導電體416b與半導體406b的頂面及側面、絕緣體402的頂面等接觸的例子，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖13A和圖13B所示，也可以採用導電體416a及導電體416b僅與半導體406b的頂面接觸的結構。
另外，如圖13B所示，也可以在絕緣體418上具有絕緣體428。絕緣體428較佳為其頂面為平坦的絕緣體。另外，作為絕緣體428，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。另外，絕緣體428也可以包含氮氧化矽、氮化矽等包含氮的絕緣體。為了使絕緣體428的頂面平坦化，也可以藉由利用化學機械拋光(CMP：Chemical Mechanical Polishing)法等 進行平坦化處理。
或者，可以將樹脂用於絕緣體428。例如，可以使用包含聚醯亞胺、聚醯胺、丙烯酸樹脂、矽酮等的樹脂。藉由使用樹脂，有時不需要對絕緣體428的頂面進行平坦化處理。另外，因為藉由使用樹脂可以在短時間內形成較厚的膜，所以能夠提高生產率。
另外，如圖13A和圖13B所示，也可以在絕緣體428上具有導電體424a及導電體424b。例如，導電體424a及導電體424b例如具有佈線的功能。此外，絕緣體428具有開口部，並可以藉由該開口部使導電體416a與導電體424a電連接。另外，絕緣體428具有其他開口部，並可以藉由該開口部使導電體416b與導電體424b電連接。此時，也可以在各開口部內分別具有導電體426a及導電體426b。
作為導電體424a及導電體424b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
在圖13A和圖13B所示的電晶體中，導電體416a及導電體416b不與半導體406b的側面接觸。因此，從用作第一閘極電極的導電體404施加到半導體 406b側面的電場不容易被導電體416a及導電體416b阻斷。另外，導電體416a及導電體416b不與絕緣體402的頂面接觸。所以，從絕緣體402釋放的過剩氧(氧)不會為了使導電體416a及導電體416b氧化而消耗。因此，為了減少半導體406b的氧缺陷而可以高效率地利用從絕緣體402釋放的過剩氧(氧)。即，圖13A和圖13B所示的結構的電晶體具有良好的電特性諸如高通態電流、高場效移動率、低次臨界擺幅值以及高可靠性等。
另外，圖14A是電晶體的俯視圖的一個例子。圖14B、圖15A以及圖15B示出對應於圖14A的點劃線G1-G2及點劃線G3-G4的剖面圖的一個例子。另外，在圖14A中，為了明確起見，省略一些構成要素如絕緣體等。
如圖14A和圖14B所示，電晶體也可以採用不具有導電體416a及導電體416b，並且導電體426a及導電體426b與半導體406b接觸的結構。此時，較佳為在半導體406b和/或半導體406a的至少與導電體426a及導電體426b接觸的區域設置低電阻區423a(低電阻區423b)。低電阻區423a及低電阻區423b例如可以藉由將導電體404等用作遮罩並對半導體406b和/或半導體406a添加雜質來形成。另外，也可以在半導體406b的孔(貫穿的部分)或者凹部(沒有貫穿的部分)中設置有導電體426a及導電體426b。藉由將導電體426a及導電體426b設置於半導體406b的孔或凹部中，導電體426a及導電體 426b與半導體406b的接觸面積變大，所以能夠降低接觸電阻的影響。即，能夠提高電晶體的通態電流。
例如，如圖15A所示，上述電晶體也可以不具有低電阻區423a以及低電阻區423b。當不具有低電阻區423a及低電阻區423b時，電晶體的通態電流有時下降，但是短通道效應的影響降低。注意，在圖15A中，將半導體406b的重疊於導電體404的區域與重疊於導電體426a(導電體426b)的區域之間的區域稱為Loff區域。例如，藉由將Loff區域的長度縮短到50nm以下，20nm以下或者10nm以下，即使在不具有低電阻區423a及低電阻區423b的情況下也有時幾乎不發生電晶體的通態電流的下降。
例如，如圖15B所示，上述電晶體的導電體404也可以為具有錐角的形狀。此時，例如，低電阻區423a以及低電阻區423b有時在深度方向上具有斜度。
<電晶體結構1的製造方法>
接下來，對圖6A和圖6B所示的電晶體的製造方法進行說明。
首先，準備基板400。
接著，形成成為導電體413的導電體。成為導電體413的導電體可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積 (PLD：Pulsed Laser Deposition)法、原子層沉積法(ALD：Atomic Layer Deposition)法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法及利用熱的熱CVD(TCVD：Thermal CVD)法等。再者，CVD法可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。由於熱CVD法不使用電漿，所以不產生電漿損傷，從而可以得到缺陷較少的膜。
在CVD法中，可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，在MCVD法及MOCVD法中，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，在MCVD法及MOCVD法中，可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，可以提高電晶體的生產率。
接著，對成為導電體413的導電體的一部分進行蝕刻來形成導電體413。
接著，形成絕緣體402(參照圖16A)。絕緣 體402可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。注意，在此說明藉由CMP法等使絕緣體402的頂面平坦化的情況。藉由使絕緣體402的頂面平坦化，使後面的製程變得容易，從而能夠提高電晶體的良率。例如，藉由利用CMP法，將絕緣體402的RMS粗糙度設定為1nm以下，較佳為0.5nm以下，更佳為0.3nm以下。或者，將1μm×1μm的範圍內的Ra設定為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm。或者，將1μm×1μm的範圍內的P-V設定為低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。注意，根據本發明的一個方式的電晶體不侷限於使絕緣體402的頂面平坦化的電晶體。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
絕緣體402以包含過剩氧的方式形成即可。或者，也可以在形成絕緣體402之後添加氧。例如，利用離子植入法並採用2kV以上且100kV以下的加速電壓及5×1014ions/cm2以上且5×1016ions/cm2以下的劑量進行氧的添加，即可。
另外，在絕緣體402為疊層膜時，也可以藉由從上述形成方法中採用的互不相同的形成方法形成各膜。例如，也可以藉由CVD法形成第一膜，並藉由ALD法形成第二膜。或者，也可以藉由濺射法形成第一膜，並藉由ALD法形成第二膜。如此，藉由利用互不相同的形 成方法形成各膜，可以使各膜具有不同的功能或性質。並且，藉由層疊這些膜，可以構成作為整個疊層膜更合適的膜。
即，藉由利用濺射法、CVD法、MBE法、PLD法和ALD法等中的至少一個方法形成第n(n為自然數)膜，而藉由利用濺射法、CVD法、MBE法、PLD法和ALD法等中的至少一個方法形成第n+1膜。另外，第n膜的形成方法和第n+1膜的形成方法可以相同或不同。此外，第n膜的形成方法和第n+2膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
接著，依次形成成為半導體406a的半導體以及成為半導體406b的半導體。成為半導體406a的半導體以及成為半導體406b的半導體可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
例如，說明形成用作半導體406a及半導體406b的半導體的情況。作為靶材，使用包含銦、元素M、鋅以及氧的靶材的情況下，較佳為採用下面的原子數比。作為元素M，較佳為使用鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元 素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。
例如，說明形成用作半導體406b的半導體的情況。注意，靶材的原子數比為In：M：Zn=x1：y1：z1。此時，將x1/y1設定為1/3以上且6以下，較佳為1以上且6以下，並且，將z1/y1設定為1/3以上且6以下，較佳為1以上且6以下。當z1/y1為1以上且6以下時，氧化物半導體的結晶性趨於提高。例如，所使用的靶材具有與以下原子數比相似的原子數比即可：In：M：Zn=1：1：1、In：M：Zn=3：1：2、In：M：Zn=2：2：3、In：M：Zn=5：5：6、In：M：Zn=2：1：3、In：M：Zn=2：1：2、In：M：Zn=3：1：3、In：M：Zn=3：1：4、In：M：Zn=3：2：2、In：M：Zn=8：4：9等。
例如，說明形成用作半導體406a的半導體的情況。注意，靶材的原子數比為In：M：Zn=x2：y2：z2。此時，使x2/y2比x1/y1小，並且，將z2/y2設定為1/3以上且6以下，較佳為1以上且6以下。當z2/y2為1以上且6以下時，氧化物半導體的結晶性趨於提高。例如，所使用的靶材具有與以下原子數比相似的原子數比即可：In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：9、In：M：Zn=1：1：1、In：M：Zn=2：3：3、In：M：Zn=2：3：6、In：M：Zn=2：5：5、In：M：Zn=1：6：4、In：M：Zn=1：6：8等。
另外，在作為成為半導體406a的半導體以及成為半導體406b的半導體藉由MOCVD法形成In-Ga-Zn氧化物層的情況下，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基鋅等。注意，不侷限於上述源氣體的組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。此外，也可以使用二乙基鋅等代替二甲基鋅。
接著，較佳為進行第一加熱處理。第一加熱處理也可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行第一加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行另一個加熱處理。藉由進行第一加熱處理，可以提高成為半導體406a的半導體以及成為半導體406b的半導體的結晶性，並可以去除氫或水等雜質。
接著，對成為半導體406a的半導體以及成為半導體406b的半導體的一部分進行蝕刻來形成半導體406a以及半導體406b(參照圖16B)。此時，以與導電體413的至少一部分重疊的方式形成半導體406a以及半導體406b。
接著，形成成為導電體416a以及導電體416b 的導電體。成為導電體416a以及導電體416b的導電體可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
在形成成為導電體416a以及導電體416b的導電體之後，對該導電體的一部分進行蝕刻來形成導電體416a以及導電體416b。因此，在形成該導電體時，較佳為採用不對半導體406b造成損傷的形成方法。例如，較佳為使用MCVD法等形成該導電體。
另外，在該導電體為疊層膜時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成各膜。例如，也可以藉由MOCVD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由MOCVD法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，藉由濺射法形成第二膜，並藉由ALD法形成第三膜。如此，藉由利用互不相同的形成方法形成各膜，可以使各膜具有不同的功能或性質。並且，藉由層疊這些膜，可以構成作為整個疊層膜更合適的膜。
即，在該導電體為疊層膜時，例如，利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、 MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n(n為自然數)膜，並利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1膜，此時，第n膜與第n+1膜的形成方法也可以不同。此外，第n膜與第n+2膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，該導電體或該導電體的疊層膜中的至少一個膜與成為半導體406a的半導體或成為半導體406b的半導體也可以使用相同的形成方法形成。例如，兩者都可以採用ALD法。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。
另外，該導電體或該導電體的疊層膜中的至少一個膜、成為半導體406a的半導體或成為半導體406b的半導體、絕緣體402或絕緣體402的疊層膜中的至少一個膜也可以使用相同的形成方法形成。例如，上述的膜都可以採用濺射法。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。
接著，形成成為半導體406c的半導體。成為半導體406c的半導體可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。關於利用MOCVD法形成用作半導體406c的半導體的方法，將在下面說明。
當利用濺射法時，也可以使用上述濺射裝 置、成膜裝置。
例如，說明形成用作半導體406c的半導體的情況。作為靶材，使用包含銦、元素M、鋅以及氧的靶材的情況下，較佳為採用下面的原子數比。
例如，說明形成用作半導體406c的半導體的情況。注意，靶材的原子數比為In：M：Zn=x3：y3：z3。此時，使x3/y3比x1/y1小，並且，將z3/y3設定為1/3以上且6以下，較佳為1以上且6以下。當z3/y3為1以上且6以下時，氧化物半導體的結晶性趨於提高。例如，所使用的靶材具有與以下原子數比相似的原子數比即可：In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：9、In：M：Zn=1：1：1、In：M：Zn=2：3：3、In：M：Zn=2：3：6、In：M：Zn=2：5：5、In：M：Zn=1：6：4、In：M：Zn=1：6：8等。
另外，在作為成為半導體406c的半導體藉由MOCVD法形成In-Ga-Zn氧化物層的情況下，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基鋅等。注意，不侷限於上述源氣體的組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。此外，也可以使用二乙基鋅等代替二甲基鋅。
接著，也可以進行第二加熱處理。例如，作為半導體406a，選擇其氧透過性比成為半導體406c的半導體高的半導體。即，作為成為半導體406c的半導體， 選擇其氧透過性比半導體406a低的半導體。換言之，作為半導體406a，選擇具有使氧透過的功能的半導體。另外，作為成為半導體406c的半導體，選擇具有阻擋氧的功能的半導體。此時，藉由進行第二加熱處理，包含於絕緣體402中的過剩氧經過半導體406a移動到半導體406b。因為半導體406b由成為半導體406c的半導體覆蓋，所以不容易發生過剩氧的向外擴散。因此，藉由在這個時候進行第二加熱處理，能夠高效率地減少半導體406b的缺陷(氧缺陷)。另外，第二加熱處理在絕緣體402中的過剩氧(氧)擴散到半導體406b的溫度下進行即可。例如，關於第二加熱處理，也可以參照第一加熱處理的記載。或者，當在比第一加熱處理低20℃以上且150℃以下，較佳為低40℃以上且100℃以下的溫度下進行第二加熱處理時，由於過剩氧(氧)不會過多地從絕緣體402釋放，所以是較佳的。
接著，形成成為絕緣體412的絕緣體。成為絕緣體412的絕緣體可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
另外，在成為絕緣體412的絕緣體為疊層膜時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成各膜。例如，也可 以藉由MOCVD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由MOCVD法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，藉由濺射法形成第二膜，並藉由ALD法形成第三膜。如此，藉由利用互不相同的形成方法形成，可以使各膜具有不同的功能或性質。並且，藉由層疊這些膜，可以構成作為整個疊層膜更合適的膜。
即，在成為絕緣體412的絕緣體為疊層膜時，例如，利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n(n為自然數)膜，並利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1膜，此時，第n膜與第n+1膜的形成方法也可以不同。此外，第n膜與第n+2膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，成為絕緣體412的絕緣體或成為絕緣體412的絕緣體的疊層膜中的至少一個膜與成為導電體416a及導電體416b的導電體或該導電體的疊層膜中的至少一個膜也可以使用相同的形成方法形成。例如，兩者都可以採用ALD法。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。或者，例如，相互接觸的成為導電體416a及導電體416b的導電體與成為絕緣 體412的絕緣體也可以使用相同的形成方法形成。由此，可以在相同的處理室中形成。其結果，可以防止雜質的混入。
另外，成為絕緣體412的絕緣體或成為絕緣體412的絕緣體的疊層膜中的至少一個膜、成為導電體416a及導電體416b的導電體或該導電體的疊層膜中的至少一個膜、成為半導體406a的半導體或成為半導體406a的半導體的疊層膜中的至少一個膜、成為半導體406b的半導體或成為半導體406b的半導體的疊層膜中的至少一個膜、絕緣體402或絕緣體402的疊層膜中的至少一個膜也可以使用相同的形成方法形成。例如，這些都可以使用濺射法形成。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。
接著，也可以進行第三加熱處理。例如，作為半導體406a，選擇其氧透過性比成為半導體406c的半導體高的半導體。即，作為成為半導體406c的半導體，選擇其氧透過性比半導體406a低的半導體。另外，作為成為半導體406c的半導體，選擇具有阻擋氧的功能的半導體。或者，例如，作為半導體406a，選擇其氧透過性比成為絕緣體412的絕緣體高的半導體。即，作為成為絕緣體412的絕緣體，選擇其氧透過性比半導體406a低的半導體。換言之，作為半導體406a，選擇具有使氧透過的功能的半導體。另外，作為成為絕緣體412的絕緣體，選擇具有阻擋氧的功能的絕緣體。此時，藉由進行第三加 熱處理，包含於絕緣體402中的過剩氧經過半導體406a移動到半導體406b。因為半導體406b由成為半導體406c的半導體以及成為絕緣體412的絕緣體覆蓋，所以不容易發生過剩氧的向外擴散。因此，藉由在這個時候進行第三加熱處理，能夠高效率地減少半導體406b的缺陷(氧缺陷)。另外，第三加熱處理在絕緣體402中的過剩氧(氧)擴散到半導體406b的溫度下進行即可。例如，關於第三加熱處理，也可以參照第一加熱處理的記載。或者，當在比第一加熱處理低20℃以上且150℃以下，較佳為低40℃以上且100℃以下的溫度下進行第三加熱處理時，由於過多的過剩氧(氧)不會從絕緣體402釋放，所以是較佳的。注意，在成為絕緣體412的絕緣體具有阻擋氧的功能的情況下，成為半導體406c的半導體也可以不具有阻擋氧的功能。
接著，形成成為導電體404的導電體。成為導電體404的導電體可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
將成為絕緣體412的絕緣體用作電晶體的閘極絕緣體。因此，在形成成為導電體404的導電體時，較佳為採用不對成為絕緣體412的絕緣體造成損傷的形成方法。例如，較佳為使用MCVD法等形成該導電體。
另外，在成為導電體404的導電體為疊層膜 時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成各膜。例如，也可以藉由MOCVD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由MOCVD法形成第二膜。或者，也可以藉由ALD法形成第一膜，並藉由濺射法形成第二膜。或者，也可以藉由ALD法形成第一膜，藉由濺射法形成第二膜，並藉由ALD法形成第三膜。如此，藉由利用互不相同的形成方法，可以使各膜具有不同的功能或性質。並且，藉由層疊這些膜，可以構成作為整個疊層膜更合適的膜。
即，在成為導電體404的導電體為疊層膜時，例如，利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n(n為自然數)膜，並利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1膜，此時，第n膜與第n+1膜的形成方法也可以不同。此外，第n膜與第n+2膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，成為導電體404的導電體或成為導電體404的導電體的疊層膜中的至少一個膜與成為絕緣體412的絕緣體或成為絕緣體412的絕緣體的疊層膜中的至少一個膜也可以使用相同的形成方法形成。例如，兩者都 可以採用ALD法。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。或者，例如，相互接觸的成為導電體404的導電體與成為絕緣體412的絕緣體也可以使用相同的形成方法形成。由此，可以在相同的處理室中形成。其結果，可以防止雜質的混入。
另外，成為導電體404的導電體或成為導電體404的導電體的疊層膜中的至少一個膜、成為絕緣體412的絕緣體或成為絕緣體412的絕緣體的疊層膜中的至少一個膜、成為導電體416a及導電體416b的導電體或該導電體的疊層膜中的至少一個膜、成為半導體406a的半導體、成為半導體406b的半導體、成為半導體406c的半導體、絕緣體402或絕緣體402的疊層膜中的至少一個膜也可以使用相同的形成方法形成。例如，這些都可以使用濺射法形成。由此，可以以不暴露於大氣的方式形成。其結果，可以防止雜質的混入。
接著，對成為導電體404的導電體的一部分進行蝕刻來形成導電體404。注意，導電體404以與半導體406b的至少一部分重疊的方式形成。
接著，與成為導電體404的導電體同樣地，對成為絕緣體412的絕緣體的一部分進行蝕刻來形成絕緣體412。
接著，與成為導電體404的導電體及成為絕緣體412的絕緣體同樣地，對成為半導體406c的半導體的一部分進行蝕刻來形成半導體406c(參照圖17B)。
注意，在對成為導電體404的導電體、成為絕緣體412的絕緣體以及成為半導體406c的半導體的一部分進行蝕刻時，也可以藉由同一光微影製程等進行蝕刻。或者，也可以將導電體404用作遮罩來對成為絕緣體412的絕緣體以及成為半導體406c的半導體進行蝕刻。此時，導電體404、絕緣體412以及半導體406c在俯視圖上具有相同的形狀。另外，也可以藉由不同的光微影製程對絕緣體412、半導體406c以及導電體404的全部或一部分進行蝕刻。此時，有時如圖17C1所示的放大剖面那樣絕緣體412和/或半導體406c比導電體404突出，有時如圖17C2所示的放大剖面那樣導電體404比絕緣體412和/或半導體406c突出。藉由採用上述形狀，有時能夠降低形狀不良，從而能夠降低閘極漏電流。
接著，形成絕緣體408(參照圖18A)。絕緣體408可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
接著，也可以進行第四加熱處理。例如，作為半導體406a，選擇其氧透過性比半導體406c高的半導體。即，作為半導體406c，選擇其氧透過性比半導體406a低的半導體。另外，作為半導體406c，選擇具有阻擋氧的功能的半導體。或者，例如，作為半導體406a，選擇其氧透過性比絕緣體412高的半導體。即，作為絕緣 體412，選擇其氧透過性比半導體406a低的半導體。或者，例如，作為半導體406a，選擇其氧透過性比絕緣體408高的半導體。即，作為絕緣體408，選擇其氧透過性比半導體406a低的半導體。換言之，作為半導體406a，選擇具有使氧透過的功能的半導體。另外，作為絕緣體408，選擇具有阻擋氧的功能的絕緣體。此時，藉由進行第四加熱處理，包含於絕緣體402中的過剩氧經過半導體406a移動到半導體406b。因為半導體406b由半導體406c、絕緣體412和絕緣體408中的任一個覆蓋，所以不容易發生過剩氧的向外擴散。因此，藉由在這個時候進行第四加熱處理，能夠高效率地減少半導體406b的缺陷(氧缺陷)。另外，第四加熱處理在絕緣體402中的過剩氧(氧)擴散到半導體406b的溫度下進行即可。例如，關於第四加熱處理，也可以參照第一加熱處理的記載。或者，當在比第一加熱處理低20℃以上且150℃以下，較佳為低40℃以上且100℃以下的溫度下進行第四加熱處理時，由於過剩氧(氧)不會過多地從絕緣體402釋放，所以是較佳的。注意，在絕緣體408具有阻擋氧的功能的情況下，半導體406c和/或絕緣體412也可以不具有阻擋氧的功能。
注意，也可以不進行第一加熱處理、第二加熱處理、第三加熱處理及第四加熱處理的全部或一部分。
接著，形成絕緣體418(參照圖18B)。絕緣體418可以藉由濺射法、CVD法、MBE法、PLD法或 ALD法等形成。
當利用濺射法時，也可以使用上述濺射裝置、成膜裝置。
藉由上述步驟，能夠製造圖6A和圖6B所示的電晶體。
<電晶體結構2>
圖19A和圖19B是本發明的一個方式的電晶體的俯視圖及剖面圖。圖19A是俯視圖，圖19B是對應於圖19A所示的點劃線H1-H2以及點劃線H3-H4的剖面圖。另外，在圖19A的俯視圖中，為了明確起見，省略構成要素的一部分。
圖19A和圖19B所示的電晶體包括：基板500上的導電體513；基板500及導電體513上的具有凸部的絕緣體502；絕緣體502的凸部上的半導體506a；半導體506a上的半導體506b；半導體506b上的半導體506c；與半導體506a、半導體506b及半導體506c接觸且間隔開地配置的導電體516a及導電體516b；半導體506c、導電體516a及導電體516b上的絕緣體512；絕緣體512上的導電體504；導電體516a、導電體516b、絕緣體512以及導電體504上的絕緣體508；以及絕緣體508上的絕緣體518。
此外，絕緣體512在H3-H4間的剖面上至少與半導體506b的側面接觸。導電體504在H3-H4間的剖 面上至少隔著絕緣體512面對半導體506b的頂面及側面。另外，導電體513隔著絕緣體502面對半導體506b的底面。此外，絕緣體502也可以不具有凸部。另外，也可以不設置半導體506c、絕緣體508或絕緣體518。
注意，將半導體506b用作電晶體的通道形成區。另外，將導電體504用作電晶體的第一閘極電極(也稱為前閘極電極)。此外，將導電體513用作電晶體的第二閘極電極(也稱為背閘極電極)。另外，將導電體516a及導電體516b用作電晶體的源極電極及汲極電極。此外，將絕緣體508用作阻擋層。絕緣體508例如具有阻擋氧和/或氫的功能。或者，例如，絕緣體508的阻擋氧和/或氫的能力強於半導體506a和/或半導體506c。
另外，絕緣體502較佳為包含過剩氧的絕緣體。
注意，關於基板500，參照基板400的記載。關於導電體513，參照導電體413的記載。關於絕緣體502，參照絕緣體402的記載。關於半導體506a，參照半導體406a的記載。關於半導體506b，參照半導體406b的記載。關於半導體506c，參照半導體406c的記載。關於導電體516a及導電體516b，參照導電體416a及導電體416b的記載。關於絕緣體512，參照絕緣體412的記載。關於導電體504，參照導電體404的記載。關於絕緣體508，參照絕緣體408的記載。關於絕緣體518，參照絕緣體418的記載。
因此，在圖19A和圖19B所示的電晶體中，只有其一部分的結構不同於圖6A和圖6B所示的電晶體。明確而言，圖19A和圖19B所示的電晶體的半導體506a、半導體506b及半導體506c的結構不同於圖6A和圖6B所示的電晶體的半導體406a、半導體406b及半導體406c的結構。因此，關於圖19A和圖19B所示的電晶體，可以適當地參照圖6A和圖6B所示的電晶體的說明。
注意，雖然在圖19A和圖19B中示出了作為電晶體的第一閘極電極的導電體504不與作為第二閘極電極的導電體513電連接的例子，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖20A所示，也可以採用導電體504與導電體513接觸的結構。藉由採用這種結構，導電體504和導電體513被供應相同的電位，因此可以提高電晶體的開關特性。或者，如圖20B所示，也可以不具有導電體513。
另外，圖21A是電晶體的俯視圖的一個例子。圖21B示出對應於圖21A的點劃線I1-I2及點劃線I3-I4的剖面圖的一個例子。另外，在圖21A中，為了明確起見，省略一些構成要素如絕緣體等。
注意，雖然在圖19A所示的俯視圖中示出了絕緣體512具有與導電體504相同的形狀的例子，但是根據本發明的一個方式的電晶體的結構不侷限於此。例如，如圖21A和圖21B所示，絕緣體512也可以配置於絕緣 體502、半導體506c、導電體516a及導電體516b上。
<電晶體結構3>
圖22A和圖22B是本發明的一個方式的電晶體的俯視圖及剖面圖。圖22A是俯視圖，圖22B是對應於圖22A所示的點劃線J1-J2以及點劃線J3-J4的剖面圖。另外，在圖22A的俯視圖中，為了明確起見，省略構成要素的一部分。
圖22A和圖22B所示的電晶體包括：基板600上的導電體604；導電體604上的絕緣體612；絕緣體612上的半導體606a；半導體606a上的半導體606b；半導體606b上的半導體606c；與半導體606a、半導體606b及半導體606c接觸且間隔開地配置的導電體616a及導電體616b；以及半導體606c、導電體616a及導電體616b上的絕緣體618。另外，導電體604隔著絕緣體612面對半導體606b的底面。此外，絕緣體612也可以具有凸部。另外，也可以在基板600與導電體604之間設置有絕緣體。關於該絕緣體，參照絕緣體502及絕緣體508的記載。另外，也可以不設置半導體606a或絕緣體618。
注意，將半導體606b用作電晶體的通道形成區。另外，將導電體604用作電晶體的第一閘極電極(也稱為前閘極電極)。另外，將導電體616a及導電體616b用作電晶體的源極電極及汲極電極。
另外，絕緣體618較佳為包含過剩氧的絕緣 體。
注意，關於基板600，參照基板500的記載。關於導電體604，參照導電體504的記載。關於絕緣體612，參照絕緣體512的記載。關於半導體606a，參照半導體506c的記載。關於半導體606b，參照半導體506b的記載。關於半導體606c，參照半導體506a的記載。關於導電體616a及導電體616b，參照導電體516a及導電體516b的記載。關於絕緣體618，參照絕緣體502的記載。
因此，有時可以看作，在圖22A和圖22B所示的電晶體中，只有其一部分的結構不同於圖19A和圖19B所示的電晶體。明確而言，圖22A和圖22B所示的電晶體的結構與圖19A和圖19B所示的電晶體的不具有導電體504的結構同樣。因此，關於圖22A和圖22B所示的電晶體，可以適當地參照圖19A和圖19B所示的電晶體的說明。
注意，電晶體也可以包括隔著絕緣體618與半導體606b重疊的導電體。該導電體用作電晶體的第二閘極電極。關於該導電體，參照導電體513的記載。另外，也可以使用該第二閘極電極形成s-channel結構。
另外，也可以在絕緣體618上設置有顯示元件。例如，也可以設置有像素電極、液晶層、共用電極、發光層、有機EL層、陽極、陰極等。顯示元件例如與導電體616a等連接。
另外，圖23A是電晶體的俯視圖的一個例 子。圖23B示出對應於圖23A的點劃線K1-K2及點劃線K3-K4的剖面圖的一個例子。另外，在圖23A中，為了明確起見，省略一些構成要素如絕緣體等。
另外，也可以在半導體上設置能夠用作通道保護膜的絕緣體。例如，如圖23A和圖23B所示，在導電體616a及導電體616b與半導體606c之間設置絕緣體620。在此情況下，導電體616a(導電體616b)與半導體606c藉由絕緣體620中的開口部連接。關於絕緣體620，可以參照絕緣體618的記載。
另外，在圖22B和圖23B中，也可以在絕緣體618上設置導電體613。圖24A和圖24B示出此時的例子。此外，關於導電體613，參照導電體513的記載。另外，既可以對導電體613供應與導電體604相同的電位或信號，又可以對導電體613供應與導電體604不同的電位或信號。例如，也可以對導電體613供應固定電位來控制電晶體的臨界電壓。即，導電體613可以具有第二閘極電極的功能。
<半導體裝置>
下面例示根據本發明的一個方式的半導體裝置。
下面說明利用本發明的一個方式的電晶體的半導體裝置的一個例子。
圖25A示出本發明的一個方式的半導體裝置的剖面圖。在圖25A所示的半導體裝置中，下部包括使用 第一半導體的電晶體2200，而上部包括使用第二半導體的電晶體2100。圖25A示出作為使用第二半導體的電晶體2100應用圖6A和圖6B所示的電晶體的例子。
作為第一半導體也可以使用其能隙與第二半導體不同的半導體。例如，作為第一半導體使用氧化物半導體之外的半導體，而作為第二半導體使用氧化物半導體。作為第一半導體，也可以使用具有多晶結構、單晶結構等的矽、鍺等。或者，也可以使用應變矽等具有應變的半導體。或者，作為第一半導體，也可以使用可用於HEMT的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。藉由將上述半導體用於第一半導體，可以實現適應於高速工作的電晶體2200。此外，藉由將氧化物半導體用於第二半導體，可以實現關態電流低的電晶體2100。
注意，電晶體2200可以是n通道電晶體和p通道電晶體的任一個，根據電路使用適合的電晶體。此外，有時也可以不作為電晶體2100和/或電晶體2200使用上述電晶體或圖25A所示的電晶體。
圖25A所示的半導體裝置隔著絕緣體2201及絕緣體2207在電晶體2200上包括電晶體2100。此外，電晶體2200和電晶體2100之間設置有用作佈線的多個導電體2202。此外，藉由埋入各種絕緣體中的多個導電體2203使設置在上層和下層的佈線或電極電連接。另外，該半導體裝置還包括電晶體2100上的絕緣體2204、絕緣 體2204上的導電體2205以及在與電晶體2100的源極電極及汲極電極相同的層中(藉由相同的製程)形成的導電體2206。
作為絕緣體2204，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。另外，絕緣體2204也可以包含氮氧化矽、氮化矽等包含氮的絕緣體。
或者，作為絕緣體2204，也可以使用樹脂。例如，可以使用包含聚醯亞胺、聚醯胺、丙烯酸樹脂、矽酮等的樹脂。藉由使用樹脂，有時不需要對絕緣體2204的頂面進行平坦化處理。另外，因為藉由使用樹脂可以在短時間內形成較厚的膜，因此能夠提高生產率。
藉由採用層疊有多個電晶體的結構，可以高密度地設置多個電路。
在此，在作為用於電晶體2200的第一半導體使用單晶矽時，較佳為電晶體2200的第一半導體附近的絕緣體的氫濃度高。藉由使用該氫使矽的懸空鍵終結，可以提高電晶體2200的可靠性。另一方面，在作為用於電晶體2100的第二半導體使用氧化物半導體時，較佳為電晶體2100的第二半導體附近的絕緣體的氫濃度低。因為該氫成為在氧化物半導體中生成載子的原因之一，所以有時還成為降低電晶體2100的可靠性的原因。因此，在層疊使用單晶矽的電晶體2200和使用氧化物半導體的電晶 體2100時，為了提高兩個電晶體的可靠性，在它們之間設置具有阻擋氫的功能的絕緣體2207是有效的。
作為絕緣體2207，例如可以使用包含氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等的絕緣體的單層或疊層。
此外，較佳為在電晶體2100上以覆蓋使用氧化物半導體的電晶體2100的方式形成具有阻擋氫的功能的絕緣體。作為絕緣體可以使用與絕緣體2207相同的絕緣體，特別較佳為應用氧化鋁。氧化鋁膜的不使氫、水分等雜質和氧的兩者透過膜的遮斷效果高。因此，藉由作為覆蓋電晶體2100的絕緣體2208使用氧化鋁膜，可以防止氧從包含在電晶體2100中的氧化物半導體脫離，並還可以防止水及氫混入氧化物半導體中。
另外，電晶體2200不僅可以是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型電晶體等。圖25B示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣層2212。半導體基板2211具有頂端細的凸部(也稱為鰭)。另外，凸部可以是頂端不細的形狀，例如該凸部也可以是大致長方體或頂端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣體2214，且在該閘極絕緣體2214上設置有閘極電極2213。在半導體基板2211中形成有源極區及汲極區2215。另外，雖然在此示出了半導體基板2211具有凸部的例子， 但是根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成凸狀的半導體區域。
在上述電路中，藉由改變電晶體2100及電晶體2200的電極的連接，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置可以實現的電路結構的例子。
圖26A所示的電路圖示出所謂的CMOS反相器的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
圖26B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以用作所謂的CMOS類比開關。
參照圖27A和圖27B示出半導體裝置(記憶體裝置)的一個例子，其中使用根據本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖27A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用上述電晶體。
電晶體3300是使用氧化物半導體的電晶體。由於電晶體3300的關態電流低，所以可以在長期間使半導體裝置的特定的節點保持儲存內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而實現低耗電 的半導體裝置。
在圖27A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的電極的一個電連接，第五佈線3005與電容元件3400的電極的另一個電連接。
圖27A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容元件3400的電極的一個電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位而使電晶體3300處於非導通狀態，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流極低，所以節點FG的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一 佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為如下緣故：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L的之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。為了不讀出其他記憶單元的資訊，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“非導通狀態”的電位，即低於Vth_H的電位，即可。或者，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，即高於Vth_L的電位，即可。
圖27B所示的半導體裝置與圖27A所示的半導體裝置不同之處是圖27B所示的半導體裝置不包括電晶體3200的點。在此情況下也可以藉由與圖27A所示的半導體裝置相同的工作進行資訊的寫入及保持工作。
說明圖27B所示的半導體裝置中的資訊讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，在再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
而且，藉由對第三佈線3003的電位和規定的電位進行比較可以讀出資訊。
在此情況下，可以採用一種結構，其中對用 來驅動記憶單元的驅動電路使用上述應用第一半導體的電晶體，且將作為電晶體3300的應用第二半導體的電晶體層疊在驅動電路上。
上述半導體裝置可以應用使用氧化物半導體的關態電流極低的電晶體來長期間地保持儲存內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而可以實現低耗電的半導體裝置。此外，在沒有電力的供應時(但是，較佳為固定電位)也可以長期間地保持儲存內容。
此外，因為該半導體裝置在寫入資訊時不需要高電壓，所以其中不容易產生元件的劣化。由於例如不如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如絕緣體的劣化等的問題。換言之，根據本發明的一個方式的半導體裝置是對習知的非揮發性記憶體所具有的問題的重寫的次數沒有限制而其可靠性得到極大提高的半導體裝置。再者，根據電晶體的導通狀態或非導通狀態而進行資訊寫入，而可以進行高速工作。
<RF標籤>
下面，參照圖28說明包括上述電晶體或記憶體裝置的RF標籤。
根據本發明的一個方式的RF標籤在其內部包括記憶體電路，在該記憶體電路儲存資訊，並使用非接觸 單元諸如無線通訊進行與外部的資訊的收發。根據這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊識別物品的個體識別系統等。注意，這些用途要求高可靠性。
參照圖28說明RF標籤的結構。圖28是示出RF標籤的結構例子的塊圖。
如圖28所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。此外，RF標籤800包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。 另外，作為包括在解調變電路807中的呈現整流作用的電晶體的半導體，例如也可以使用充分地抑制反向電流的氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使對解調變電路的輸入和從解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分類成如下三種方法：將一對線圈設置成彼此相對並且藉由互感相互通信的電磁耦合方法；使用感應場進行通信的電磁感應方法；以及使用電波進行通信的電波方法。RF標籤800可以用於上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的收發。此外，整流電路805是用來對藉由由天線804接收無線信號生成的輸入交流信號進行整流，例如進行半波兩倍壓整 流，並由後級的電容元件使進行了整流的信號平滑化，從而生成輸入電位的電路。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是用來在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使某個程度以上的電力輸入到後級的電路中的電路。
恆壓電路806是用來從輸入電位生成穩定的電源電壓而供應到各電路的電路。另外，恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是用來利用穩定的電源電壓的上升生成邏輯電路809的重設信號的電路。
解調變電路807是用來藉由包絡檢測使輸入交流信號解調並生成解調信號的電路。此外，調變電路808是用來根據從天線804輸出的資料進行調變的電路。
邏輯電路809是用來分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資訊的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是用來保持固有號碼(ID)等並根據處理進行輸出的電路。
注意，上述各電路可以適當地設置。
在此，可以將上述記憶體裝置用於記憶體電路810。因為根據本發明的一個方式的記憶體裝置即使在遮斷電源的狀態下也可以保持資訊，所以適合於RF標籤。再者，因為根據本發明的一個方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體 低，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體裝置可以抑制由於在資料的寫入時電力不夠而產生錯誤工作或錯誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。藉由生產者在預先寫入固有號碼後出貨，可以僅使出貨的良品具有固有號碼而不使所製造的所有RF標籤具有固有號碼，由此不發生出貨後的產品的固有號碼不連續的情況而可以容易進行對應於出貨後的產品的顧客管理。
<RF標籤的使用例子>
下面，參照圖29A至圖29F說明根據本發明的一個方式的RF標籤的使用例子。RF標籤可以廣泛應用，例如可以提供到物品諸如鈔票、硬幣、有價證券類、無記名債券類、證書類(駕駛證、居民卡等，參照圖29A)、包裝用容器類(包裝紙、瓶子等，參照圖29C)、儲存介質(DVD、錄影帶等，參照圖29B)、車輛類(自行車等，參照圖29D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者可以提供到各種物品的裝運標籤 (參照圖29E和圖29F)等。
根據本發明的一個方式的RF標籤4000以附著到表面上或者嵌入的方式固定到物品。例如，當固定到書本時，將RF標籤4000嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RF標籤4000填埋於有機樹脂內部。因為根據本發明的一個方式的RF標籤4000實現了小型、薄型以及輕量，所以即使在固定到物品中以後也不會影響到所述物品本身的設計性。另外，由根據本發明的一個方式的RF標籤4000可以對鈔票、硬幣、有價證券類、無記名債券類或證書類等賦予認證功能，而且藉由利用該認證功能可以防止偽造。另外，藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中提供根據本發明的一個方式的RF標籤4000，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF標籤4000，可以防止偷竊等而提高安全性。
如上所述，可以將根據本發明的一個方式的RF標籤用於上述各種用途。
<CPU>
下面說明包括上述電晶體或上述記憶體裝置等半導體裝置的CPU。
圖30是示出其一部分使用上述電晶體的CPU的一個例子的結構的塊圖。
圖30所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖30所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖30所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進 行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈生成器，並將內部時脈信號CLK2供應到上述各種電路。
在圖30所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述電晶體或記憶體裝置等。
在圖30所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖31是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括當電源關閉時丟失儲存資料的電路1201、當電源關閉時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電 路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的導通狀態或非導通狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的導通狀態或非導通狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘 極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以採用對電容元件1208的一對電極中的另一個輸入固定電位的結構。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的閘極。開 關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖31示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖31示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖31所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在 由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖31所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極低。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關 1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短直到在再次開始供應電源電壓之後電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(導通狀態或非導通狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制耗電量。
雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF-ID(Radio Frequency Identification：射頻識別)。
<顯示裝置>
下面說明根據本發明的一個方式的顯示裝置的結構例子。
[結構例子]
圖32A示出根據本發明的一個方式的顯示裝置的俯視圖。此外，圖32B示出將液晶元件用於根據本發明的一個方式的顯示裝置的像素時的像素電路。另外，圖32C示出將有機EL元件用於根據本發明的一個方式的顯示裝置的像素時的像素電路。
可以將上述電晶體用於像素。在此示出使用n通道電晶體的例子。注意，也可以將藉由與用於像素的電晶體相同的製程製造的電晶體用於驅動電路。像這樣，藉由將上述電晶體用於像素或驅動電路，可以製造顯示品質和/或可靠性高的顯示裝置。
圖32A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板5000上設置有像素部5001、第一掃描線驅動電路5002、第二掃描線驅動電路5003以及信號線驅動電路5004。像素部5001藉由多個信號線與信號線驅動電路5004電連接並藉由多個掃描線與第一掃描線驅動電路5002及第二掃描線驅動電路5003電連接。另外，在由掃描線和信號線劃分的區域中分別設置有包括顯示元件的像素。此外，顯示裝置的基板5000藉由FPC(Flexible Printed Circuit：撓性印刷電路)等連接 部與時序控制電路(也稱為控制器、控制IC)電連接。
第一掃描線驅動電路5002、第二掃描線驅動電路5003及信號線驅動電路5004與像素部5001相同地形成在基板5000上。因此，與另外製造驅動電路的情況相比，可以減少製造顯示裝置的成本。此外，在另外製造驅動電路時，佈線之間的連接數增加。因此，藉由在基板5000上設置驅動電路，可以減少佈線之間的連接數，從而可以實現可靠性和/或良率的提高。
[液晶顯示裝置]
此外，圖32B示出像素的電路結構的一個例子。在此示出可以應用於VA型液晶顯示裝置的像素等的像素電路。
這種像素電路可以應用於一個像素包括多個像素電極的結構。各像素電極連接到不同的電晶體，且各電晶體被構成為能夠由不同的閘極信號驅動。由此，可以獨立地控制施加到多域設計的像素的每一個像素電極的信號。
分離電晶體5016的閘極佈線5012和電晶體5017的閘極佈線5013以對它們供應不同的閘極信號。另一方面，電晶體5016和電晶體5017共同使用用作資料線的源極電極或汲極電極5014。電晶體5016和電晶體5017可以適當地使用上述電晶體。由此，可以提供顯示品質和/或可靠性高的液晶顯示裝置。
說明與電晶體5016電連接的第一像素電極及與電晶體5017電連接的第二像素電極的形狀。第一像素電極和第二像素電極的形狀被狹縫分離。第一像素電極具有擴展為V字型的形狀，而第二像素電極被形成為圍繞第一像素電極。
電晶體5016的閘極電極與閘極佈線5012電連接，而電晶體5017的閘極電極與閘極佈線5013電連接。對閘極佈線5012和閘極佈線5013供應不同的閘極信號來使電晶體5016和電晶體5017的工作時序互不相同，從而可以控制液晶的配向。
此外，也可以由電容佈線5010、用作電介質的閘極絕緣體、與第一像素電極或第二像素電極電連接的電容電極形成電容元件。
在多域結構中，一個像素包括第一液晶元件5018和第二液晶元件5019。第一液晶元件5018由第一像素電極、反電極和其間的液晶層構成，而第二液晶元件5019由第二像素電極、反電極和其間的液晶層構成。
另外，根據本發明的一個方式的顯示裝置不侷限於圖32B所示的像素電路。例如，也可以對圖32B所示的像素電路進一步提供開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
[有機EL顯示裝置]
圖32C示出像素的電路結構的另一個例子。在此示出 使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從有機EL元件的一對電極分別注入包含發光有機化合物的層中，從而電流流過。而且，藉由使電子和電洞再結合，發光有機化合物形成激發態，並且當該激發態恢復到基態時發光。根據這種機制，這種發光元件被稱為電流激勵型發光元件。
圖32C是示出像素電路的一個例子的圖。在此示出一個像素使用兩個n通道電晶體的例子。另外，作為n通道電晶體可以使用上述電晶體。此外，該像素電路可以應用數位時間灰階級驅動。
說明可以應用的像素電路的結構及應用數位時間灰階級驅動時的像素的工作。
像素5020包括開關電晶體5021、驅動電晶體5022、發光元件5024以及電容元件5023。在開關電晶體5021中，閘極電極與掃描線5026連接，第一電極(源極電極和汲極電極中的一個)與信號線5025連接，第二電極(源極電極和汲極電極中的另一個)與驅動電晶體5022的閘極電極連接。在驅動電晶體5022中，閘極電極藉由電容元件5023與電源線5027連接，第一電極與電源線5027連接，第二電極與發光元件5024的第一電極(像素電極)連接。發光元件5024的第二電極相當於共用電極5028。共用電極5028與形成在同一基板上的共用電位線電連接。
開關電晶體5021及驅動電晶體5022可以使用上述電晶體。由此，實現顯示品質和/或可靠性高的有機EL顯示裝置。
將發光元件5024的第二電極(共用電極5028)的電位設定為低電源電位。注意，低電源電位是低於供應給電源線5027的高電源電位的電位，例如低電源電位可以為GND、0V等。藉由將高電源電位和低電源電位設定為發光元件5024的正向臨界電壓以上，並對發光元件5024施加其電位差，在發光元件5024中使電流流過而使發光元件5024發光。注意，發光元件5024的正向電壓是指得到所希望的亮度時的電壓，至少包括正向臨界電壓。
另外，有時藉由代替使用驅動電晶體5022的閘極電容省略電容元件5023。驅動電晶體5022的閘極電容也可以形成在通道形成區和閘極電極之間。
接著，說明輸入到驅動電晶體5022的信號。在採用電壓輸入電壓驅動方式時，對驅動電晶體5022輸入使驅動電晶體5022成為開啟或關閉的兩種狀態的視訊信號。另外，為了使驅動電晶體5022在線性區域中工作，對驅動電晶體5022的閘極電極施加高於電源線5027的電壓的電壓。此外，對信號線5025施加對電源線電壓加上驅動電晶體5022的臨界電壓Vth的值以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體5022的閘極電極施加對發光元件5024的正向電壓加上驅 動電晶體5022的臨界電壓Vth的值以上的電壓。另外，輸入視訊信號以使驅動電晶體5022在飽和區域中工作，使電流流過發光元件5024。此外，為了使驅動電晶體5022在飽和區域中工作，使電源線5027的電位高於驅動電晶體5022的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件5024，而進行類比灰階級驅動。
此外，根據本發明的一個方式的顯示裝置不侷限於圖32C所示的像素結構。例如，還可以對圖32C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖32A至圖32C所例示的電路應用上述電晶體時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以採用能夠由控制電路等控制第一閘極電極的電位，且對第二閘極電極輸入低於供應到源極電極的電位的電位等如上所例示的電位的結構。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶 體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示面板(PDP)、MEMS(微機電系統)、數位微鏡裝置(DMD)、DMS(數位微快門)、IMOD(干涉調變)元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。
另外，為了將白色光(W)用於背光(有機EL元件、無機EL元件、LED、螢光燈等)使顯示裝置進行全彩色顯示，也可以使用著色層(也稱為濾光片)。作為著色層，例如可以適當地組合紅色(R)、綠色(G)、藍色(B)、黃色(Y)等而使用。藉由使用著色層，可以與不使用著色層的情況相比進一步提高顏色再現性。此時，也可以藉由設置包括著色層的區域和不包括著色層的區域，將不包括著色層的區域中的白色光直接用於 顯示。藉由部分地設置不包括著色層的區域，在顯示明亮的影像時，有時可以減少著色層所引起的亮度降低而減少耗電量兩成至三成左右。但是，在使用有機EL元件或無機EL元件等自發光元件進行全彩色顯示時，也可以從具有各發光顏色的元件發射R、G、B、Y、W。藉由使用自發光元件，有時與使用著色層的情況相比進一步減少耗電量。
<模組>
下面，參照圖33說明應用根據本發明的一個方式的半導體裝置的顯示模組。
在圖33所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的單元8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不包括背光單元8007、電池8011、觸控面板8004等。
例如，可以將根據本發明的一個方式的半導體裝置用於單元8006。
上蓋8001及下蓋8002根據觸控面板8004及單元8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004可以是電阻式觸控面板或電容式觸控面板，可以重疊於單元8006。此外，也可以使單元8006的反基板(密封基板)具有觸控面板功能。或者，也可以在單元8006的每個像素中設置光感測器，以 製成光觸控面板。或者，也可以在單元8006的每個像素中設置觸控感測器用電極，以製成電容式觸控面板。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。
除了具有保護單元8006的功能之外，框架8009還可以具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011。在使用商用電源的情況下也可以不包括電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
<電子裝置>
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的 遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖34A至圖34F示出這些電子裝置的具體例子。
圖34A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖34A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖34B是可攜式資料終端，包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部設置還稱為光感測器的光 電轉換元件來附加位置輸入功能。
圖34C是膝上型個人電腦，包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖34D是電冷藏冷凍箱，包括外殼931、冷藏室門932、冷凍室門933等。
圖34E是視頻攝影機，包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖34F是一般的汽車，包括車體951、車輪952、儀表板953及燈954等。
<顯示區域或發光區域具有曲面的電子裝置>
下面，參照圖35A-1至圖35C-2說明本發明的一個方式的電子裝置的一個例子的顯示區域或發光區域具有曲面的電子裝置。在此，作為電子裝置的一個例子，說明資訊終端，尤其是可攜式資訊終端(移動設備)。可攜式資訊終端例如包括行動電話機(平板手機、智慧手機)、平板電腦(Slate PC)等。
圖35A-1為移動設備1300A的外觀透視圖。 圖35A-2為移動設備1300A的俯視圖。圖35A-3示出移動設備1300A的使用狀態。
圖35B-1及圖35B-2為移動設備1300B的外觀透視圖。
圖35C-1及圖35C-2為移動設備1300C的外觀透視圖。
<移動設備>
移動設備1300A例如具有選自電話功能、電子郵件的製作閱覽功能、記事本功能和資訊閱覽功能等中的一個或多個功能。
在移動設備1300A中，顯示部沿著外殼的多個面設置。例如，藉由沿著外殼的內側設置撓性顯示裝置，來設置顯示部即可。由此，可以將文字資訊或影像資訊等顯示在第一區域1311和/或第二區域1312上。
例如，可以將有關三個操作的影像顯示在第一區域1311上(參照圖35A-1)。此外，如圖35A-2中的虛線矩形所示，可以將文字資訊等顯示在第二區域1312上。
在第二區域1312配置在移動設備1300A的上部的情況下，使用者可以在移動設備1300A放在上衣口袋裡的狀態下容易確認顯示在移動設備1300A的第二區域1312上的文字或影像資訊(參照圖35A-3)。例如，可以從移動設備1300A的上方確認打來電話的人的電話號碼或 姓名等。
移動設備1300A也可以在顯示裝置與外殼之間、顯示裝置內或者外殼上具備輸入裝置等。輸入裝置例如可以使用觸控感測器、光感測器、超聲波感測器等。在輸入裝置配置在顯示裝置與外殼之間或者外殼上的情況下，可以使用矩陣開關式觸控面板、電阻式觸控面板、表面聲波觸控面板、紅外線式觸控面板、電磁感應式觸控面板、電容式觸控面板等。在輸入裝置配置在顯示裝置內的情況下，可以使用In-Cell式感測器或者On-Cell式感測器等。
移動設備1300A還可以具備振動感測器等以及儲存有根據由該振動感測器等檢測出的振動而切換到拒絕接電話模式的程式的記憶體裝置。由此，使用者能夠藉由從衣服上輕拍移動設備1300A給予振動來切換到拒絕接電話模式。
移動設備1300B包括具有第一區域1311及第二區域1312的顯示部以及支撐顯示部的外殼1310。
外殼1310具備多個彎曲部，其中最長的彎曲部夾在第一區域1311與第二區域1312之間。
移動設備1300B可以以沿著最長的彎曲部設置的第二區域1312朝向側方的方式使用。
移動設備1300C包括具有第一區域1311及第二區域1312的顯示部以及支撐顯示部的外殼1310。
外殼1310具備多個彎曲部，其中第二長的彎 曲部夾在第一區域1311與第二區域1312之間。
移動設備1300C可以以第二區域1312朝向上方的方式使用。
實施例1
在本實施例中，製造包含本發明的一個方式的半導體的樣本，對其結晶性進行評估。
下面，對樣本的製造方法進行說明。
首先，準備矽基板。
接著，利用熱氧化法在126.6mm×126.6mm的矽基板上形成100nm厚的氧化矽膜。
接著，利用濺射法形成100nm厚的半導體。半導體的成膜使用直徑為305mm且厚度為8mm的圓柱狀In-Ga-Zn氧化物(In：Ga：Zn=1：3：4[原子數比])靶材進行。配置靶材的底板的厚度為20mm，磁鐵單元與底板底面稍微分開，以它們彼此不接觸。因此，從磁鐵單元表面到靶材表面的距離大約為30mm，比靶材和底板的總厚度28mm稍大一點。另外，成膜時的基板溫度為200℃，氧氣體的比率[O2/(O2+Ar)]為11%、33%、50%或者100%，壓力為0.4Pa，DC功率為0.5kW，靶材與基板之間的距離為60mm。
在本實施例中，利用磁鐵單元的結構彼此不同的濺射裝置形成半導體。明確而言，利用圖2所示的從磁鐵單元表面130的垂直距離d為10mm的平面中的水平 磁場的強度為800G的磁鐵單元以及250G的磁鐵單元。
接著，對各樣本進行結晶性的評估。結晶性利用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE且使用Out of Plane法評估。
圖37示出其結果。各樣本都在2θ為30°附近確認到示出配向性的峰值。具有該峰值的樣本估計為包含具有c軸配向性的In-Ga-Zn氧化物的結晶。因此，各樣本估計為CAAC-OS。
另外，一部分的樣本在2θ為36°附近確認到示出配向性的峰值。更少數的樣本在2θ為18°附近確認到示出配向性的峰值。具有這些峰值的樣本包含屬於空間群Fd-3m的結晶結構(例如，尖晶石型結晶結構)，例如，18°附近的峰值很可能源自(111)面，36°附近的峰值很可能源自(222)面。
在此，圖38A和圖38B示出各樣本的36°附近的峰值的XRD強度(在圖式中由Spinel表示)，以及30°附近的峰值的XRD強度(在圖式中由CAAC表示)。藉由減去起因於基板等其他因素的背景來僅將峰值分離出來，對該峰值利用洛侖茲函數進行擬合來獲得XRD強度。
圖38A示出使用水平磁場的強度為800G的磁鐵單元A形成的樣本的XRD強度，圖38B示出使用水平磁場的強度為250G的磁鐵單元B形成的樣本的XRD強度。
如圖38A所示，在使用水平磁場的強度為800G的磁鐵單元A形成的樣本中，氧比率[O2/(O2+Ar)]為33%以下的樣本不具有2θ為36°附近的峰值，氧比率為50%以上的樣本具有2θ為36°附近的峰值。此外，氧比率為100%的樣本的2θ為36°附近的峰值的XRD強度比氧比率為50%的樣本高。
可知在使用水平磁場的強度為800G的磁鐵單元A形成的樣本中，氧比率越高，2θ為30°附近的峰值的XRD強度越高。
另一方面，如圖38B所示，在使用水平磁場的強度為250G的磁鐵單元B形成的樣本中，氧比率[O2/(O2+Ar)]為11%的樣本中不具有2θ為36°附近的峰值，氧比率為33%以上的樣本具有2θ為36°附近的峰值。可知氧比率越高，2θ為36°附近的峰值的XRD強度越高。
在使用水平磁場的強度為250G的磁鐵單元B形成的樣本中，氧比率為33%的樣本中的2θ為30°附近的峰值的XRD強度最高。可知在氧比率為33%以上的樣本中，氧比率越高，2θ為30°附近的峰值的XRD強度越低。
如上所述，使用水平磁場的強度為800G的磁鐵單元A形成的樣本容易獲得高結晶性的CAAC-OS，不容易包含多種結晶結構。
實施例2
在本實施例中，使用與實施例1不同的濺射 裝置製造包含本發明的一個方式的半導體的樣本，對其結晶性進行評估。
下面，對樣本的製造方法進行說明。
首先，準備600mm×720mm的玻璃基板。
接著，利用濺射法形成100nm厚的半導體。半導體的成膜使用240mm×1170mm×6mm(厚度)的長方體狀In-Ga-Zn氧化物(In：Ga：Zn=5：5：6[原子數比])靶材形成。底板的厚度為11mm，從磁鐵單元到靶材表面的距離大約為47mm。另外，成膜時的基板溫度為170℃，氧氣體的比率[O2/(O2+Ar)]為50%，壓力為0.6Pa，AC功率為2.5kW，靶材與基板之間的距離為150mm。
在本實施例中，利用磁鐵單元的結構彼此不同的濺射裝置形成半導體。明確而言，靶材表面的水平磁場的強度為600G的磁鐵單元以及210G的磁鐵單元。
接著，對各樣本進行結晶性的評估。圖39A示出進行測定的地點(pointA和pointB)。注意，圖39A還示出玻璃基板面內的半導體的厚度分佈，明度越高厚度越厚，明度越低厚度越薄。結晶性利用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE且使用Out of Plane法評估。
圖39B示出其結果。各樣本的各地點都在2θ為30°附近確認到示出配向性的峰值。具有該峰值的樣本估計為包含具有c軸配向性的In-Ga-Zn氧化物的結晶。 因此，在本實施例中製造的樣本估計為CAAC-OS。
使用水平磁場的強度為210G的磁鐵單元形成的樣本的pointA在2θ為36°附近確認到示出配向性的峰值(由虛線圓表示)。具有該峰值的樣本包含屬於空間群Fd-3m的結晶結構(例如，尖晶石型結晶結構)，例如，36°附近的峰值很可能源自(222)面。
另一方面，在使用水平磁場的強度為600G的磁鐵單元形成的樣本的所有的地點中，在2θ為36°附近確認不到示出配向性的峰值。由此可知，藉由將水平磁場的強度從210G提高到600G，可以使基板面內的結晶度的分佈均勻。
如上所述，使用水平磁場的強度為600G的磁鐵單元形成的樣本可以在基板面內均勻地獲得高結晶性的CAAC-OS。
100‧‧‧靶材
101‧‧‧濺射裝置
110‧‧‧底板
120‧‧‧靶材架
130‧‧‧磁鐵單元
130N‧‧‧磁鐵
130S‧‧‧磁鐵
132‧‧‧磁鐵架
160‧‧‧基板
170‧‧‧基板架
180a‧‧‧磁力線
180b‧‧‧磁力線
V1、V2、V3‧‧‧電位
d‧‧‧垂直距離

Claims (15)

  1. 一種氧化物半導體的製造方法，包括如下步驟：使用濺射裝置在基板上形成氧化物半導體層，在該濺射裝置中設置有靶材、與該靶材的表面對置的該基板以及磁鐵單元，其中，所示靶材包含鋁、鎵、釔和錫中的一個、銦、鋅以及氧，該磁鐵單元包括該靶材的背面一側的磁鐵，並且，在從該磁鐵單元的表面向該基板的垂直距離為10mm的平面中的水平磁場的最大強度為350G以上且2000G以下的條件下形成該氧化物半導體層。
  2. 根據申請專利範圍第1項之方法，其中該平面平行於該靶材的背面。
  3. 根據申請專利範圍第1項之方法，其中該靶材的純度為99.9wt%以上。
  4. 根據申請專利範圍第1項之方法，其中該基板的表面溫度為100℃以上且450℃以下。
  5. 根據申請專利範圍第1項之方法，其中該靶材與該基板之間的垂直距離為10mm以上且600mm以下。
  6. 根據申請專利範圍第1項之方法，其中該水平磁場的最大強度為450G以上且700G以下。
  7. 根據申請專利範圍第1項之方法，其中該靶材包含銦、鋅、氧以及鎵。
  8. 一種半導體裝置的製造方法，該方法包括藉由申 請專利範圍第1項之方法製造氧化物半導體的步驟。
  9. 一種氧化物半導體的製造方法，包括如下步驟：使用濺射裝置在基板上形成氧化物半導體層，在該濺射裝置中設置有靶材以及與該靶材的表面對置的該基板，其中，所示靶材包含鋁、鎵、釔和錫中的一個、銦、鋅以及氧，並且，該靶材的表面中的水平磁場的最大強度為40G以上且800G以下。
  10. 根據申請專利範圍第9項之方法，其中該靶材的純度為99.9wt%以上。
  11. 根據申請專利範圍第9項之方法，其中該基板的表面溫度為100℃以上且450℃以下。
  12. 根據申請專利範圍第9項之方法，其中該靶材與該基板之間的垂直距離為10mm以上且600mm以下。
  13. 根據申請專利範圍第9項之方法，其中該靶材的表面中的水平磁場的最大強度為50G以上且350G以下。
  14. 根據申請專利範圍第9項之方法，其中該靶材包含銦、鋅、氧以及鎵。
  15. 一種半導體裝置的製造方法，該方法包括藉由申請專利範圍第9項之方法製造氧化物半導體的步驟。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108474106A (zh) * 2016-01-18 2018-08-31 株式会社半导体能源研究所 金属氧化物膜、半导体装置以及显示装置
CN108473334A (zh) * 2015-12-29 2018-08-31 株式会社半导体能源研究所 金属氧化物膜以及半导体装置
TWI768014B (zh) * 2017-03-31 2022-06-21 南韓商Ulvac 韓國股份有限公司 磁控管濺射方法、磁控管濺射裝置及其磁鐵控制系統

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016125049A1 (en) * 2015-02-02 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Oxide and manufacturing method thereof
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6736351B2 (ja) * 2015-06-19 2020-08-05 株式会社半導体エネルギー研究所 半導体装置
TW202236685A (zh) * 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
JP6796086B2 (ja) * 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
TWI615488B (zh) * 2016-05-18 2018-02-21 成膜裝置及其方法
KR20230019215A (ko) 2016-05-19 2023-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
CN106202679A (zh) * 2016-07-04 2016-12-07 重庆大学 一种基于无人机系统的气体泄漏扩散过程的预测方法
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
CN108122051B (zh) * 2017-12-22 2021-05-11 南京市锅炉压力容器检验研究院 一种基于无人机探测的危险介质泄漏过程实时动态预测方法
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
CN113423857A (zh) * 2019-02-22 2021-09-21 株式会社半导体能源研究所 金属氧化物膜、半导体装置及金属氧化物膜的评价方法
US10720509B1 (en) * 2019-07-31 2020-07-21 Nanya Technology Corporation Method for preparing a semiconductor device structure with an annular semiconductor fin
JP7444436B2 (ja) * 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03176913A (ja) * 1989-12-04 1991-07-31 Shinku Kikai Kogyo Kk 透明導電性半導体薄膜の製造方法
EP0677593B1 (en) * 1992-12-15 2000-03-22 Idemitsu Kosan Company Limited Transparent conductive film, transparent conductive base material, and conductive material
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
CH691643A5 (de) * 1995-10-06 2001-08-31 Unaxis Balzers Ag Magnetronzerstäubungsquelle und deren Verwendung.
JP3872529B2 (ja) * 1995-10-06 2007-01-24 出光興産株式会社 液晶ディスプレイ用カラーフィルタおよびその製造方法
JPH10140332A (ja) 1996-11-08 1998-05-26 Anelva Corp 非晶質ｉｔｏ膜の作製方法
JP2003213410A (ja) 2002-01-17 2003-07-30 Matsushita Electric Ind Co Ltd スパッタリング方法およびその装置
JP2003239069A (ja) 2002-02-15 2003-08-27 Ulvac Japan Ltd 薄膜の製造方法及び装置
JP4229803B2 (ja) * 2003-10-23 2009-02-25 パナソニック株式会社 透明導電膜の製造方法
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US20070056850A1 (en) * 2005-09-13 2007-03-15 Applied Materials, Inc. Large-area magnetron sputtering chamber with individually controlled sputtering zones
JP2008156708A (ja) * 2006-12-25 2008-07-10 Idemitsu Kosan Co Ltd 透明導電膜の製造方法
JP4999602B2 (ja) 2007-08-16 2012-08-15 株式会社アルバック 成膜装置
JP5492479B2 (ja) * 2009-07-10 2014-05-14 ジオマテック株式会社 透明導電膜の製造方法
KR20130079348A (ko) 2010-04-22 2013-07-10 이데미쓰 고산 가부시키가이샤 성막 방법
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108473334A (zh) * 2015-12-29 2018-08-31 株式会社半导体能源研究所 金属氧化物膜以及半导体装置
CN108473334B (zh) * 2015-12-29 2021-03-12 株式会社半导体能源研究所 金属氧化物膜以及半导体装置
US11063125B2 (en) 2015-12-29 2021-07-13 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film and semiconductor device
US11757007B2 (en) 2015-12-29 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film and semiconductor device
CN108474106A (zh) * 2016-01-18 2018-08-31 株式会社半导体能源研究所 金属氧化物膜、半导体装置以及显示装置
US10865470B2 (en) 2016-01-18 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film, semiconductor device, and display device
CN108474106B (zh) * 2016-01-18 2021-02-26 株式会社半导体能源研究所 金属氧化物膜、半导体装置以及显示装置
TWI747824B (zh) * 2016-01-18 2021-12-01 日商半導體能源研究所股份有限公司 金屬氧化物膜、半導體裝置、及顯示裝置
US11352690B2 (en) 2016-01-18 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film, semiconductor device, and display device
TWI768014B (zh) * 2017-03-31 2022-06-21 南韓商Ulvac 韓國股份有限公司 磁控管濺射方法、磁控管濺射裝置及其磁鐵控制系統

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Publication number Publication date
JP2015143396A (ja) 2015-08-06
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US10388520B2 (en) 2019-08-20

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