TW201740584A - 記憶體元件 - Google Patents

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Abstract

一種記憶體元件包括：第一電極線層，包括在第一方向上在基板上延伸、且彼此間隔開的多個第一電極線；第二電極線層，包括在與第一方向不同的第二方向上在第一電極線層上延伸、且彼此間隔開的多個第二電極線；以及記憶體胞元層，包括位於所述多個第一電極線與所述多個第二電極線的多個相交處的多個第一記憶體胞元，多個第一記憶體胞元的每一者包括依序堆疊的選擇元件層、中間電極及可變電阻層。可變電阻層的側表面垂直於基板的頂表面或傾斜成朝向可變電阻層的上部部分逐漸變寬。第一記憶體胞元具有側表面坡度以具有朝向其上部部分逐漸減小的寬度。

Description

記憶體元件
本發明概念是有關於一種記憶體元件以及製造所述記憶體元件的方法，且更具體而言，是有關於一種具有堆疊交叉點陣列結構的記憶體元件以及製造所述記憶體元件的方法。
由於存在將電子產品製作得重量輕、薄、及小型化的發展趨勢，因此對高度積體化半導體元件的需求已在增加。此外，已提出一種具有堆疊交叉點陣列結構的記憶體元件，在所述堆疊交叉點陣列結構中，記憶體胞元位於彼此交叉的兩個電極之間的相交處。然而，由於愈來愈需要按比例縮小（downscaling）具有堆疊交叉點結構的記憶體元件的尺寸，因此有必要減小記憶體元件中所包括的所有層的大小。然而，由於記憶體元件的大小減小，可能會在製造記憶體元件的製程期間出現各種缺點，因而使記憶體元件的可靠性劣化並降低大規模生產率。
本發明概念提供一種藉由使可變電阻層的蝕刻損壞最小化並抑制未對準而使可靠性得到提高的記憶體元件以及製造所述記憶體元件的方法。
根據某些態樣，本發明是有關於一種記憶體元件，所述記憶體元件包括：第一電極線層，包括在第一方向上在基板上延伸且彼此間隔開的多個第一電極線；第二電極線層，包括形成於所述第一電極線層上且在第二方向上延伸、並且彼此間隔開的多個第二電極線，所述第二方向不同於所述第一方向；以及記憶體胞元層，包括位於所述多個第一電極線與所述多個第二電極線的相交處的多個第一記憶體胞元，多個所述第一記憶體胞元中的每一者包括依序堆疊的選擇元件、中間電極、及可變電阻層，其中所述可變電阻層的側表面垂直於所述基板的頂表面，或傾斜成朝向所述可變電阻層的上部部分逐漸更寬，且其中所述多個第一記憶體胞元具有側表面坡度，以使得所述第一多個記憶體胞元的寬度朝向所述多個第一記憶體胞元的上部部分逐漸減小。
根據其他態樣，本發明是有關於一種記憶體元件，所述記憶體元件包括：基板；第一電極線層，包括在第一方向上在所述基板上延伸、且彼此間隔開的第一電極線；第二電極線層，包括在第二方向上在所述第一電極線層上延伸、並且彼此間隔開的第二電極線，所述第二方向不同於所述第一方向；積體電路層，形成於所述基板上且安置於所述第一電極線層之下；以及記憶體胞元層，包括位於所述第一電極線與所述第二電極線的相交處的多個第一記憶體胞元，其中多個所述第一記憶體胞元中的每一者包括依序堆疊於彼此上的選擇元件、中間電極、及可變電阻層，其中所述可變電阻層的側表面垂直於所述基板的頂表面，或傾斜成使得所述可變電阻層朝向所述可變電阻層的上部部分逐漸變寬，且其中多個所述第一記憶體胞元中的每一者具有側表面，所述側表面具有側表面坡度以及朝向所述第一記憶體胞元的上部部分逐漸減小的寬度。
根據其他態樣，本發明是有關於一種記憶體元件，所述記憶體元件包括：基板；第一電極線層，包括在第一方向上在所述基板上延伸的第一電極線；第二電極線層，包括在第二方向上在所述第一電極線層上延伸的第二電極線，所述第二方向不同於所述第一方向；積體電路層，形成於所述基板上且安置於所述第一電極線層之下；記憶體胞元層，包括位於所述第一電極線與所述第二電極線的相交處的第一記憶體胞元；以及第一絕緣層，在所述第一方向上延伸且安置於所述第一電極線之間，其中多個所述第一記憶體胞元中的每一者包括依序堆疊於彼此上的選擇元件、中間電極及可變電阻層，其中所述可變電阻層的側表面垂直於所述基板的頂表面，或傾斜成使得所述可變電阻層朝向所述可變電阻層的上部部分逐漸變寬，且其中多個所述第一記憶體胞元中的每一者具有側表面，所述側表面具有朝向所述第一記憶體胞元的上部部分逐漸減小的寬度。
以下將參考其中示出本發明概念的示例性實施例的附圖更充分地闡述本發明。
圖1為根據示例性實施例的記憶體元件100的等效電路圖。
參考圖1，記憶體元件100可包括下部字元線WL11及WL12以及上部字元線WL21及WL22。下部字元線WL11及WL12可在第一方向（即，圖1中的X方向）上延伸，且在垂直於所述第一方向的第二方向（即，圖1中的Y方向）上彼此間隔開。上部字元線WL21及WL22可在第一方向（即，X方向）上延伸，在垂直於所述第一方向的第二方向（即，Y方向）上彼此間隔開，且亦在垂直於所述第一方向的第三方向（即，圖1中的Z方向）上與下部字元線WL11及WL12間隔開。此外，記憶體元件100可包括共用位元線BL1、BL2、BL3及BL4以及多個記憶體胞元（例如，第一記憶體胞元MC1、第二記憶體胞元MC2等）。共用位元線BL1、BL2、BL3及BL4可在第二方向（即，Y方向）上延伸，且在第三方向（即，Z方向）上與上部字元線WL21及WL22以及下部字元線WL11及WL12中的每一者間隔開。
第一記憶體胞元MC1及第二記憶體胞元MC2可分別安置於共用位元線BL1、BL2、BL3及BL4與下部字元線WL11及WL12之間以及共用位元線BL1、BL2、BL3、及BL4與上部字元線WL21及WL22之間。具體而言，第一記憶體胞元MC1可位於共用位元線BL1、BL2、BL3及BL4與下部字元線WL11及WL12之間的相交處，且包括用以儲存資訊的可變電阻層ME及用以選擇記憶體胞元的選擇元件SW。此外，第二記憶體胞元MC2可位於共用位元線BL1、BL2、BL3及BL4與上部字元線WL21及WL22之間的相交處，且包括用以儲存資訊的可變電阻層ME及用以選擇記憶體胞元的選擇元件SW。選擇元件SW亦可被稱為開關元件或存取元件。
第一記憶體胞元MC1與第二記憶體胞元MC2可沿第三方向以彼此相同的結構安置。如在圖1中所示，在安置於下部字元線WL11與共用位元線BL1之間的第一記憶體胞元MC1中，選擇元件SW可電性連接至下部字元線WL11，且可變電阻層ME可電性連接至共用位元線BL1。可變電阻層ME與選擇元件SW可彼此串聯連接。此外，在安置於上部字元線WL21與共用位元線BL1之間的第二記憶體胞元MC2中，可變電阻層ME可電性連接至上部字元線WL21，且選擇元件SW可電性連接至共用位元線BL1。可變電阻層ME與選擇元件SW可彼此串聯連接。然而，本發明概念並非僅限於此。與圖1中所示不同，在某些實施例中，在第一記憶體胞元MC1及第二記憶體胞元MC2中的每一者中，選擇元件SW及可變電阻層ME的每一位置可彼此互換。另外，第一記憶體胞元MC1與第二記憶體胞元MC2可在第三方向（例如，Z方向）上具有相對於共用位元線BL1、BL2、BL3及BL4彼此對稱的結構。舉例而言，在第一記憶體胞元MC1中，可變電阻層ME可連接至下部字元線WL11，且選擇元件SW可連接至共用位元線BL1。此外，在第二記憶體胞元MC2中，可變電阻層ME可連接至上部字元線WL21，且選擇元件SW可連接至共用位元線BL1。因此，第一記憶體胞元MC1與第二記憶體胞元MC2可被安置成相對於共用位元線BL1彼此對稱。
以下，將闡述一種操作記憶體元件100的方法。
舉例而言，可藉由字元線WL11、WL12、WL21及WL22以及共用位元線BL1、BL2、BL3及BL4對第一記憶體胞元MC1或第二記憶體胞元MC2的可變電阻層ME施加電壓，以使得電流可流至可變電阻層ME中。舉例而言，可變電阻層ME可包括相變材料層，所述相變材料層在第一狀態與第二狀態之間可逆地轉換。然而，可變電阻層ME並非僅限於此，且可變電阻層ME可包括電阻根據所施加的電壓而變化的任何可變電阻器。舉例而言，可變電阻層ME的電阻可因應於對第一記憶體胞元MC1及第二記憶體胞元MC2中的一者的可變電阻層ME所施加的電壓而在第一狀態與第二狀態之間可逆地轉換。在某些實施例中，可對第一記憶體胞元MC1及第二記憶體胞元MC2中的選定者施加電壓。
數位資料（例如，「0」或「1」）可依據可變電阻層ME的電阻的改變而儲存於第一記憶體胞元MC1及第二記憶體胞元MC2中，抑或可自第一記憶體胞元MC1及第二記憶體胞元MC2抹除。舉例而言，高電阻狀態「0」及低電阻狀態「1」可作為資料寫入第一記憶體胞元MC1及第二記憶體胞元MC2中。此處，將高電阻狀態「0」變成低電阻狀態「1」的操作可被稱為「設定操作」，且將低電阻狀態「1」變成高電阻狀態「0」的操作可被稱為「重設操作」。然而，根據一實施例儲存於第一記憶體胞元MC1及第二記憶體胞元MC2中的數位資料並非僅限於高電阻狀態「0」及低電阻狀態「1」。各種電阻狀態均可儲存於第一記憶體胞元MC1及第二記憶體胞元MC2中。
可藉由選擇對應的下部字元線及上部字元線WL11、WL12、WL21及WL22以及共用位元線BL1、BL2、BL3及BL4而存取第一記憶體胞元MC1及第二記憶體胞元MC2中的任意一者。此外，藉由在下部字元線及上部字元線WL11、WL12、WL21及WL22與共用位元線BL1、BL2、BL3及BL4之間施加預定訊號，可將第一記憶體胞元MC1及第二記憶體胞元MC2程式化。另外，可經由共用位元線BL1、BL2、BL3及BL4量測電流，以使得可讀取與自第一記憶體胞元MC1及第二記憶體胞元MC2選出的一者的可變電阻層的電阻對應的資訊。
圖2為根據一實施例的記憶體元件100的立體圖。圖3為沿圖2所示線X-X¢及線Y-Y¢截取的剖視圖。圖4為圖3所示部分‘A’的放大剖視圖。
參考圖2至圖4，記憶體元件100可包括位於基板101上的第一電極線層110L、第二電極線層120L及記憶體胞元層MCL。
如在圖式中所示，層間絕緣層105可安置於基板101上。層間絕緣層105可由例如氧化矽等氧化物或例如氮化矽等氮化物形成，且可用於將第一電極線層110L與基板101電性分離，以使得第一電極線層110L與基板101彼此絕緣。
儘管在根據一個示例性實施例的記憶體元件100中，層間絕緣層105安置於基板101上，但其僅為說明。舉例而言，在某些實施例中，積體電路層可安置於基板101上，且記憶體胞元可安置於所述積體電路層上。積體電路層可包括用於操作記憶體胞元的周邊電路及/或核心電路。作為參考，其中記憶體胞元安置於積體電路層上的結構可被稱為胞元上覆於周邊電路（Cell on Peripheral，COP）結構。
第一電極線層110L可包括多個第一電極線110，所述多個第一電極線110在第一方向（X方向）上彼此平行延伸。第二電極線層120L可包括多個第二電極線120，所述多個第二電極線120在第二方向（Y方向）上彼此平行延伸。根據記憶體元件的操作，在某些實施例中，所述多個第一電極線110可對應於字元線，且所述多個第二電極線120可對應於位元線。在其他實施例中，所述多個第一電極線110可對應於位元線，且所述多個第二電極線120可對應於字元線。
所述多個第一電極線110及所述多個第二電極線120中的每一者可包含金屬、導電金屬氮化物、導電金屬氧化物、或其組合。舉例而言，所述多個第一電極線110及所述多個第二電極線120中的每一者可包含鎢（W）、氮化鎢（WN）、金（Au）、銀（Ag）、銅（Cu）、鋁（Al）、氮化鈦鋁（TiAlN）、銥（Ir）、鉑（Pt）、鈀（Pd）、釕（Ru）、鋯（Zr）、銠（Rh）、鎳（Ni）、鈷（Co）、鉻（Cr）、錫（Sn）、鋅（Zn）、氧化銦錫（ITO）、其合金或其組合。此外，所述多個第一電極線110及所述多個第二電極線120中的每一者可包括金屬層及覆蓋所述金屬層的至少一部分的導電障壁層。所述導電障壁層可包含例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、或其組合。
在根據所述實施例的記憶體元件100中，所述多個第一電極線110及所述多個第二電極線120可藉由鑲嵌製程或壓印及蝕刻製程來形成。此外，所述多個第一電極線110及所述多個第二電極線120可藉由與用於形成記憶體胞元130的製程不同的製程來形成。在某些實施例中，所述多個第一電極線110可與記憶體胞元130一起形成。將在圖7中闡述對此進行的更詳細闡釋。
當所述多個第一電極線110及所述多個第二電極線120是藉由鑲嵌製程形成時，所述多個第一電極線110及所述多個第二電極線120中的每一者可具有朝向其下部部分逐漸減小的寬度。舉例而言，所述多個第一電極線110及所述多個第二電極線120的寬度可隨著所述多個第一電極線110及所述多個第二電極線120在第三方向（例如，Z方向）上遠離基板101延伸而增大。相比之下，當所述多個第一電極線110及所述多個第二電極線120是藉由壓印及蝕刻製程形成時，所述多個第一電極線110及所述多個第二電極線120中的每一者可具有朝向其下部部分逐漸增大的寬度。舉例而言，所述多個第一電極線110及所述多個第二電極線120的寬度可隨著所述多個第一電極線110及所述多個第二電極線120在第三方向（例如，Z方向）上遠離基板101延伸而減小。作為參考，圖2及圖3中所示的所述多個第一電極線110及所述多個第二電極線120可藉由鑲嵌製程而形成。
一般而言，在半導體元件中，各結構可藉由壓印及蝕刻製程或鑲嵌製程形成。當所述結構是藉由壓印及蝕刻製程形成時，所述結構的相應底部寬度（例如，所述結構的更靠近基板101的寬度）可大於其相應頂部寬度（例如，所述結構的更遠離基板101的寬度）。當所述結構是藉由鑲嵌製程形成時，所述結構的相應頂部寬度可大於其相應底部寬度。另外，在其中結構是藉由鑲嵌製程形成的情形中，對應的結構可被稱為鑲嵌結構。
更具體而言，在為壓印及蝕刻製程的情形中，可形成構成此種結構的材料層，且然後可使用遮罩圖案作為蝕刻遮罩對所述材料層進行乾式蝕刻以形成所述結構。由於蝕刻製程的性質，所述結構可大致漸縮，其中底部寬度大於頂部寬度。另一方面，在為鑲嵌製程的情形中，可形成層間絕緣層或犧牲層，且然後可使用遮罩圖案作為蝕刻遮罩對所述層間絕緣層或犧牲層進行乾式蝕刻以形成溝槽。然後，可以構成此種結構的材料層填充所述溝槽，藉此形成所述結構。由於蝕刻製程的性質，所述溝槽可大致漸縮，其中頂部寬度大於底部寬度。因此，藉由以材料層填充溝槽而形成的所述結構亦可具有大於底部寬度的頂部寬度。
與此同時，在為壓印及蝕刻製程或鑲嵌製程的情形中，可藉由精確地控制蝕刻參數而將所述結構的側表面形成為實質上垂直於基板101的頂表面。因此，所述結構的下部部分與上部部分的寬度差可最小或幾乎不存在所述寬度差。此外，在根據所述實施例的記憶體元件100中，可藉由精確地控制蝕刻參數而將第一電極線110的側表面及第二電極線120的側表面形成為實質上垂直於基板101的頂表面。
多個第一凹槽R1可形成於所述多個第一電極線110中的每一者的上部部分中且在第一方向（X方向）上形成於記憶體胞元130之間。如在圖式中所示，可以第二絕緣層142的安置於記憶體胞元130之間的下部部分填充所述多個第一凹槽R1。當記憶體胞元130是藉由壓印及蝕刻製程形成時，可藉由過度蝕刻第一電極線110的上部部分來形成第一凹槽R1。然而，藉由精確地控制蝕刻參數（即，不過度蝕刻），可不會完全形成第一凹槽R1。
記憶體胞元層MCL可包括在第一方向及第二方向（X方向及Y方向）上彼此間隔開的多個第一記憶體胞元130（例如，圖1中的MC1）。如在圖式中所示，第一電極線110與第二電極線120可彼此相交或交叉。記憶體胞元130可分別位於第一電極線110與第二電極線120之間的相交處。
記憶體胞元130可由具有矩形形狀的柱結構形成。然而，記憶體胞元130的結構並非僅限於矩形形狀。舉例而言，記憶體胞元130可具有例如圓形柱形狀、橢圓柱形狀、多邊形柱形狀等各種柱結構。如在圖式中所示，在記憶體元件100中，記憶體胞元130可基本上具有較其上部部分寬的下部部分。舉例而言，記憶體胞元130的在更靠近基板101的一部分處的寬度可較記憶體胞元130的在更遠離基板101的一部分處的寬度窄。因此，記憶體胞元130的側壁可具有相對於基板101的頂表面大於90°的第一角度Θ1。舉例而言，記憶體胞元130可藉由作為一體的壓印及蝕刻製程而形成。在某些實施例中，如上所述，在所述壓印及蝕刻製程中，可藉由精確地控制蝕刻參數而將記憶體胞元130的側壁形成為實質上垂直於基板101的頂表面。
可藉由鑲嵌製程使用硬遮罩或犧牲層來形成構成記憶體胞元130的各材料層中的可變電阻層139。因此，由於所述鑲嵌製程，可變電阻層139可自對準至其下方的各材料層。所述材料層可包括例如下部電極131、選擇元件133、中間電極135及加熱電極137。將在圖25A至圖25P中詳細闡述一種形成記憶體胞元130的方法。
記憶體胞元130中的每一者可包括下部電極131、選擇元件133、中間電極135、加熱電極137及可變電阻層139。
在某些實施例中，可變電阻層139（圖1中的ME）可包含相變材料，所述相變材料依據加熱時間而在非晶相與結晶相之間可逆地改變。舉例而言，可變電阻層139的相位可因施加至可變電阻層139的兩端的電壓所產生的焦耳熱（Joule heat）而可逆地改變，且可變電阻層139可包含電阻因可變電阻層139的相變而改變的材料。具體而言，相變材料可在非晶相中處於高電阻狀態且在結晶相中處於低電阻狀態。可藉由將高電阻狀態定義為資料「0」並藉由將低電阻狀態定義為「1」而將資料儲存於可變電阻層139中。
在某些實施例中，可變電阻層139可包含週期表中的VI族中的一或多種元素（即，硫屬化物）及視需要包含III族、IV族、或V族中的一或多種化學改質劑。舉例而言，可變電阻層139可包含Ge-Sb-Te（GST）。本文所用的由連字符（-）表示的化學組成符號表示包含於具體混合物或化合物中的元素，且用於表示包含所表示元素的所有化學結構。舉例而言，Ge-Sb-Te材料可包含Ge2 Sb2 Te5 、Ge2 Sb2 Te7 、Ge1 Sb2 Te4 或Ge1 Sb4 Te7 。
可變電阻層139除包含Ge-Sb-Te材料外亦可包含各種相變材料。舉例而言，可變電阻層139可包含以下中的至少一者：Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te、As-Ge-Sb-Te或其組合。
構成可變電阻層139的每一元素可具有各種化學計量比（stoichiometric ratio）。可基於每一元素的化學計量比來控制可變電阻層139的結晶溫度、熔化溫度、相依於結晶的活化能的相變速率及資料保持特性。
可變電阻層139可更包含例如碳（C）、氮（N）、矽（Si）、氧（O）、鉍（Bi）、及錫（Sn）等雜質中的至少一者。記憶體元件100的操作電流可因雜質的引入而改變。此外，可變電阻層139可更包含金屬。舉例而言，可變電阻層139可包含以下中的至少一者：鋁（Al）、鎵（Ga）、鋅（Zn）、鈦（Ti）、鉻（Cr）、錳（Mn）、鐵（Fe）、鈷（Co）、鎳（Ni）、鉬（Mo）、釕（Ru）、鈀（Pa）、鉿（Hf）、鉭（Ta）、銥（Ir）、鉑（Pt）、鋯（Zr）、鉈（Tl）、鉛（Pb）、及釙（Po）。所述金屬可增大可變電阻層139的導電率及導熱率，且因此結晶速率可得到增強，藉此提高設定程式化速度（set programming speed）。所述金屬可改良可變電阻層139的資料保持特性。
可變電阻層139可包括其中對具有不同物理性質的二或更多個層進行堆疊的多層式結構。構成所述多層式結構的多個層的數目或厚度可依據用途而自由選擇。在構成多層式結構的多個層之間可更夾置有障壁層。所述障壁層可用於防止材料在所述多個層之間擴散。當形成所述多個層的下一層時，所述障壁層可減少所包含材料向所述多個層的前一層擴散。
另外，可變電阻層139可包括交替堆疊有包含彼此不同的材料的多個層的超晶格結構。舉例而言，可變電阻層139可包括其中包含Ge-Te的第一層及包含Sb-Te的第二層交替堆疊的堆疊結構。然而，第一層及第二層並非僅限於此，而是可分別包含上述各種材料。
以上可能闡述了作為可變電阻層139的相變材料，但本發明概念的態樣並非僅限於此。記憶體元件100的可變電阻層139可包含具有電阻改變性質的各種材料。
在某些實施例中，在其中可變電阻層139包含過渡金屬氧化物的情形中，記憶體元件100可為電阻式隨機存取記憶體（resistive random access memory，ReRAM）元件。在包含過渡金屬氧化物的可變電阻層139中，可藉由程式化操作形成或消除（例如，移除）至少一個電性路徑。可變電阻層139可在形成所述電性路徑時具有低的電阻值，且可在消除所述電性路徑時具有高的電阻值。藉由使用電阻值的差，記憶體元件100可儲存資料。
在其中可變電阻層139包含過渡金屬氧化物的情形中，所述過渡金屬氧化物可包含Ta、Zr、Ti、Hf、Mn、Y、Ni、Co、Zn、Nb、Cu、Fe及Cr中的至少一者。舉例而言，包含過渡金屬氧化物的可變電阻層139可包括由Ta2 O5-x 、ZrO2-x 、TiO2-x 、HfO2-x 、MnO2-x 、Y2 O3-x 、NiO1-y 、Nb2 O5-x 、CuO1-y 及Fe2 O3-x 中的至少一者形成的單個層或多個層。在以上材料中，可分別在0≤x≤1.5及0≤y≤0.5的範圍內選擇值x及值y，但實施例並非僅限於此。
在其他實施例中，舉例而言，在其中可變電阻層139包括包含由磁性材料形成的兩個電極以及夾置於所述兩個電極之間的介電層的磁性穿隧接面（magnetic tunnel junction，MTJ）結構的情形中，記憶體元件100可為磁性隨機存取記憶體（magnetic random access memory，MRAM）元件。
所述兩個電極可分別為磁化固定層及磁化自由層，且磁化固定層與磁化自由層之間夾置的介電層可為穿隧障壁層。磁化固定層可具有固定磁化方向，且磁化自由層可具有與磁化固定層的固定磁化方向平行或反平行（例如，除平行外的任何其他方向）的可變磁化方向。磁化固定層的磁化方向及磁化自由層的磁化方向可平行於穿隧障壁層的表面，但實施例並非僅限於此。舉例而言，磁化固定層的磁化方向及磁化自由層的磁化方向可垂直於穿隧障壁層的表面。
在其中磁化自由層的磁化方向平行於磁化固定層的磁化方向的情形中，可變電阻層139可具有第一電阻值。作為另外一種選擇，在其中磁化自由層的磁化方向反平行於磁化固定層的磁化方向的情形中，可變電阻層139可具有第二電阻值。藉由使用第一電阻值與第二電阻值之間的差，記憶體元件100可儲存資料。磁化自由層的磁化方向可藉由程式化電流中的電子的自旋力矩而變化。
磁化固定層及磁化自由層可包含磁性材料。磁化固定層可更包含對磁化固定層中鐵磁材料的磁化方向進行固定的反鐵磁材料。穿隧障壁層可包含含有Mg、Ti、Al、MgZn及MgB中的至少一者的氧化物，但實施例並非僅限於此。
選擇元件133（圖1中的SW）可用作用於控制電流流動的電流控制層。選擇元件133可包含電阻可根據施加至選擇元件133的兩端的電壓的大小而變化的材料。在某些實施例中，選擇元件133可包含具有雙向定限開關（ovonic threshold switching；OTS）特性的材料。舉例而言，當對選擇元件133施加低於臨限電壓VT 的電壓時，選擇元件133可處於電流幾乎不流動（例如，流動受到阻礙）穿過選擇元件133的高電阻狀態。當對選擇元件133施加高於臨限電壓VT 的電壓時，選擇元件133可處於低電阻狀態，且電流可流過選擇元件133。此外，當流過選擇元件133的電流變得小於吸持電流（holding current）時，選擇元件133可變成高電阻狀態。與此同時，隨後將參考圖5詳細地闡述選擇元件133的雙向定限開關特性。
選擇元件133可包含硫屬化物材料作為雙向定限開關材料。選擇元件133可包含選自週期表的VI族中的一或多種元素（例如，硫屬元素）以及視需要選自III族、IV族及/或V族的一或多種化學改質劑。選擇元件133中所包含的硫屬元素可包括硫（S）、硒（Se）及/或碲（Te）。硫屬元素的特徵可在於二價鍵結且存在孤對電子。二價鍵結可導致在結合硫屬元素形成硫屬化物材料時形成鏈結構及環結構，且孤對電子可提供用於形成導電長絲（conducting filament）的電子的來源。例如鋁（Al）、鎵（Ga）、銦（In）、鍺（Ge）、錫（Sn）、矽（Si）、磷（P）、砷（As）、及銻（Sb）等三價及四價改質劑可進入硫屬元素的鏈結構及環結構且可影響硫屬化物材料的結構剛性。硫屬化物材料的結構剛性可使得根據經受結晶或其他結構重排的能力而將硫屬化物材料分類成定限開關材料或相變材料中的一者。
在某些實施例中，選擇元件133可包含矽（Si）、碲（Te）、砷（As）、鍺（Ge）、銦（In）或其組合。舉例而言，選擇元件133可包含濃度為約14%的矽（Si）、濃度為約39%的碲（Te）、濃度為約37%的砷（As）、濃度為約9%的鍺（Ge）、濃度為約1%的銦（In）。此處，百分比為各構成元素的原子的原子百分比，其總計為100%。
在某些實施例中，選擇元件133可包含矽（Si）、碲（Te）、砷（As）、鍺（Ge）、硫（S）、硒（Se）或其組合。舉例而言，選擇元件133可包含濃度為約5%的矽（Si）、濃度為約34%的碲（Te）、濃度為約28%的砷（As）、濃度為約11%的鍺（Ge）、濃度為約21%的硫（S）及濃度為1%的硒（Se）。
在某些實施例中，選擇元件133可包含碲（Te）、砷（As）、鍺（Ge）、硫（S）、硒（Se）、銻（Sb）或其組合。舉例而言，選擇元件133可包含濃度為約21%的碲（Te）、濃度為約10%的砷（As）、濃度為約15%的鍺（Ge）、濃度為約2%的硫（S）、濃度為約50%的硒（Se）及濃度為約2%的銻（Sb）。
在根據所述實施例的記憶體元件100中，選擇元件133並非僅限於雙向定限開關材料，而是包含能夠用來選擇元件的各種材料。舉例而言，選擇元件133可包括二極體、穿隧接面、PNP二極體、雙極型接面電晶體（bipolar junction transistor，BJT）、或離子-電子混合型導電開關（mixed ionic-electronic conduction switch，MIEC）。
加熱電極137可夾置於中間電極135與可變電阻層139之間。加熱電極137可用於在設定操作或重設操作中加熱可變電阻層139。加熱電極137可包含不與可變層139反應但會產生使可變電阻層139發生相變的足夠的熱的導電材料。舉例而言，加熱電極137可發出熱而不與可變層139發生化學反應。
在某些實施例中，加熱電極137可包含高熔點金屬或其氮化物，所述氮化物例如為氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）、氮化鉭（TaN）、矽化鎢（WSi）、氮化鎢（WN）、鈦鎢（TiW）、氮化鉬（MoN）、氮化鈮（NbN）、氮化鈦硼（TiBN）、氮化鋯矽（ZrSiN）、氮化鎢矽（WSiN）、氮化鎢硼（WBN）、氮化鋯鋁（ZrAlN）、氮化鉬鋁（MoAlN）、鋁化鈦（TiAl）、氮氧化鈦（TiON）、氮氧化鈦鋁（TiAlON）、氮氧化鎢（WON）、氮氧化鉭（TaON）、碳（C）、碳化矽（SiC）、氮化矽碳（SiCN）、氮化碳（CN）、氮化鈦碳（TiCN）、氮化鉭碳（TaCN）、或其組合。然而，加熱電極137中所包含的材料並非僅限於此。
下部電極131及中間電極135中的每一者可由導電材料形成，所述導電材料用作電流通道以容許電流流過下部電極131及中間電極135。舉例而言，下部電極131及中間電極135中的每一者可包含金屬、導電金屬氮化物、導電金屬氧化物或其組合。此外，下部電極131及中間電極135中的每一者可包括氮化鈦（TiN）層，但本發明概念並非僅限於此。
在某些實施例中，下部電極131及中間電極135中的每一者可包括包含金屬或導電金屬氮化物的導電層以及覆蓋所述導電層的至少一部分的至少一個導電障壁層。所述導電障壁層可包含金屬氧化物、金屬氮化物或其組合，但並非僅限於此。
記憶體胞元130中的每一者可包括圍繞可變電阻層139的間隔壁138。間隔壁138的外側表面可構成記憶體胞元130的側表面的一部分。間隔壁138可保護可變電阻層139。
此外，可藉由調整間隔壁138的厚度來調整可變電阻層139的水平橫截面積。因此，可依據間隔壁138的厚度來調整可變電阻層139與加熱電極137之間的接觸面積。舉例而言，間隔壁138可包含例如氧化矽（SiO2 ）或氧化鋁（Al2 O3 ）等氧化物、例如氮化矽（Si3 N4 ）等氮化物或例如氮氧化矽等氮氧化物。
當執行鑲嵌製程以形成可變電阻層139時，可在溝槽的內側上以及在絕緣層上將間隔壁的材料層沈積成均勻的厚度，且然後可藉由經由各向異性蝕刻而僅在所述溝槽的側壁上留下所述材料層來形成間隔壁138。用於間隔壁的材料層可藉由使用熱及/或電漿化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（atomic layer deposition，ALD）或任何其他類型的沈積方法來共形地形成。在形成間隔壁138之後，可以可變電阻層139來填充溝槽的其餘空間。
如在圖4中所示，間隔壁138可具有其中上部部分薄且下部部分厚的結構。舉例而言，間隔壁138可在更靠近基板101的下端部分處具有第一厚度T1且在更遠離基板101的上端部分處具有較第一厚度T1薄的第二厚度T2。此歸因於各向異性蝕刻特性。亦即，當藉由各向異性蝕刻來形成間隔壁138時，上部部分的蝕刻量可多於下部部分的蝕刻量。由於間隔壁138的結構，可變電阻層139的被間隔壁138圍繞的側壁可具有相對於加熱電極137或基板101的頂表面小於或等於90°的第二角度Θ2。此外，藉由對各向異性蝕刻進行更精確地調整以形成間隔壁138，可變電阻層139的側壁可實質上垂直於加熱電極137的頂表面。
如上所述，在其中藉由鑲嵌製程形成結構的情形中，所述結構的底部寬度可大於所述結構的頂部寬度。然而，在根據所述實施例的記憶體元件100中，儘管可變電阻層139是藉由鑲嵌製程形成，但依據在溝槽的內側上形成的間隔壁138的內側壁的角度而定，可變電阻層139的底部寬度可小於可變電阻層139的頂部寬度。舉例而言，當角度Θ2相對於加熱電極137或基板101的頂表面小於或等於90°時，可變電阻層139的底部寬度可小於可變電阻層139的頂部寬度。若間隔壁138不形成於溝槽的內側上，則可變電阻層139的底部寬度可大於可變電阻層139的頂部寬度。隨後將參考圖25A至圖25P詳細地闡述可變電阻層139的結構。
與此同時，凹槽Rh可形成於加熱電極137的頂表面上，且可變電阻層139可藉由以可變電阻層139填充凹槽Rh而接觸加熱電極137。凹槽Rh可在間隔壁138藉由各向異性蝕刻製程形成於溝槽的內側上時藉由移除加熱電極137的上部部分的一部分而形成。
第一絕緣層141可安置於第一電極線110之間，且第二絕緣層142可安置於記憶體胞元層MCL的記憶體胞元130之間。此外，第三絕緣層143可安置於第二電極線120之間。
第一絕緣層141可在第一方向（X方向）上在第一電極線110之間延伸，且可被形成為多個以對應於第一電極線110。第二凹槽R2可形成於第一絕緣層141的每一者的頂表面上，以對應於在第二方向（Y方向）上安置的記憶體胞元130之間。可以第二絕緣層142的安置於記憶體胞元130之間的下部部分填充第二凹槽R2。當記憶體胞元130是藉由壓印及蝕刻製程形成時，可藉由移除第一絕緣層141的上部部分的一部分來形成第二凹槽R2。與此同時，當記憶體胞元130是藉由壓印及蝕刻製程中形成時，可以第二絕緣層142來填充被蝕刻區。如在圖式中所示，形成於第一絕緣層141上的第二凹槽R2可被形成為較形成於第一電極線110（例如金屬層）上的第一凹槽R1深。
在某些實施例中，第一絕緣層141及第二絕緣層142可由相同材料形成。在此種情形中，第二凹槽R2可僅以概念形式存在，因為第一絕緣層141與第二絕緣層142無法區分開。
第二絕緣層142可用於藉由夾置於記憶體胞元130之間而將記憶體胞元彼此電性分離，藉此使得記憶體胞元130彼此絕緣。記憶體胞元130可藉由第二絕緣層142而在第一方向及第二方向上彼此間隔開。第二絕緣層142可具有整體結構以使得其跨越第一方向及第二方向保持連接。
第三絕緣層143可在第二方向（Y方向）上在第二電極線120之間延伸，且可被形成為多個以對應於第二電極線120。蝕刻終止層143E可夾置於第三絕緣層143與第二絕緣層142之間。蝕刻終止層143E可用於防止在第二電極線120是藉由鑲嵌製程形成時第二絕緣層142被不必要地蝕刻掉。
更具體而言，在其中第二絕緣層142及第三絕緣層143兩者均由例如氧化矽等氧化物層形成的情形中，當於第三絕緣層143中形成溝槽以形成第二電極線120時，可藉由與用於形成第三絕緣層143的蝕刻製程同時地進行蝕刻來移除第二絕緣層142。然而，當蝕刻終止層143E安置於第二絕緣層142上時，可藉由蝕刻終止層143E來終止蝕刻。然後可使用用於移除蝕刻終止層143E任何合適的蝕刻技術來對蝕刻終止層143E進行蝕刻。因此，安置於第三絕緣層143之下的第二絕緣層142的蝕刻可被最小化。蝕刻終止層143E可由例如氮化矽等氮化物層形成。如上所述，在某些實施例中，第二絕緣層142及第三絕緣層143可由氧化物層形成，且蝕刻終止層可由氮化物層形成。在其他實施例中，第二絕緣層142及第三絕緣層143可由氮化物層形成，且蝕刻終止層可由氧化物層形成。
第一絕緣層141、第二絕緣層142及第三絕緣層143可由相同材料形成，抑或第一絕緣層141、第二絕緣層142及第三絕緣層143中的至少一者可由不同材料形成。舉例而言，第一絕緣層141、第二絕緣層142及第三絕緣層143可由例如氧化物、氮化物或氮氧化物等介電材料形成，且可用於將各組件彼此電性分離，以使得所述各組件彼此絕緣。可於記憶體胞元130之間形成空氣間隙（圖中未示出）來替代第二絕緣層142。當空氣間隙形成於記憶體胞元130之間時，可在空氣間隙與記憶體胞元130之間形成具有預定厚度的絕緣襯墊（圖中未示出）。
根據所述實施例的記憶體元件100可使用壓印及蝕刻製程以及鑲嵌製程兩者來形成。舉例而言，構成記憶體胞元130的下部部分的材料層可藉由壓印及蝕刻製程來形成，且構成記憶體胞元130的上部部分的可變電阻層139可藉由鑲嵌製程使用額外的硬遮罩或犧牲層來形成。當可變電阻層139是使用鑲嵌製程形成時，與蝕刻相關的損壞可實質上最小化。因此，可在將可變電阻層139的損壞最小化的同時提供記憶體胞元130。此外，由於鑲嵌製程，可變電阻層139可自對準至構成記憶體胞元130的下部部分的各材料層，藉此使未對準裕度（misalignment margin）最小化。
此外，當可變電阻層139是由鑲嵌製程形成時，可藉由形成間隔壁138來調整可變電阻層139的水平橫截面積。藉此，可調整可變電阻層139與加熱電極137之間的接觸面積。
圖5為具有雙向定限開關（OTS）特性的選擇元件的示意性電壓-電流（V-I）曲線圖60。
參考圖5，第一曲線61示出當不供應電流至選擇元件層（即，包括選擇元件133的層）時電流相對於電壓的關係。此處，選擇元件133可用作具有臨限電壓VT 的開關元件，臨限電壓VT 具有第一電壓位準63。當電壓自電壓為0伏特且電流為0安培的原點逐漸增大時，電流幾乎不供應至選擇元件133，直至電壓達到臨限電壓VT （即，第一電壓位準63）為止。當電壓超過臨限電壓VT 時，供應至選擇元件133的電流急劇增大，且施加至選擇元件133的電壓降低至第二電壓位準64（或飽和電壓VS ）。
第二曲線62示出當電流供應至選擇元件層時電流相對於電壓的關係。隨著流過選擇元件133的電流變得高於第一電流位準66，供應至選擇元件133的電壓增大至略大於第二電壓位準64。舉例而言，當流過選擇元件133的電流自第一電流位準66大幅增至第二電流位準67時，供應至選擇元件133的電壓可自第二電壓位準64僅略微增大。亦即，一旦穿過選擇元件層供應電流，則施加至選擇元件的電壓可維持於飽和電壓VS 位準（即，第二電壓位準64）處或附近。若電流減小至吸持電流位準（即，第一電流位準66）或更低，則選擇元件133可轉換至高電阻狀態，以使得電流可被有效地阻擋，直至電壓增大至臨限電壓VT 。
圖6至圖17B為根據示例性實施例的記憶體元件的剖視圖，且對應於圖3所示剖視圖。將省略在圖2及圖3中所闡述的重複說明。
參考圖6，根據一實施例的記憶體元件100A可不同於在圖3中所示的記憶體元件100，因為第一電極線110a中的每一者可具有朝向其下部部分逐漸更寬的結構。舉例而言，在圖3中所示的記憶體元件100中，由於鑲嵌製程，第一電極線100中的每一者可具有較其下部部分寬的上部部分。但在根據所述實施例的記憶體元件100A中，由於壓印及蝕刻製程，第一電極線110a中的每一者可具有較其上部部分寬的下部部分。
由於第一電極線110a具有朝向其下部部分逐漸變寬的結構，因此夾置於第一電極線110a之間的第一絕緣層141a具有朝向其下部部分變窄的結構。舉例而言，在圖6中，第一絕緣層141a的在較靠近基板101的一部分處的寬度較第一絕緣層141a的較遠離基板101的一部分處的寬度窄。
參考圖7，根據一實施例的記憶體元件100B可不同於在圖3中所示的記憶體元件100，因為第一電極線110b的側表面具有與記憶體胞元130的側表面實質上相同的坡度，且第一電極線110b的側表面與記憶體胞元130的側表面連續地連接至彼此而不造成台階式部分。
更具體而言，在圖3所示的記憶體元件100中，第一電極線110可具有較上部部分窄的下部部分，且記憶體胞元130可具有較下部部分窄的上部部分。因此，第一電極線110的側表面具有與記憶體胞元130的側表面的坡度不同的坡度。此外，第一電極線110及記憶體胞元130可在第一電極線110與記憶體胞元130之間的接觸區域處具有台階式部分。舉例而言，由於第一電極線110是藉由鑲嵌製程形成且記憶體胞元130是藉由壓印及蝕刻製程形成，因此第一電極線110的頂表面與記憶體胞元130的底表面可具有彼此不同的水平橫截面積。因此，可在第一電極線110與記憶體胞元130之間的接觸面積處造成台階式部分。舉例而言，第一電極線110與記憶體胞元130之間的接觸區域可為不平坦的或不連續的。
在根據所述實施例的記憶體元件100B中，當記憶體胞元130是藉由壓印及蝕刻製程形成時，第一電極線110b可與記憶體胞元130一起形成。亦即，第一電極線110b及記憶體胞元130可在同一壓印及蝕刻製程中蝕刻。因此，第一電極線110b的側表面具有與記憶體胞元130的側表面相同的坡度，且第一電極線110b的側表面與記憶體胞元130的側表面連續地連接至彼此而不造成台階式部分並且第一電極線110b的側表面與記憶體胞元130的側表面之間不存在不平坦或不連續。
第二絕緣層142a可夾置於記憶體胞元130之間以及第一電極線110b之間。舉例而言，第二絕緣層142a可對應於圖3所示記憶體元件100中組合的第一絕緣層141與第二絕緣層142，抑或可對應於圖6所示記憶體元件100A中組合的第一絕緣層141a與第二絕緣層142。由於第一電極線110b與記憶體胞元130一起形成，因此可在同一製程中以第二絕緣層142a填充記憶體胞元130之間以及第一電極線110b之間的空間。
參考圖8，根據一實施例的記憶體元件100C可不同於在圖3中所示的記憶體元件100，因為記憶體胞元130a的中間電極135a可包括至少一個熱障壁薄層135h。更具體而言，中間電極135a可包括用作電極的電極薄層135e以及阻擋熱傳遞的熱障壁薄層135h。
如在圖式中所示，當中間電極135a包括多個熱障壁薄層135h時，中間電極135a可具有交替堆疊有電極薄層135e及熱障壁薄層135h的堆疊結構。當中間電極135a包括僅一個熱障壁薄層135h時，熱障壁薄層135h可夾置於兩個電極薄層135e之間。
電極薄層135e的材料或功能可與對於在圖2及圖3中的下部電極131及中間電極135闡述的材料及功能相同。熱障壁薄層135h可由具有高導電率及低導熱率的材料形成以使熱傳遞最小化。熱障壁薄層135h可被形成為具有非常薄或小的厚度（幾奈米或更低）。舉例而言，熱障壁薄層135h可由例如碳（C）、氮化碳（CN）、氮化鈦矽（TiSiN）、及氮化鈦鋁（TiAlN）等導電材料形成。
一般而言，當選擇元件133包含具有雙向定限開關特性的材料時，如上所述的選擇元件133可包含非晶硫屬化物材料。然而，由於記憶體元件100C的尺寸按比例縮小，因此可變電阻層139、選擇元件133、加熱電極137、下部電極131、及/或中間電極135a的厚度及寬度以及其之間的距離可減小。因此，在操作記憶體元件100C的製程期間，當可變電阻層139因加熱電極137所產生的熱而發生相變時，鄰近加熱電極137的選擇元件133亦可受到所產生熱的影響，且選擇元件133可劣化或被損壞。舉例而言，選擇元件133可因鄰近選擇元件133的加熱電極137所產生的熱而部分地結晶。
在記憶體元件100C中，中間電極135a可被形成為具有較大的厚度，以使得加熱電極137所產生的熱可不被傳送至選擇元件133。如在圖8中所示，中間電極135a可被形成為具有較下部電極131的厚度厚的厚度以阻擋來自加熱電極137的熱傳遞。舉例而言，中間電極135a可具有10奈米至100奈米的厚度。然而，中間電極135a的厚度並非僅限於此。
參考圖9，根據一實施例的記憶體元件100D可不同於在圖3中所示的記憶體元件100，因為加熱電極137a可夾置於可變電阻層139與第二電極線120之間。舉例而言，在圖3中所示的記憶體元件中，加熱電極137可夾置於可變電阻層139與中間電極135之間且安置於可變電阻層139的底部部分處或可變電阻層139的底部部分之下。而在根據圖9所示實施例的記憶體元件100D中，加熱電極137a可夾置於可變電阻層139與第二電極線120之間且安置於可變電阻層139的頂部部分上。在某些實施例中，加熱電極137a可不僅用來加熱可變電阻層139且亦用來防止可變電阻層139在形成第二電極線120的蝕刻製程期間受到損壞。
此外，加熱電極137a的橫截面積可不同於在圖3中所示的記憶體元件100的加熱電極137的橫截面積。更具體而言，在圖3中所示的記憶體元件100中，且如在圖4中提供的放大剖視圖中進一步所說明，加熱電極137可具有較可變電阻層139寬的橫截面積，且可變電阻層139可與加熱電極137的一部分接觸。相比之下，在記憶體元件100D中，加熱電極137a可具有與可變電阻層139實質上相同的橫截面積，且可形成於可變電阻層139上。舉例而言，加熱電極137a的橫截面寬度可與可變電阻層139的頂部部分的橫截面寬度實質上相同。加熱電極137a可被間隔壁138圍繞。舉例而言，間隔壁139可圍繞加熱電極137a的側表面。
當加熱電極137a安置於可變電阻層139的頂部部分上時，自加熱電極137a至選擇元件133的熱傳遞可最小化，乃因中間電極135及可變電阻層139安置於加熱電極137a與選擇元件133之間。另外，為有效地阻擋熱傳遞，中間電極135可被形成為厚的厚度，抑或可在其中包括至少一個熱障壁薄層。
參考圖10，根據一實施例的記憶體元件100E可類似於在圖9中所示的記憶體元件100D，因為加熱電極137a可夾置於可變電阻層139與第二電極線120之間。然而，在根據圖10所示實施例的記憶體元件100E中，第一電極線110b的側表面具有與記憶體胞元130b的側表面實質上相同的坡度，且第一電極線110b的側表面與記憶體胞元130b的側表面連續地連接至彼此而不造成台階式部分或不連續。舉例而言，在根據所述實施例的記憶體元件100E中，當記憶體胞元130e是藉由壓印及蝕刻製程形成時，第一電極線110b亦可與記憶體胞元130e一起形成。因此，圖10所示第二絕緣層142a可具有與參考圖7所說明及所述的第二絕緣層142a相同的結構。亦即，第二絕緣層142a可夾置於記憶體胞元130b之間且亦夾置於第一電極線110b之間。
參考圖11，根據一實施例的記憶體元件100F可不同於圖3所示的記憶體元件100，因為在記憶體胞元130c中，間隔壁可不形成於可變電阻層139a的側表面上。舉例而言，在圖3中所示的記憶體胞元130可包括圍繞可變電阻層139的間隔壁138，且因此間隔壁138的外側表面可構成記憶體胞元130的側表面的一部分。相比之下，在根據圖11所示實施例的記憶體元件100F中，間隔壁可不分開形成，且可變電阻層139a可與第二絕緣層142直接接觸。因此，可變電阻層139a的側表面可構成記憶體胞元130c的側表面的一部分。由於不存在間隔壁，因此可變電阻層139a的水平橫截面積可大於在圖3以及圖6至圖10中所示的記憶體元件100、100A、100B、100C、100D及100E中每一者的可變電阻層139的水平橫截面積。舉例而言，圖11所示可變電阻層139a的橫截面寬度可大於圖3以及圖6至圖10所示可變電阻層139的橫截面寬度。此外，可變電阻層139a可具有與安置於可變電阻層139a之下的加熱電極137實質上相同的接觸面積。舉例而言，可變電阻層139a的底表面可延伸跨越加熱電極137的實質上整個頂表面。由於記憶體胞元130c朝向其下部部分逐漸變寬，因此可變電阻層139a的側表面可具有相對於加熱電極137或基板101的頂表面大於90°的第一角度Θ1。如上所述，當藉由控制蝕刻參數而使記憶體胞元130c的側表面形成為實質上垂直於基板101的頂表面時，可變電阻層139a的側表面亦可被形成為實質上垂直於基板101的頂表面。
在圖11所示記憶體元件100F中，與圖3以及圖6至圖10所示實施例的記憶體元件100、100A、100B、100C、100D及100E不同，可出於不同原因而作出不形成間隔壁的決策，所述原因例如（舉例而言）為當無需保護可變電阻層139a不受損壞時，當需要可變電阻層139a與加熱電極137之間的接觸面積擴展（例如，更大或增大的接觸面積）時，當記憶體胞元130c的側面坡度被形成為幾乎垂直於基板101時，當其中形成有記憶體胞元130c的溝槽具有優異的間隙填充特性時，等等。
參考圖12，根據一實施例的記憶體元件100G可類似於在圖9中所示的記憶體元件，因為在記憶體胞元130d中，加熱電極137a可安置於可變電阻層139a的頂部部分上。然而，圖12所示記憶體元件100G可具有其中間隔壁138a可僅圍繞加熱電極137a的結構。
具體而言，在記憶體元件100G中，間隔壁138a可不形成於可變電阻層139a的側表面上。因此，類似於在圖11中所示的記憶體元件100F，可變電阻層139a的側表面可構成記憶體胞元130d的側表面的一部分。此外，加熱電極137b可安置於可變電阻層139a的上部部分上，且可不延伸跨越可變電阻層139a的整個頂部部分。可將僅圍繞加熱電極137b的間隔壁138a安置於可變電阻層139a上。間隔壁138a的周邊側表面可構成記憶體胞元130d的側表面的一部分。
為形成此結構，在可變電阻層139a形成於溝槽中之後，可移除可變電阻層139a的上部部分的一部分。其後，在間隔壁138a形成於被移除部分中之後，加熱電極137b可形成於其餘部分中。
由於加熱電極137b被間隔壁138a圍繞，因此加熱電極137b的水平橫截面積可小於可變電阻層139a的水平橫截面積。因此，可變電阻層139a的頂表面的一部分可與加熱電極137b接觸。因此，與在圖3以及圖6至圖8中所示的記憶體元件100、100A、100B及100C中不同，可調整圖12所示可變電阻層139a與加熱電極137b之間的接觸面積。舉例而言，在圖3以及圖6至圖8中所示的記憶體元件100、100A、100B及100C中，可藉由以間隔壁138限制可變電阻層139的水平橫截面積而減小可變電阻層139與加熱電極137之間的接觸面積。相比之下，在圖12所示記憶體元件100G中，可藉由以間隔壁138減小加熱電極137的水平橫截面積而減小可變電阻層139a與加熱電極137b之間的接觸面積。在圖9及圖10中所示的記憶體元件100D及100E中，可使可變電阻層139的水平橫截面積與加熱電極137a的水平橫截面積一起減小，藉此減小可變電阻層139與加熱電極137a之間的接觸面積。
參考圖13，根據一實施例的記憶體元件100H可不同於在圖3中所示的記憶體元件100，因為記憶體胞元130e可更包括位於可變電阻層139上的頂部電極132。舉例而言，根據圖13所示實施例的記憶體元件100H可更包括夾置於可變電阻層139與第二電極線120之間的頂部電極132。分別如同圖9及圖10所示記憶體元件100D及100E中的每一者的加熱電極137a一樣，頂部電極132可用來防止在用於形成第二電極線120的蝕刻製程期間對可變電阻層139造成損壞。此外，頂部電極132可增強可變電阻層139與第二電極層120之間的連接力，藉此解決接觸不良的問題。
作為參考，已將中間電極135、加熱電極137a及頂部電極132闡述為彼此分離或區分開，但實施例並非僅限於此。舉例而言，中間電極135及頂部電極137a中的至少一者可包括與可變電阻層139接觸的加熱層。加熱層可被配置成構成於中間電極135及頂部電極132中。當加熱層構成中間電極135及/或頂部電極時，所述加熱層可構成中間電極及/或頂部電極132的一部分或全部。舉例而言，在圖9及圖10所示的記憶體元件100D及100E中，加熱元件137a可被視為構成頂部電極132。此外，記憶體元件100H的頂部電極132可用作加熱層。
加熱層可包含於中間電極135及/或頂部電極132中。
參考圖14，根據一實施例的記憶體元件100I可不同於圖3以及圖6至圖13所示的記憶體元件100、100A、100B、100C、100D、100E、100F、100G及100H，因為記憶體胞元130f的頂部電極132a可在第二方向（Y方向）上延伸。舉例而言，在根據所述實施例的記憶體元件100I中，記憶體胞元130f可安置於第二電極線120之下，且可包括在第二方向上延伸的頂部電極132a。頂部電極132a可與可變電阻層139、間隔壁138及第二絕緣層142的頂表面接觸，且可在可變電阻層139、間隔壁138及第二絕緣層142之上在第二方向上延伸。
當第二電極線120是由鑲嵌製程形成時，頂部電極132a可與第二電極線120一起形成。舉例而言，可於第三絕緣層143中形成線型溝槽，且可以用於頂部電極132a的材料層來填充線型溝槽。其後，藉由經由回蝕製程將材料層保留於溝槽的底部部分中，可形成頂部電極132a。
如上所述，中間電極135及頂部電極132a中的至少一者可包括用於加熱可變電阻層139的加熱層。舉例而言，在根據所述實施例的記憶體元件100I中，頂部電極132a可用作加熱層。舉例而言，頂部電極132a可對應於在圖9及圖10中所示的記憶體元件100D及100E中的每一者的加熱電極137a。
參考圖15，根據一實施例的記憶體元件100J可不同於圖14所示的記憶體元件100I，因為記憶體胞元130g的頂部電極132b可圍繞第二電極線120中的每一者的底表面及兩個側表面，且可在第二方向（Y方向）上延伸。如在圖式中所示，頂部電極132b可圍繞第二電極線120中的每一者的底表面及兩個側表面，且可與可變電阻層139、間隔壁138、及第二絕緣層142的頂表面接觸。
當第二電極線120是由鑲嵌製程形成時，頂部電極132b可與第二電極線120一起形成。舉例而言，可於第三絕緣層143中形成線型溝槽，且可於溝槽的底部及兩個側壁以及第三絕緣層143上均勻地形成用於頂部電極的材料層。其後，可於用於頂部電極的材料層上形成用於第二電極線120的導電材料層以完全填充所述溝槽，且可藉由回蝕製程及/或化學機械拋光（CMP）製程以徹底暴露出第三絕緣層143的頂表面來形成頂部電極132b及第二電極線120。舉例而言，回蝕製程及/或化學機械拋光製程可移除第三絕緣層143的某些部分直至到達蝕刻終止層143E。
在根據所述實施例的記憶體元件100J中，中間電極135及頂部電極132b中的至少一者可包括用於加熱可變電阻層139的加熱層。舉例而言，在根據圖15所示實施例的記憶體元件100J中，頂部電極132b可用作加熱層。舉例而言，頂部電極132b可分別對應於在圖9及圖10中所示的記憶體元件100D及100E中的每一者的加熱電極137a。
參考圖16A，根據一實施例的記憶體元件100K可不同於在圖3中所示的記憶體元件100，因為第二電極線120a可具有朝向其下部部分（例如，在更靠近基板101的部分處）逐漸變寬的結構。舉例而言，在根據所述實施例的記憶體元件100K中，第二電極線120a可藉由壓印及蝕刻製程來形成。具體而言，可在可變電阻層139、間隔壁138及第二絕緣層142上形成用於第二電極層的導電材料層，且然後可在所述導電材料層上形成在第二方向（Y方向）上延伸的線型遮罩圖案。其後，藉由使用所述遮罩圖案作為蝕刻遮罩蝕刻所述導電材料層，可如在圖16中所示形成第二電極線120a。
當第二電極線120a是藉由壓印及蝕刻製程形成時，可不在第二絕緣層142及第三絕緣層143上形成額外的蝕刻終止層。由於用於第二電極線120a的金屬層直接接觸可變電阻層139，因此蝕刻終止層可形成於第二絕緣層上。此外，一般而言，金屬層可對第二絕緣層142（例如，氧化物層或氮化物層）具有高的蝕刻選擇性。因此，在蝕刻金屬層的製程中，可能需要安置額外蝕刻終止層以防止第二絕緣層142被蝕刻。
參考圖16B，根據一實施例的記憶體元件100L可類似於圖14所示記憶體元件100I，因為頂部電極132a可被形成為線形狀且在第二方向（Y方向）上延伸。然而，在根據圖16B所示實施例的記憶體元件100L中，第二電極線120a及頂部電極132a可藉由壓印及蝕刻製程來形成，且因此，第二電極線120a及頂部電極132a可具有朝向其下部部分（例如，更靠近基板101的一部分）逐漸變寬的結構。
具體而言，用於頂部電極的材料層及用於第二電極線的導電材料層可依序堆疊於可變電阻層139、間隔壁及第二絕緣層142上，且線型遮罩圖案可被形成為在第二方向（Y方向）上延伸。其後，如在圖16B中所示，可藉由使用所述遮罩圖案作為蝕刻遮罩蝕刻導電材料層及用於頂部電極的材料層來形成頂部電極132a及第二電極線120a。
參考圖17A及圖17B，記憶體元件100M可包括在基板101上定位於第一層面處的驅動電路區DCR及在基板101上定位於第二層面處的記憶體胞元陣列區MCR。此處，所述層面意指在垂直方向（圖2中的Z方向）上距基板101的高度（或位置）。所述第一層面較所述第二層面更靠近基板101。
驅動電路區DCR可為其中安置有用於驅動記憶體胞元陣列區MCR中的記憶體胞元的周邊電路（或驅動電路）的區，且可對應於參考圖2及圖3所述的積體電路層。舉例而言，驅動電路區DCR中的周邊電路可包括能夠迅速處理輸入至記憶體胞元陣列區MCR中的記憶體胞元或自所述記憶體胞元輸出的資料的電路。周邊電路可包括例如頁面緩衝器、鎖存電路、快取電路、行解碼器、感測放大器、資料輸入/輸出電路或低階解碼器（low decoder）。
用於周邊電路（或驅動電路）的主動區AC可由形成於基板101中的元件隔離層102界定。構成驅動電路區DCR中的周邊電路的多個電晶體TR可形成於主動區AC上。所述多個電晶體TR可分別包括閘極G、閘極絕緣層GD及源極/汲極區SD。絕緣間隔壁103可形成於閘極G的相對側壁上，且蝕刻終止層104可形成於閘極G及絕緣間隔壁103上。蝕刻終止層104可包含絕緣材料，例如氮化矽或氮氧化矽。
多個下部層間絕緣層172A、172B及172C可依序堆疊於蝕刻終止層104上。所述多個下部層間絕緣層172A、172B及172C可包含氧化矽、氮化矽及/或氮氧化矽。所述多個下部層間絕緣層172A、172B及172C可由相同或不同材料形成。
驅動電路區DCR可包括電性連接至所述多個電晶體TR的多層互連結構（multilevel interconnection structure）170。多層互連結構170可藉由所述多個下部層間絕緣層172A、172B及172C而彼此絕緣。多層互連結構170可包括依序安置於基板101上且彼此電性連接的第一觸點176A、第一互連層178A、第二觸點176B及第二互連層178B。第一互連層178A及第二互連層178B可包含金屬、導電金屬氮化物、金屬矽化物、或其組合。第一互連層178A及第二互連層178B可包含例如鎢、鉬、鈦、鈷、鉭、鎳、矽化鎢、矽化鈦、矽化鈷、矽化鉭、矽化鎳等。
在根據圖17A及圖17B所示實施例的記憶體元件100M中，儘管多層互連結構170包括包含如在圖17B中所說明的第一互連層178A及第二互連層178B的兩層互連結構，然而本發明概念的態樣並非僅限於此。舉例而言，根據驅動電路區DCR的佈局及閘極G的佈置或類型，多層互連結構170可包括三層或更多層互連結構。
層間絕緣層105可形成於所述多個下部層間絕緣層172A、172B及172C上。記憶體胞元陣列區MCR可安置於層間絕緣層105上。層間絕緣層105及記憶體胞元陣列區MCR可相同於參考圖2及圖3所述的層間絕緣層105。舉例而言，記憶體胞元陣列區MCR可包括第一電極線層110L、記憶體胞元層MCL及第二電極線層120L。當然，在記憶體胞元陣列區MCR中，可安置參考圖2、圖3以及圖5至圖13B所述的記憶體元件100以及100A至100J。
穿透層間絕緣層105的互連結構（圖中未示出）可更被安置成將記憶體胞元陣列區MCR中的記憶體胞元電性連接至驅動電路區DCR中的周邊電路。在記憶體元件100M中，由於記憶體胞元陣列區MCR安置於驅動電路區DCR上，因此記憶體元件100M的積體度可得到提高。
至此，已闡述了具有各種交叉點陣列結構的記憶體元件，但本發明概念並非僅限於此。
圖18為根據示例性實施例的記憶體元件的立體圖。圖19為沿圖18所示線2X-2X¢及線2Y-2Y¢截取的剖視圖。將省略在圖2及圖3中所闡述的重複說明。
參考圖18及圖19，根據一實施例的記憶體元件200可具有被配置成其中堆疊有兩個記憶體胞元層MCL1及MCL2的兩層結構。
具體而言，第一電極線層110L可包括多個第一電極線110，所述多個第一電極線110在第一方向（X方向）上彼此平行延伸。第二電極線層120L可包括多個第二電極線120a，所述多個第二電極線120a在第二方向（Y方向）上彼此平行延伸。第三電極線層150L可包括多個第三電極線150，所述多個第三電極線150在第一方向（X方向）上彼此平行延伸。第二電極線層120L可安置於第一電極線層110L上方，且第三電極線層150L可安置於第二電極線層120L上方。第三電極線150及第一電極線110可在第三方向（Z方向）上位於不同層面處，但可具有實質上相同的佈置。
就記憶體元件200的操作而言，第一電極線110及第三電極線150可對應於字元線，且第二電極線120a可對應於位元線。在某些實施例中，第一電極線110及第三電極線150可對應於位元線，且第二電極線120a可對應於字元線。當第一電極線110及第三電極線150對應於字元線時，第一電極線110可對應於下部字元線，而第三電極線150可對應於上部字元線。由於第二電極線120a由下部字元線及上部字元線共用，因此第二電極線120a可對應於共用位元線。
第一電極線110、第二電極線120a及第三電極線150可具有與參考圖2及圖3所述的第一電極線110及第二電極線120相同的材料。此外，第一電極線110可具有與參考圖2及圖3所述的第一電極線110相同的結構。第二電極線120a可具有與參考圖2及圖3所述的第二電極線120類似的結構，但可藉由在第二電極線120a上安置第二記憶體胞元130-2而在第二電極線120a的上部部分上形成第三凹槽RS。第三凹槽RS可形成於在第二方向（Y方向）上安置的第二記憶體胞元130-2之間。可以第四絕緣層145的安置於第二記憶體胞元130-2之間的下部部分填充第三凹槽RS。
第一記憶體胞元層MCL1可包括多個記憶體胞元130-1（例如，圖1中的MC1），所述多個記憶體胞元130-1在第一方向（X方向）及第二方向（Y方向）上彼此間隔開以排列成二維陣列形式。第二記憶體胞元層MCL2可包括多個記憶體胞元130-2（例如，圖2中的MC2），所述多個記憶體胞元130-2在第一方向（X方向）及第二方向（Y方向）上彼此間隔開以排列成二維陣列形式。如在圖18中所示，第一電極線110與第二電極線120a可彼此交叉，且第二電極線120a與第三電極線150可彼此交叉。第一記憶體胞元130-1可安置於第一電極線層110L與第二電極線層120L之間、第一電極線110與第二電極線120a的相應相交處。第二記憶體胞元130-2可安置於第二電極線層120L與第三電極線層150L之間、第二電極線120a與第三電極線150的相應相交處。
如同參考圖2及圖3所述的記憶體元件100的記憶體胞元130一樣，第一記憶體胞元130-1及第二記憶體胞元130-2可分別具有柱形結構（例如，方形柱），但實施例並非僅限於此。舉例而言，第一記憶體胞元130-1及第二記憶體胞元130-2可分別具有例如圓柱形柱、卵形柱、多邊形柱等各種柱形狀。如在圖18中所示，第一記憶體胞元130-1及第二記憶體胞元130-2可分別具有較其上部部分大的下部部分。舉例而言，第一記憶體胞元130-1及第二記憶體胞元130-2可基本上藉由壓印及蝕刻製程來形成。然而，如上所述，可變電阻層139-1及139-2以及間隔壁138-1及138-2可藉由鑲嵌製程使用硬遮罩層或犧牲層來形成。因此，可變電阻層139-1及139-2以及間隔壁138-1及138-2可自對準至第一記憶體胞元130-1及第二記憶體胞元130-2的下部材料層。
第一記憶體胞元130-1可包括下部電極131-1、選擇元件133-1、中間電極135-1、加熱電極137-1、可變電阻層139-1及間隔壁138-1。第二記憶體胞元130-2可包括下部電極131-2、選擇元件133-2、中間電極135-2、加熱電極137-2、可變電阻層139-2及間隔壁138-2。下部電極131-1及131-2、選擇元件133-1及133-2、中間電極135-1及135-2、加熱電極137-1及137-2、可變電阻層139-1及139-2、以及間隔壁138-1及138-2可分別相同於參考圖2及圖3所述的下部電極131、選擇元件133、中間電極135、加熱電極137、可變電阻層139、及間隔壁138。
第一絕緣層141可安置於第一電極線110之間，且第二絕緣層142可安置於第一記憶體胞元層MCL1的第一記憶體胞元130-1之間。此外，第三絕緣層143a可安置於第二電極線120a之間，且第四絕緣層145可安置於第二記憶體胞元層MCL2的第二記憶體胞元130-2之間。第五絕緣層147可安置於第三電極線150之間。
第一絕緣層141、第二絕緣層142、第三絕緣層143a、第四絕緣層145及第五絕緣層147的材料或功能可相同於對於圖2及圖3中的第一絕緣層141、第二絕緣層142及第三絕緣層143所述的材料及功能。此外，第一絕緣層141及第二絕緣層142的結構可相同於參考圖2及圖3所述的第一絕緣層141及第二絕緣層142的結構。第三絕緣層143a的結構可類似於圖2及圖3中的記憶體元件100的第三絕緣層143的結構，但可藉由在第三絕緣層143a上安置第二記憶體胞元130-2而在第三絕緣層143a的上部部分上形成第四凹槽RS。第四凹槽RS可形成於在第一方向（X方向）上安置的第二記憶體胞元130-2之間。可以安置於第二記憶體胞元130-2之間的第四絕緣層145的下部部分填充第四凹槽RS。
第四絕緣層145除安置於第二記憶體胞元130-2之間外，可具有與第二絕緣層142實質上相同的結構。第五絕緣層147可被形成為在第一方向（X方向）上在第三電極線150之間延伸。蝕刻終止層147E可安置於第五絕緣層147與第四絕緣層145之間。蝕刻終止層147E的功能或材料可相同於參考圖2及圖3所述的蝕刻終止層143E的功能或材料。當第二電極線120a及第三電極線150可藉由壓印及蝕刻製程形成時，可不需要蝕刻終止層147E。
可於第一記憶體胞元130-1之間及/或第二記憶體胞元130-2之間形成空氣間隙（圖中未示出）來替代第二絕緣層142及/或第四絕緣層145。當形成空氣間隙時，可在所述空氣間隙與記憶體胞元130-1及130-2之間形成具有預定厚度的絕緣襯墊（圖中未示出）。
至此，已將圖2及圖3所示記憶體元件100的記憶體胞元130闡述為堆疊有兩層的結構，但根據所述實施例的記憶體元件200的結構並非僅限於此。舉例而言，根據所述實施例的記憶體元件200可在圖5至圖17B中具有堆疊有記憶體元件100A至100M的記憶體胞元130a至130e的兩層結構。
根據所述實施例的記憶體元件200可使用壓印及蝕刻製程以及鑲嵌製程兩者來形成。構成記憶體元件200的記憶體胞元130-1及130-2的下部部分的材料層可藉由壓印及蝕刻製程來形成，且構成記憶體胞元130-1及130-2的上部部分的可變電阻層139-1及139-2可藉由鑲嵌製程使用額外的硬遮罩或犧牲層來形成。當可變電阻層139是使用鑲嵌製程形成時，與蝕刻相關的損壞可實質上最小化。此外，可變電阻層139-1及139-2可自對準至構成記憶體胞元130的下部部分的材料層，藉此使未對準裕度最小化。因此，可實施具有包括在垂直方向（Z方向）上堆疊的多個層的三維交叉點陣列結構的記憶體元件200，且記憶體元件200的積體密度可得到提高。
此外，當可變電阻層139-1及139-2是藉由鑲嵌製程形成時，藉由形成間隔壁138-1及138-2以調整可變電阻層139-1及139-2的水平橫截面積，可調整夾置於可變電阻層139-1及139-2與加熱電極層137-1及137-2之間的接觸面積。因此，記憶體元件200可具有提高的穩定性。
圖20至圖22為根據示例性實施例的記憶體元件的剖視圖，且可對應於圖19所示剖視圖。將省略在圖2、圖3、圖18、及圖19中所闡述的重複說明。
參考圖20，根據一實施例的記憶體元件200A可類似於圖19所示記憶體元件200，因為記憶體元件200A可具有堆疊有兩個記憶體胞元MCL-1及MCL-2的兩層結構。然而，根據所述實施例的記憶體元件200A可不同於圖19所示記憶體元件200，因為第二電極線120b可包括下部電極122及上部電極層124。
具體而言，在記憶體元件200A中，第二電極線120b可包括下部電極層122及上部電極層124。此外，夾置於第二電極線120b之間的第二絕緣層143b可包括與下部電極層122對應的下部第二絕緣層143d及與上部電極層124對應的上部第二絕緣層143u。
根據所述實施例的記憶體元件200A可類似於以與圖19所示記憶體元件200相同的方式堆疊有兩個圖6所示記憶體元件100A的兩層結構。然而，在圖19所示記憶體元件200中，第二記憶體胞元130-2可直接堆疊於第二電極線120a及第二絕緣層143a上。相比之下，根據所述實施例的記憶體元件200A可具有在下部電極層122（對應於圖6中的第二電極線120）及下部第二絕緣層143d（對應於圖6中的第三絕緣層143）上堆疊有上層電極124（對應於圖6中的第一電極線110a）以及記憶體胞元130-2的結構。因此，下部電極層122可對應於圖6所示記憶體元件100A的第二電極線120，且上部電極層124可對應於圖6所示記憶體元件100A的第一電極線110a。此外，下部第二絕緣層143d可對應於圖6所示記憶體元件100A的第二絕緣層142，且上部第二絕緣層143u可對應於圖6所示記憶體元件100A的第一絕緣層141a。
參考圖21，根據所述實施例的記憶體元件200B可不同於圖20所示記憶體元件200A，因為加熱電極137a-1及137a-2可安置於可變電阻層139-1及139-2的上部部分上。舉例而言，在根據所述實施例的記憶體元件200B中，第二電極線120b亦可包括下部電極層122及上部電極層124。此外，夾置於第二電極線120b之間的第二絕緣層143b可為下部第二絕緣層143d及上部第二絕緣層143u。記憶體胞元130b-1及130b-2可具有其中加熱電極137a-1及137a-2分別安置於可變電阻層139-1及139-2上且分別被間隔壁138-1及139-2圍繞的結構。
參考圖22，根據一實施例的記憶體元件200C可類似於圖19所示記憶體元件200，因為記憶體元件200C可具有堆疊有兩個記憶體胞元MCL-1及MCL-2的兩層結構。然而，根據所述實施例的記憶體元件200C可不同於圖19所示記憶體元件200，因為記憶體元件200C可具有堆疊有圖10所示記憶體元件100E的第一電極線110b及記憶體胞元130b的兩層結構。
具體而言，在根據所述實施例的記憶體元件200C中，第一電極線110b可藉由與第一記憶體胞元130b-1一起蝕刻而形成。因此，第二絕緣層142a可夾置於第一記憶體胞元130b-1之間以及第一電極線110b之間。此外，第二電極線120c可藉由與第二記憶體胞元130b-2一起蝕刻而形成。因此，第四絕緣層145a可夾置於第二記憶體胞元130b-2之間以及第二電極線120c之間。
在根據所述實施例的記憶體元件200C中，第二電極線120c可由第一記憶體胞元130b-1與第二記憶體胞元130b-2共用。第二電極線120c可在第一記憶體胞元130b-1或第二記憶體胞元130b-2形成時一次性地形成。因此，所述製程可大大簡化。此外，藉由省略與電極線對應的層，可減小記憶體元件的總高度。
與在圖19及圖22中所示的記憶體元件200及200C不同，在圖20及圖21中所示的記憶體元件200A及200B可具有其中第二電極線120b的下部電極層122及上部電極層124可分別藉由單獨製程步驟來形成的結構。
圖23為根據一實施例的記憶體元件的立體圖。圖24為沿圖23所示線3X-3X¢及線3Y-3Y¢截取的剖視圖。將省略在圖2、圖3、圖18及圖19中所闡述的重複說明。
參考圖23及圖24，根據一實施例的記憶體元件1000可具有堆疊有四個記憶體胞元層MCL1、MCL2、MCL3及MCL4的四層結構。具體而言，第一記憶體胞元層MCL1可安置於第一電極線層110L與第二電極線層120L之間，且第二記憶體胞元層MCL2可安置於第二電極線層120L與第三電極線層150L之間。第二層間絕緣層160可形成於第三電極線層150L上，且第一上部電極線層210L、第二上部電極線層220L及第三上部電極線層250L可安置於第二層間絕緣層160上。第一上部電極線層210L可包括具有與第一電極線110相同的結構的第一上部電極線210。第二上部電極線層220L可包括具有與第二電極線120相同的結構的第二上部電極線220a。第三上部電極線層250L可包括具有與第三電極線150或第一電極線110相同的結構的第三上部電極線250。第一上部記憶體胞元層MCL3可安置於第一上部電極線層210L與第二上部電極線層220L之間。第二上部記憶體胞元層MCL4可安置於第二上部電極線層220L與第三上部電極線層250L之間。
第一電極線層110L、第二電極線層120L、第三電極線層150L、第一記憶體胞元層MCL1及第二記憶體胞元層MCL2可相同於參考圖18及圖19所述者。此外，除可安置第二層間絕緣層160來替代層間絕緣層105外，第一上部電極線層210L、第二上部電極線層220L、第三上部電極線層250L、第一上部記憶體胞元層MCL3及第二上部記憶體胞元層MCL4可具有分別與第一電極線層110L、第二電極線層120L、第三電極線層150L、第一記憶體胞元層MCL1及第二記憶體胞元層MCL2實質上相同的結構。因此，將省略每一元件的詳細說明。
根據圖23及圖24所示示例性實施例的記憶體元件1000可具有重複堆疊有圖18及圖19所示記憶體元件200且在其之間夾置有第二層間絕緣層160的堆疊結構。舉例而言，第二層間絕緣層160可安置於依序堆疊的記憶體元件200之間。但根據所述實施例的記憶體元件1000的結構並非僅限於此。舉例而言，根據某些示例性實施例的記憶體元件1000亦可具有重複堆疊有在圖20至圖22中所說明的記憶體元件200A、200B及200C且在其之間夾置有第二層間絕緣層160的堆疊結構。舉例而言，第二絕緣層160可安置於記憶體元件200A及200B之間及/或堆疊於記憶體元件200B及200C之間及/或安置於記憶體元件200A及200C之間。另外，根據所述示例性實施例的記憶體元件1000亦可具有如下堆疊結構：在所述堆疊結構中，重複堆疊有包括分別在圖5至圖17B中所說明的記憶體元件100A至100M的記憶體胞元130a至130e的兩層結構且可在所述兩層結構之間夾置有第二層間絕緣層160。
儘管所說明的記憶體元件1000可具有堆疊有四個記憶體胞元層MCL1、MCL2、MCL3及MCL4的四層結構，但本發明概念的態樣並非僅限於此。
圖25A至圖25P為根據某些示例性實施例，一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖，且對應於圖3或圖19所示示例性剖視圖。
參考圖25A，可在層間絕緣層105上形成多個第一電極線110，所述多個第一電極線110在第一方向（X方向）上延伸且彼此間隔開。可藉由鑲嵌製程形成第一電極線110。因此，第一電極線110可具有朝向其下部部分（例如，更靠近基板101的部分）變窄的結構。第一電極線110的材料可相同於參考圖2及圖3所述的材料。可在第一電極線110之間安置在第一方向上延伸的第一絕緣層141。
第一電極線110亦可藉由壓印及蝕刻製程來形成。當第一電極線110是藉由壓印及蝕刻形成時，第一電極線110可具有朝向其下部部分（例如，更靠近基板101的部分）逐漸變寬的結構。
參考圖25B，可在第一電極線110及第一絕緣層141上依序堆疊用於下部電極的材料層131l-1、用於選擇元件的材料層133l-1、用於中間電極的材料層135l-1、及用於加熱電極的材料層137l-1，以形成第一堆疊結構130l-1。構成所述第一堆疊結構的每一材料層的材料及功能可相同於參考圖2及圖3所述的材料及功能。
參考圖25C，可在用於加熱電極的材料層137l-1上形成硬遮罩層或犧牲層190。用於對蝕刻目標層進行蝕刻的硬遮罩層可由例如氧化矽等氧化物或例如氮化矽等氮化物或其他介電材料形成。可使用藉由光微影製程形成的光阻劑圖案對硬遮罩層進行圖案化。犧牲層190可為具有與硬遮罩層實質上相同的功能的材料，且包含除硬遮罩層的材料外的其他材料。可藉由後續濕式或乾式蝕刻製程而輕易地移除犧牲層。以下，犧牲層190可被稱為硬遮罩層190而無需單獨區分硬遮罩層與犧牲層。
參考圖25D，可使用光阻劑圖案作為蝕刻遮罩來蝕刻硬遮罩層190。因此，可在用於加熱電極的材料層137l-1上形成具有島形狀的硬遮罩圖案190a，硬遮罩圖案190a在第一方向（X方向）及第二方向（Y方向）上彼此間隔開。可藉由所述光微影製程來形成所述光阻劑圖案。硬遮罩圖案190a可具有小於幾十奈米的非常細的節距。因此，可藉由雙重圖案化技術（double patterning technology，DPT）或四重圖案化技術（quadruple patterning technology，QPT）來形成硬遮罩圖案。
在形成硬遮罩圖案190a之後，可使用所述硬遮罩圖案作為蝕刻遮罩來蝕刻第一堆疊結構130l-1以形成第一胞元結構130c-1。第一胞元結構130c-1可在第一方向（X方向）及第二方向（Y方向）上彼此間隔開，且分別可包括下部電極131-1、選擇元件133-1、中間電極135-1、加熱電極137-1、及下部遮罩圖案190a-1。由於第一胞元結構130c-1是藉由壓印及蝕刻製程形成，第一胞元結構130c-1中的每一者可具有朝向其下部部分（例如，更靠近基板101的部分）逐漸變寬的結構。
如在圖25D中所示，在第一胞元結構130c-1的蝕刻製程中，可在第一電極線110的上部部分上形成第一凹槽R1，且可在第一絕緣層141的上部部分上形成第二凹槽R2。
參考圖25E，在形成第一胞元結構130c-1之後，可形成間隙填充絕緣層142a以填充第一胞元結構130c-1之間的間隙並覆蓋硬遮罩圖案190a-1的上表面。間隙填充絕緣層142a可由對硬遮罩圖案190a-1具有蝕刻選擇性的材料形成。舉例而言，當硬遮罩圖案190a-1由氧化物材料形成時，間隙填充絕緣層142a可由氮化物材料形成。在某些實施例中，當硬遮罩圖案190a-1由氮化物材料形成時，間隙填充絕緣層142a可由氧化物材料形成。但硬遮罩圖案190a-1及間隙填充絕緣層142a的材料並非僅限於此。舉例而言，當彼此之間存在蝕刻選擇性時，硬遮罩圖案190a-1及間隙填充絕緣層142a可由各種不同的介電材料形成。
參考圖25F，在形成間隙填充絕緣層142a之後，可藉由例如回蝕製程及/或化學機械拋光（chemical mechanical polishing，CMP）等平面化製程來移除間隙填充絕緣層142a的上部部分。可藉由所述平面化製程來暴露出硬遮罩圖案190a-1的上表面。亦可藉由所述平面化製程來移除硬遮罩圖案190a-1的上部部分的一部分。在所述平面化製程之後，其餘間隙填充絕緣層可為第二絕緣層142。
其後，可藉由濕式及/或乾式回蝕製程來移除其餘硬遮罩圖案190a-1以形成第一溝槽T1。藉由移除硬遮罩圖案190a-1，第一胞元結構130c-1可成為第一下部胞元結構130dc-1。作為參考，可藉由移除第一胞元結構130c-1的硬遮罩圖案190a-1來形成第一溝槽T1。因此，第一溝槽T1可基本上具有朝向其下部部分逐漸變寬（例如，在更靠近基板101的部分處更寬）的結構。舉例而言，第一溝槽T1的內側壁可具有相對於加熱電極137-1或基板101的頂表面小於或等於90°的第三角度Θ3。此外，在圖3中所示的第一角度Θ1及在圖25F中所示的第三角度Θ3可相對於第一溝槽T1被描述成外角及內角。舉例而言，第一角度Θ1及第二角度Θ3可總計達180°。
參考圖25G，可在第一溝槽T1的底表面及側壁以及第二絕緣層142上將用於間隔壁的材料層138l形成為具有均勻的厚度。用於間隔壁的材料層138l可由氧化物、氮化物或氮氧化物形成。此外，可藉由例如（舉例而言）化學氣相沈積、原子層沈積等沈積技術來形成用於間隔壁的材料層138l。在形成用於間隔壁的材料層138l之後，第一溝槽T1的入口部分可具有第一寬度Win。
參考圖25H，可藉由各向異性乾式蝕刻製程來移除安置於第二絕緣層142的頂表面及第一溝槽T1的底表面上的用於間隔壁的材料層138l，以在第一溝槽T1的側壁上形成間隔壁138-1。在形成間隔壁138-1之後，第一溝槽T1的入口部分可具有第二寬度Win¢。第二寬度Win¢可大於第一寬度Win。
在剛剛形成用於間隔壁的材料層138l之後，第一溝槽T1的入口部分（例如，第一寬度Win）可非常窄。然後，當隨後在第一溝槽T1中形成用於可變電阻的材料層時，可能難以使用用於可變電阻的材料層來填充第一溝槽T1。因此，為增強用於可變電阻的材料層的間隙填充性質，可藉由各向異性乾式蝕刻製程而加寬第一溝槽T1的入口部分。如在圖4中所示，間隔壁138-1的內側壁可具有相對於加熱電極137-1的頂表面小於或等於90°的第二角度Θ2。此外，間隔壁138-1可用於將第一溝槽T1的底表面的臨界尺寸（critical dimension，CD）減小多達其厚度大小。因此，隨後在第一溝槽T1中形成的可變電阻層139-1的大小及臨界尺寸（CD）可減小。因此，藉由在第一溝槽T1的側壁上形成間隔壁138-1，可改良用於可變電阻的材料層的間隙填充性質。此外，藉由調整間隔壁138-1的厚度，可調整第一溝槽T1的底表面的臨界尺寸（CD）。
參考圖25I，在形成間隔壁138-1之後，可以用於可變電阻的材料層來填充第一溝槽T1以形成可變電阻層139-1。藉由形成可變電阻層139-1，可實施第一記憶體胞元130-1。舉例而言，第一記憶體胞元130-1中的每一者可包括下部電極131-1、選擇元件133-1、中間電極135-1、加熱電極137-1及間隔壁138-1。
參考圖25J，可在第一記憶體胞元130-1及第二絕緣層142上形成第三絕緣材料層143l。在形成第三絕緣材料層143l之前，可首先形成用於蝕刻終止的材料層134E¢。若第二電極線120是藉由壓印及蝕刻製程形成，則可在第一記憶體胞元130-1及第二絕緣層142上形成用於第二電極線120的導電材料層而無需形成用於蝕刻終止的材料層134E¢。
參考圖25K，可蝕刻第三絕緣材料層143l及用於蝕刻終止的材料層134E¢以形成在第二方向上延伸的線型第二溝槽T2。具體而言，可藉由第一蝕刻劑來蝕刻第三絕緣材料層143l直至暴露出用於蝕刻終止的材料層134E¢。其後，可藉由第二蝕刻劑來蝕刻用於蝕刻終止的材料層134E¢以形成第二溝槽T2。藉由形成第二溝槽T2，可形成第三絕緣層143及蝕刻終止層143E。
參考圖25L，可以導電材料層來填充第二溝槽T2以形成第二電極線120。
參考圖25M，在形成第二電極線120之後，如同圖25B一樣，可在第二電極線120及第二絕緣層142上依序堆疊用於下部電極的材料層131l-2、用於選擇元件的材料層133l-2、用於中間電極的材料層135l-2、及用於加熱電極的材料層137l-2，以形成第二堆疊結構130l-2。構成第二堆疊結構130l-2的每一材料層的材料及功能可與參考圖2及圖3所述的相同。
參考圖25N，藉由執行參考圖23C及圖23D所述的製程，可形成第二胞元結構130c-2。第二胞元結構130c-2可在第一方向及第二方向上彼此間隔開，且分別包括下部電極131-2、選擇元件135-2、加熱電極137-2、及下部遮罩圖案190a-2。
參考圖25O，在形成第二胞元結構130c-2之後，可執行參考圖25E及圖25F所述的製程以在第四絕緣層145中形成第三溝槽T3。藉由形成第三溝槽T3，可形成第二下部胞元結構130dc-2。
參考圖25P，可執行參考圖25G及圖25I所述的製程，以形成第二記憶體胞元130-2。藉由形成第二記憶體胞元130-2，可實施圖18所示記憶體元件200。
圖26A至圖26B為根據示例性實施例，一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。圖26A至圖26B對應於圖3或圖19所示剖視圖，且示出一種形成圖25D所示第一胞元結構130c-1的示例性方法。將省略圖25A至圖25P中的重複說明。
參考圖26A，在如圖25B及圖25C一樣於第一電極線110及第一絕緣層141上形成第一堆疊結構130l-1及硬遮罩190之後，可在第一堆疊結構130l-1上形成具有島（island）形狀的硬遮罩圖案190a¢，各島形狀在第一方向（X方向）及第二方向（Y方向）上彼此間隔開。
參考圖26B，可使用具有所述島形狀的硬遮罩圖案190a¢作為蝕刻遮罩來蝕刻第一堆疊結構130l-1以形成第一胞元結構130c-1，各第一胞元結構130c-1在第一方向（X方向）及第二方向（Y方向）上彼此間隔開。第一胞元結構130c-1可與圖23D所示第一胞元結構130c-1實質上相同。因此，第一胞元結構130c-1可分別包括下部電極131-1、選擇元件133-1、中間電極135-1、加熱電極137-1、及下部遮罩圖案190a-1。
圖27A至圖27C為根據示例性實施例，一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。圖27A至圖27C對應於圖3或圖19所示剖視圖，且示出另一種形成圖25D所示第一胞元結構130c-1的示例性方法。將省略圖25A至圖25P中的重複說明。
參考圖27A，在第一電極線110及第一絕緣層141上形成第一胞元結構130l-1及硬遮罩190（例如結合圖25B及圖25C所示）之後，可在第一胞元結構130l-1上形成具有線形狀的第一硬遮罩圖案190x，所述線形狀在第一方向（X方向）上延伸且在第二方向（Y方向）上彼此間隔開。其後，可使用第一硬遮罩圖案190x作為蝕刻遮罩來蝕刻第一胞元結構130l-1，直至暴露出第一絕緣層141及第一電極線110的一部分，以形成多個第一線堆疊結構130x-1。所述多個第一線堆疊結構130x-1可在第一方向（X方向）上延伸，且在第二方向（Y方向）上彼此間隔開。此外，所述多個第一線堆疊結構130x-1可電性連接至第一電極線110。
參考圖27B，可形成間隙填充材料層195，以填充於第一線堆疊結構130x-1之間並覆蓋第一硬遮罩圖案190x。舉例而言，間隙填充材料層195可安置於第一線堆疊結構130x-1之間，且可填充第一線堆疊結構130x-1之間的空間。
參考圖27C，可藉由回蝕製程及/或化學機械拋光（CMP）製程將間隙填充材料層195平面化，直至暴露出第一硬遮罩圖案190x的上表面。在將間隙填充材料層195平面化之後，可在第一硬遮罩圖案190x及間隙填充材料層195上形成具有線形狀的第二遮罩圖案（圖中未示出）。所述第二遮罩圖案可在第一方向（X方向）上延伸，且在第二方向（Y方向）上彼此間隔開。且然後可使用第二遮罩圖案作為蝕刻遮罩來蝕刻第一硬遮罩圖案190x、間隙填充材料層195及第一線堆疊結構130x-1。其後，藉由移除其餘間隙填充材料層195，可實施第一胞元結構130c-1。第一胞元結構130c-1可具有與圖25D所示第一胞元結構130c-1實質上相同的結構。
圖28A至圖28C為根據示例性實施例，一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。圖28A至圖28C對應於圖3或圖19所示剖視圖，且示出一種將圖25D所示的第一電極線110與第一胞元結構130c-1一起形成的示例性方法。將省略圖25A至圖25P中的重複說明。
參考圖28A，可在層間絕緣層105上依序堆疊用於第一電極的導電材料層110l、第一堆疊結構130l-1及硬遮罩190。
參考圖28B，可在第一堆疊結構130l-1上形成具有線形狀的第一硬遮罩圖案190x，各線形狀在第一方向（X方向）上延伸且在第二方向（Y方向）上彼此間隔開。
參考圖28C，可使用第一硬遮罩圖案190x作為蝕刻遮罩來對第一堆疊結構130l-1及導電材料層110l進行第一蝕刻，直至暴露出層間絕緣層105。在所述第一蝕刻之後，可形成第一電極線110及第一線堆疊結構130-1，第一線堆疊結構130-1在第一方向上延伸且在第二方向上彼此間隔開。
其後，如參考圖27C所述，可形成間隙填充材料層以填充於第一電極線110之間以及第一線堆疊結構之間，且可藉由回蝕製程及/或化學機械拋光（CMP）製程將所述間隙填充材料層平面化，直至暴露出第一硬遮罩圖案190x的上表面。在將間隙填充材料層平面化之後，可在第一硬遮罩圖案190x及所述間隙填充材料層上形成具有線形狀的第二遮罩圖案（圖中未示出），所述第二遮罩圖案在第二方向上延伸且在第一方向上彼此間隔開。且然後可使用第二遮罩圖案作為蝕刻遮罩來對第一硬遮罩圖案190x、間隙填充材料層、及第一線堆疊結構進行第二蝕刻。其後，藉由移除剩餘間隙填充材料層，可實施第一胞元結構130c-1。第一胞元結構130c-1可具有與圖25D所示第一胞元結構130c-1實質上相同的結構。
圖29A及圖29B為根據示例性實施例，一種製造圖14所示記憶體元件的方法的製程操作的剖視圖，且對應於圖3所示剖視圖。將省略參考圖25A至圖25P的重複說明。
參考圖29A，可執行參考圖25A至圖25K所述的製程，藉此在第三絕緣層143中形成第二溝槽T2。可藉由第二溝槽T2暴露出可變電阻層139-1及第二絕緣層142的上表面的一部分。其後，如圖29A所示，可形成用於上部電極的材料層132l，以完全填充第二溝槽T2並覆蓋第三絕緣層143。
參考圖29B，可藉由回蝕製程而將用於上部電極的材料層132l的薄層保持於第二溝槽T2的底部部分中，藉此形成上部電極層132a。其後，藉由以導電材料層填充第二溝槽T2，可形成第二電極線120。可藉由形成頂部電極層132a及第二電極線120來實施記憶體元件100I。
圖30為根據示例性實施例的記憶體元件的方塊圖。
參考圖30，記憶體元件800可包括記憶體胞元陣列810、解碼器820、讀取/寫入電路830、輸入/輸出緩衝器840、及控制器850。記憶體胞元陣列810可包括以下中的至少一者：圖1至圖3所說明的記憶體元件100、分別在圖6至圖17B中所說明的記憶體元件100A至100M、分別在圖18至圖22中所說明的記憶體元件200及200A至200C、以及在圖23及圖24中所說明的記憶體元件1000。
記憶體胞元陣列810中的多個記憶體胞元可藉由多個字元線WL連接至解碼器820，且可藉由多個位元線BL連接至讀取/寫入電路820。解碼器820可自外部（例如，解碼器820的外部）接收位址ADD，且可解碼列位址及行位址以在因應於控制訊號CTRL而運作的控制器850的控制下存取記憶體胞元陣列810中的選定記憶體胞元。
讀取/寫入電路830可自輸入/輸出緩衝器及多個資料線DL接收資料，且可在控制器850的控制下將所接收資料寫入記憶體胞元陣列810中的選定記憶體胞元中。讀取/寫入電路830可在控制器850的控制下自記憶體胞元陣列810中的選定記憶體胞元讀取資料，且可將所讀取資料傳送至輸入/輸出緩衝器。
圖31為根據實施例的電腦系統的方塊圖。
參考圖31，電腦系統1100可包括記憶體系統1110、處理器1120、隨機存取記憶體（random access memory，RAM）1130、輸入/輸出（input/output，I/O）單元1140、及電源供應器1150。此外，記憶體系統1110可包括記憶體元件1112及記憶體控制器1114。儘管未示出，電腦系統1110可更包括與例如（舉例而言）視訊卡、音效卡、記憶卡、通用串列匯流排（USB）元件或其他電子元件等元件通訊的埠。電腦系統1100可為個人電腦或例如筆記型電腦、行動電話、個人數位助理（personal digital assistant，PDA）或相機等行動電子元件。
處理器1120可執行具體計算或任務。處理器1120可為微處理器或中央處理單元（central processing unit，CPU）。處理器1120可藉由例如（舉例而言）位址匯流排、控制匯流排、資料匯流排等匯流排1160而與隨機存取記憶體1130、輸入/輸出單元1140、及記憶體系統1110通訊。此處，記憶體系統1110可包括以下中的至少一者：在圖1至圖3中所說明的記憶體元件100、分別在圖6至圖17B中所說明的記憶體元件100A至100M、分別在圖18至圖22中所說明的記憶體元件200及200A至200C、以及在圖23及圖24中所說明的記憶體元件1000。
在某些實施例中，處理器1120可連接至擴充匯流排，例如周邊部件互連（peripheral component interconnection，PCI）匯流排。
隨機存取記憶體1130可儲存用於操作電腦系統1100的資料及資訊。隨機存取記憶體1130可包括動態隨機存取記憶體（DRAM）、行動動態隨機存取記憶體、靜態隨機存取記憶體（SRAM）、電阻式隨機存取記憶體、鐵電式隨機存取記憶體（FRAM）、磁性隨機存取記憶體、或相變隨機存取記憶體（PRAM）。
輸入/輸出單元1140可包括例如（舉例而言）小鍵盤、鍵盤、滑鼠等一或多個輸入單元以及例如（舉例而言）顯示器、列印機等一或多個輸出單元。電源供應器單元1150可供應電腦系統1100的操作所必需的操作電壓。
儘管已參考本發明概念的示例性實施例具體示出及闡述了本發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍的條件下可作出各種形式及細節上的變化。
60‧‧‧示意性電壓-電流曲線圖 61‧‧‧第一曲線 62‧‧‧第二曲線 63‧‧‧第一電壓位準 64‧‧‧第二電壓位準 66‧‧‧第一電流位準 67‧‧‧第二電流位準 100、100A、100B、100C、100D、100E、100F、100G、100I、100J、100K、100L、100M、200、200A、200B、200C、1000‧‧‧記憶體元件 101‧‧‧基板 102‧‧‧元件隔離層 103‧‧‧絕緣間隔壁 104‧‧‧蝕刻終止層 105‧‧‧層間絕緣層 110、110a、110b‧‧‧第一電極線 110l‧‧‧導電材料層 110L‧‧‧第一電極線層 120、120a、120b、120c‧‧‧第二電極線 120L‧‧‧第二電極線層 122‧‧‧下部電極層 124‧‧‧上部電極層 130、130-1、130b-1‧‧‧記憶體胞元/第一記憶體胞元 130-2、130b-2‧‧‧記憶體胞元/第二記憶體胞元 130a、130b、130c、130d、130e、130f、130g‧‧‧記憶體胞元 130c-1‧‧‧第一胞元結構 130c-2‧‧‧第二胞元結構 130dc-1‧‧‧第一下部胞元結構 130dc-2‧‧‧第二下部胞元結構 130l-1‧‧‧第一堆疊結構 130l-2‧‧‧第二堆疊結構 130x-1‧‧‧第一線堆疊結構 131、131-1、131-2‧‧‧下部電極 131l-1、131l-2‧‧‧材料層 132、132a、132b‧‧‧頂部電極 132l、133l-1、133l-2、135l-1、135l-2、137l-1、137l-2、138l‧‧‧材料層 133、133-1、133-2‧‧‧選擇元件 135、135-1、135-2、135a‧‧‧中間電極 135e‧‧‧電極薄層 135h‧‧‧熱障壁薄層 137、137a、137a-1、137a-2、137b、137-1、137-2‧‧‧加熱電極 138、138-1、138-2、138a‧‧‧間隔壁 139、139-1、139-2、139a‧‧‧可變電阻層 141、141a‧‧‧第一絕緣層 142、143b‧‧‧第二絕緣層 142a‧‧‧絕緣層 143、143a‧‧‧第三絕緣層 143d‧‧‧下部第二絕緣層 143E‧‧‧蝕刻終止層 143l‧‧‧第三絕緣材料層 143u‧‧‧上部第二絕緣層 145、145a‧‧‧第四絕緣層 147‧‧‧第五絕緣層 147E‧‧‧蝕刻終止層 150‧‧‧第三電極線 150L‧‧‧第三電極線層 160‧‧‧第二層間絕緣層 170‧‧‧多層互連結構 172A、172B、172C‧‧‧下部層間絕緣層 176A‧‧‧第一觸點 176B‧‧‧第二觸點 178A‧‧‧第一互連層 178B‧‧‧第二互連層 190‧‧‧硬遮罩層 190a‧‧‧硬遮罩圖案 190a¢‧‧‧硬遮罩圖案 190a-1‧‧‧硬遮罩圖案 190a-2‧‧‧下部遮罩圖案 190x‧‧‧第一硬遮罩圖案 195‧‧‧間隙填充材料層 210‧‧‧第一上部電極線 210L‧‧‧第一上部電極線層 220a‧‧‧第二上部電極線 220L‧‧‧第二上部電極線層 250‧‧‧第三上部電極線 250L‧‧‧第三上部電極線層 800‧‧‧記憶體元件 810‧‧‧記憶體胞元陣列 820‧‧‧解碼器 830‧‧‧讀取/寫入電路 840‧‧‧輸入/輸出緩衝器 850‧‧‧控制器 1000‧‧‧記憶體元件 1100‧‧‧電腦系統 1110‧‧‧記憶體系統 1112‧‧‧記憶體元件 1114‧‧‧記憶體控制器 1120‧‧‧處理器 1130‧‧‧隨機存取記憶體 1140‧‧‧輸入/輸出單元 1150‧‧‧電源供應器 1160‧‧‧匯流排 A‧‧‧部分 AC‧‧‧主動區 ADD‧‧‧位址 BL‧‧‧位元線 BL1、BL2、BL3、BL4‧‧‧共用位元線 CTRL‧‧‧控制訊號 DCR‧‧‧驅動電路區 DL‧‧‧資料線 G‧‧‧閘極 GD‧‧‧閘極絕緣層 MC1‧‧‧第一記憶體胞元 MC2‧‧‧第二記憶體胞元 MCL‧‧‧記憶體胞元層 MCL1‧‧‧記憶體胞元層/第一記憶體胞元層 MCL2‧‧‧記憶體胞元層/第二記憶體胞元層 MCL3‧‧‧記憶體胞元層/第一上部記憶體胞元層 MCL4‧‧‧記憶體胞元層/第二上部記憶體胞元層 MCL-1、MCL-2‧‧‧記憶體胞元 MCR‧‧‧記憶體胞元陣列區 ME‧‧‧可變電阻層 R1‧‧‧第一凹槽 R2‧‧‧第二凹槽 Rh‧‧‧凹槽 RS‧‧‧凹槽 SD‧‧‧源極/汲極區 SW‧‧‧選擇元件 T1‧‧‧第一溝槽 T2‧‧‧第二溝槽 T3‧‧‧第三溝槽 TR‧‧‧電晶體 VS‧‧‧飽和電壓 VT‧‧‧臨限電壓 Win‧‧‧第一寬度 Win¢‧‧‧第二寬度 WL‧‧‧字元線 WL11、WL12‧‧‧字元線 WL21、WL22‧‧‧字元線 X、Y、Z‧‧‧方向 X-X¢、2X-2X¢、3X-3X¢、Y-Y¢、2Y-2Y¢、3Y-3Y¢‧‧‧線 ϴ1‧‧‧第一角度 ϴ2‧‧‧第二角度 ϴ3‧‧‧第三角度
藉由結合附圖閱讀以下詳細說明，將更清晰地理解所揭露實施例，在所述附圖中：
圖1為根據示例性實施例的記憶體元件的電路圖。
圖2為根據示例性實施例的記憶體元件的立體圖。
圖3為沿圖2所示線X-X¢及線Y-Y¢截取的剖視圖。
圖4為圖3所示部分「A」的放大剖視圖。
圖5為具有雙向定限開關（ovonic threshold switching，OTS）特性的示例性選擇元件的示意性電壓-電流（V-I）曲線圖。
圖6至圖17B對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖，且為根據示例性實施例的記憶體元件的剖視圖。
圖18為根據示例性實施例的記憶體元件的立體圖。
圖19為沿圖18所示線2X-2X¢及線2Y-2Y¢截取的剖視圖。
圖20至圖22對應於沿圖19所示線2X-2X¢及線2Y-2Y¢截取的剖視圖，且為根據示例性實施例的記憶體元件的剖視圖。
圖23為根據示例性實施例的記憶體元件的立體圖。
圖24為沿圖23所示線3X-3X¢及線3Y-3Y¢截取的剖視圖。
圖25A至圖25P對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖或沿圖19所示線2X-2X¢及線2Y-2Y¢截取的剖視圖，且為根據示例性實施例一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。
圖26A至圖26B對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖或沿圖19所示線2X-2X¢及線2Y-2Y¢截取的剖視圖，且為根據示例性實施例一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。
圖27A至圖27C對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖或沿圖19所示線2X-2X¢及線2Y-2Y¢截取的剖視圖，且為根據示例性實施例一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。
圖28A至圖28C對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖或沿圖19所示線2X-2X¢及線2Y-2Y¢截取的剖視圖，且為根據示例性實施例一種製造圖2或圖18所示記憶體元件的方法的製程操作的剖視圖。
圖29A至圖29B對應於沿圖3所示線X-X¢及線Y-Y¢截取的剖視圖，且為根據示例性實施例一種製造圖14所示記憶體元件的方法的製程操作的剖視圖。
圖30為根據示例性實施例的記憶體元件的方塊圖。
圖31為根據示例性實施例的電腦系統的方塊圖。
100‧‧‧記憶體元件
101‧‧‧基板
105‧‧‧層間絕緣層
110‧‧‧第一電極線
110L‧‧‧第一電極線層
120‧‧‧第二電極線
120L‧‧‧第二電極線層
130‧‧‧記憶體胞元/第一記憶體胞元
131‧‧‧下部電極
133‧‧‧頂部電極
135‧‧‧中間電極
137‧‧‧加熱電極
138‧‧‧間隔壁
139‧‧‧可變電阻層
141‧‧‧第一絕緣層
142‧‧‧第二絕緣層
143‧‧‧第三絕緣層
143E‧‧‧蝕刻終止層
MCL‧‧‧記憶體胞元層
X、Y、Z‧‧‧方向
X-X'、Y-Y'‧‧‧線

Claims (25)

  1. 一種記憶體元件，包括： 第一電極線層，包括在第一方向上在基板上延伸、且彼此間隔開的多個第一電極線； 第二電極線層，包括形成於所述第一電極線層上且在第二方向上延伸、並且彼此間隔開的多個第二電極線，所述第二方向不同於所述第一方向；以及 記憶體胞元層，包括位於所述多個第一電極線與所述多個第二電極線的相交處的多個第一記憶體胞元，多個所述第一記憶體胞元中的每一者包括依序堆疊的選擇元件、中間電極及可變電阻層， 其中所述可變電阻層的側表面垂直於所述基板的頂表面，或傾斜成朝向所述可變電阻層的上部部分逐漸變寬，且 其中所述多個第一記憶體胞元具有側表面坡度，以使得所述第一多個記憶體胞元的寬度朝向所述多個第一記憶體胞元的上部部分逐漸減小。
  2. 如申請專利範圍第1項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括圍繞所述可變電阻層的所述側表面的間隔壁，且其中所述間隔壁的外側表面構成多個所述第一記憶體胞元的所述側表面坡度的一部分。
  3. 如申請專利範圍第2項所述的記憶體元件，其中所述間隔壁具有朝向所述間隔壁的上部部分逐漸減小的寬度。
  4. 如申請專利範圍第1項所述的記憶體元件，更包括： 第一絕緣層，在所述第一方向上延伸且安置於所述多個第一電極線之間；以及 第二絕緣層，安置於多個所述第一記憶體胞元之間， 其中所述第一電極線具有在多個所述第一記憶體胞元之間的上部部分中形成且沿著所述第一方向安置的第一凹槽，且 其中所述第一絕緣層具有在多個所述第一記憶體胞元之間的上部部分中形成且沿著所述第二方向安置的第二凹槽。
  5. 如申請專利範圍第1項所述的記憶體元件，更包括： 第一絕緣層，安置於所述多個第一電極線之間以及多個所述第一記憶體胞元之間， 其中所述第一絕緣層的安置於所述第一電極線之間的一部分在所述第一方向上延伸。
  6. 如申請專利範圍第1項所述的記憶體元件，其中所述中間電極包括與所述可變電阻層的底表面接觸的加熱電極，且其中所述加熱電極包含導電材料。
  7. 如申請專利範圍第6項所述的記憶體元件，其中所述中間電極包括安置於所述加熱電極之下且用以抑制熱傳遞的至少一個熱障壁層，且其中所述中間電極具有交替堆疊有所述至少一個熱障壁層及導電材料層的堆疊結構。
  8. 如申請專利範圍第1項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括上部電極層，所述上部電極層接觸所述多個第二電極線且形成於所述可變電阻層上。
  9. 如申請專利範圍第8項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括圍繞所述可變電阻層的側表面及所述頂部電極層的側表面的間隔壁，或圍繞所述頂部電極層的側表面的間隔壁。
  10. 如申請專利範圍第8項所述的記憶體元件，其中所述頂部電極層在所述第二方向上延伸，且接觸所述多個第二電極線的底表面或圍繞所述多個第二電極線的所述底表面及所述側表面。
  11. 如申請專利範圍第1項所述的記憶體元件，其中所述可變電阻層的底表面的水平橫截面積小於所述中間電極層的頂表面的水平橫截面積，且其中所述中間電極層的與所述可變電阻層接觸的頂部部分凹陷。
  12. 如申請專利範圍第1項所述的記憶體元件，其中所述可變電阻層包含GeSbTe、InSbTe及BiSbTe中的至少一者，或具有藉由交替地及重複地堆疊GeTe層及SbTe層而形成的超晶格結構。
  13. 如申請專利範圍第1項所述的記憶體元件，其中所述選擇元件形成於雙向定限開關（OTS）元件、二極體及電晶體中的至少一者中。
  14. 如申請專利範圍第1項所述的記憶體元件，其中所述選擇元件形成於雙向定限開關（OTS）元件中，且所述雙向定限開關（OTS）元件以砷（As）為基礎包含矽（Si）、鍺（Ge）、銻（Sb）、碲（Te）、硒（Se）、銦（In）及錫（Sn）中的至少兩者，或以硒（Se）為基礎包含矽（Si）、鍺（Ge）、銻（Sb）、碲（Te）、砷（As）、銦（In）及錫（Sn）中的至少兩者。
  15. 如申請專利範圍第1項所述的記憶體元件，更包括： 積體電路層，安置於所述第一電極線層之下且形成於所述基板上。
  16. 一種記憶體元件，包括： 基板； 第一電極線層，包括在第一方向上在所述基板上延伸且彼此間隔開的第一電極線； 第二電極線層，包括在第二方向上在所述第一電極線層上延伸、且彼此間隔開的第二電極線，所述第二方向不同於所述第一方向； 積體電路層，形成於所述基板上且安置於所述第一電極線層之下；以及 記憶體胞元層，包括位於所述第一電極線與所述第二電極線的相交處的多個第一記憶體胞元， 其中多個所述第一記憶體胞元中的每一者包括依序堆疊於彼此上的選擇元件、中間電極及可變電阻層， 其中所述可變電阻層的側表面垂直於所述基板的頂表面或傾斜成使得所述可變電阻層朝向所述可變電阻層的上部部分逐漸變寬，且 其中多個所述第一記憶體胞元中的每一者具有側表面，所述側表面具有側表面坡度及朝向所述第一記憶體胞元的上部部分逐漸減小的寬度。
  17. 如申請專利範圍第16項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括圍繞所述可變電阻層的側表面的間隔壁，且其中所述間隔壁的外側表面構成所述第一記憶體胞元的所述側表面的一部分。
  18. 如申請專利範圍第16項所述的記憶體元件，更包括： 第一絕緣層，在所述第一方向上延伸且安置於所述第一電極線之間；以及 第二絕緣層，安置於多個所述第一記憶體胞元之間， 其中所述第一電極線具有沿所述第一方向安置且與多個所述第一記憶體胞元之間的上部部分對應的第一凹槽，且 其中所述第一絕緣層具有沿所述第二方向安置且與多個所述第一記憶體胞元之間的所述上部部分對應的第二凹槽。
  19. 如申請專利範圍第16項所述的記憶體元件，更包括： 第一絕緣層，安置於所述第一電極線之間以及多個所述第一記憶體胞元之間， 其中所述第一絕緣層的安置於所述第一電極線之間的一部分在所述第一方向上延伸。
  20. 如申請專利範圍第16項所述的記憶體元件，其中所述中間電極包括與所述可變電阻層的底表面接觸的加熱電極。
  21. 如申請專利範圍第20項所述的記憶體元件，其中所述中間電極包括安置於所述加熱電極之下且用以抑制熱傳遞的至少一個熱障壁層。
  22. 如申請專利範圍第16項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括與所述第二電極線接觸且形成於所述可變電阻層上的上部電極層。
  23. 如申請專利範圍第22項所述的記憶體元件，其中多個所述第一記憶體胞元中的每一者包括圍繞所述可變電阻層的側表面及所述頂部電極層的側表面的間隔壁，或圍繞所述頂部電極層的側表面的間隔壁。
  24. 如申請專利範圍第22項所述的記憶體元件，其中所述頂部電極層在所述第二方向上延伸，且接觸所述第二電極線的底表面或圍繞所述第二電極線的所述底表面及側表面。
  25. 一種記憶體元件，包括： 基板； 第一電極線層，包括在第一方向上在所述基板上延伸的第一電極線； 第二電極線層，包括在第二方向上在所述第一電極層上延伸的第二電極線，所述第二方向不同於所述第一方向； 積體電路層，形成於所述基板上且安置於所述第一電極線層之下； 記憶體胞元層，包括位於所述第一電極線與所述第二電極線的相交處的多個第一記憶體胞元；以及 第一絕緣層，在所述第一方向上延伸且安置於所述第一電極線之間， 其中多個所述第一記憶體胞元中的每一者包括依序堆疊於彼此上的選擇元件、中間電極及可變電阻層， 其中所述可變電阻層的側表面垂直於所述基板的頂表面，或傾斜成使得所述可變電阻層朝向所述可變電阻層的上部部分逐漸變寬，且 其中多個所述第一記憶體胞元中的每一者具有側表面，所述側表面具有朝向所述第一記憶體胞元的上部部分逐漸減小的寬度。
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