KR101872949B1 - 상변화 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
상부 전극 없이 상변화 물질 패턴과 비트 라인 사이를 접촉시킬 수 있는 상변화 메모리 장치 및 이의 제조 방법에 있어서, 상변화 메모리 장치는 기판, 기판 상에 형성된 수직 셀 다이오드, 수직 셀 다이오드 상에 형성된 가열 전극, 가열 전극 상에 형성된 상변화 물질 패턴, 상변화 물질 패턴 상에 형성된 전도성 패턴 및 전도성 패턴 양측에 형성된 저지막 패턴을 포함하는 상변화 메모리 셀 및 전도성 패턴 상에 형성된 비트 라인을 포함한다. 전도성 패턴에 의해 상부 전극 없이 비트 라인과 상변화 물질 패턴을 접촉되어 상부 전극과 상변화 물질 패턴 사이의 미스얼라인 문제가 해소될 수 있으며, 저지막 패턴에 의해 미스얼라인의 발생 여부와 상관없이 상변화 물질 패턴의 노출이 방지되어 휘발 문제가 억제될 수 있다.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 고집적화되면서도 상변화 물질층과 상부 구조물 간의 미스얼라인에 따른 불량 발생을 줄일 수 있는 상변화 메모리 장치 및 이의 제조 방법에 관한 것이다.
상변화 메모리(PRAM) 장치의 디자인 룰이 감소하면서 상변화 물질층과 상부 전극 또는 상부 전극과 비트 라인 사이에 미스얼라인(misalign)이 발생되고 있으며, 이에 따라 상변화 물질층이 노출되어 상변화 물질이 휘발되고 있다. 특히, 상변화 물질층과 비트 라인 사이에 상부 전극이 형성되는 기존의 구조에서는, 상변화 메모리 장치가 고집적화 될수록 상부 전극과 상변화 물질층 간의 미스얼라인 발생이 빈번하다. 따라서, 셀 사이즈가 축소되면서 상부 전극이 없는 상변화 메모리 장치를 제조하는 기술 개발이 요구되고 있다. 그러나, 비트라인 형성을 위한 식각 공정시 휘발이 잘되는 상변화 물질층 상에 상부 전극 없이 식각 저지막을 형성하는 경우에는 사용된 식각 저지막을 완전히 제거하기가 실질적으로 어렵다. 따라서, 상기 상부 전극과 상변화 물질층 간의 미스얼라인 문제를 개선하고, 상기 미스얼라인으로 인한 상변화 물질의 노출에 따른 불량을 줄일 수 있는 상변화 메모리 장치의 제조 기술의 개발이 요구된다.
이에 따라, 본 발명의 일 목적은 상부 전극과 상변화 물질층 간의 미스얼라인 발생에 따른 불량이 개선된 구조의 상변화 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 상변화 메모리 장치는, 워드 라인이 포함된 기판, 상기 워드 라인 상에 형성된 수직 셀 다이오드, 상기 수직 셀 다이오드 상에 형성된 가열 전극, 상기 가열 전극 상에 형성된 상변화 물질 패턴, 상기 상변화 물질 패턴 상에 형성된 전도성 패턴 및 상기 전도성 패턴의 양측에 형성된 저지막 패턴을 포함하는 상변화 메모리 셀 및 상기 상변화 메모리 셀의 상기 전도성 패턴 상에 형성된 비트 라인을 포함한다.
예시적인 실시예들에 있어서, 상기 저지막 패턴은 금속 산화물을 포함하고, 상기 전도성 패턴은 상기 저지막 패턴에 포함된 금속과 동일한 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전도성 패턴은 금속 질화물 혹은 금속 카바이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인의 하부면은 상기 전도성 패턴 상부면을 완전히 덮는 형상을 갖고, 상기 비트 라인의 하부 폭은 상기 전도성 패턴의 상부 폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 전도성 패턴은 상기 상변화 물질 패턴의 상면 전체를 덮는 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 저지막 패턴은 상기 상변화 물질 패턴 주변의 몰드막 패턴 상에 형성되어 있고, 마그네슘 산화물, 알루미늄 산화물, 티타튬 산화물, 탄탈륨 산화물, 니켈 산화물, 코발트 산화물, 텅스텐 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저지막 패턴은 50 내지 150Å의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가열 전극 및 상기 상변화 물질 패턴은 원형, 타원형 혹인 직사각형 형상의 동일한 단면을 갖고 수직하게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 수직 셀 다이오드와 상기 가열 전극 사이에 오믹 콘택막 및 상기 오믹 콘택막 상에 형성된 콘택 플러그가 더 구비될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 상변화 메모리 장치의 제조 방법은, 워드 라인을 포함하는 기판 상에 상기 워드 라인을 노출시키는 제1 개구를 포함하는 제1 몰드막 패턴을 형성한다. 상기 제1 개구 내에 수직 셀 다이오드, 오믹 콘택막 및 콘택 플러그를 순차적으로 형성한다. 상기 제1 몰드막 패턴 및 상기 콘택 플러그 상에 상기 콘택 플러그의 일부를 노출시키는 제2 개구를 포함하는 제2 몰드막 패턴을 형성한다. 상기 제2 개구 내에 가열 전극을 형성한다. 상기 제2 몰드막 패턴 및 상기 가열 전극 상에 상기 가열 전극을 노출시키는 제3 개구를 포함하는 제3 몰드막 패턴을 형성한다. 상기 제3 개구 내에 상변화 물질 패턴을 형성한다. 상기 상변화 물질 패턴 및 상기 제3 몰드막 패턴 상에 식각 저지막을 형성한다. 상기 식각 저지막의 일부 영역을 도전성 처리하여 전도성 패턴 및 저지막 패턴을 형성한다. 상기 전도성 패턴 상에 비트 라인을 형성한다.
예시적인 실시예들에 있어서, 상기 전도성 패턴 및 상기 저지막 패턴은, 상기 식각 저지막 상에 상기 상변화 물질 패턴과 접하는 일부를 노출시키는 제4 개구를 포함하는 제4 몰드막 패턴을 형성한다. 애싱 및 세정한 후, 상기 제4 개구에 의해 노출된 식각 저지막 부위를 플라즈마 처리하여 상기 전도성 패턴 및 상기 전도성 패턴 양측에 상기 저지막 패턴을 형성시킬 수 있다.
예시적인 실시예들에 있어서, 상기 전도성 패턴 및 전도성 패턴 양측에 저지막 패턴은, 상기 제4 몰드막 패턴이 형성된 결과물을 플라즈마 수소화 처리하여 상기 식각 저지막의 일부를 금속으로 환원시킨 후, 상기 금속으로 환원된 식각 저지막의 일부를 플라즈마 질화처리하여 전도성이 향상된 금속 질화막으로 변경하여 형성할 수 있다.
이때, 상기 플라즈마 질화처리는 질소(N2) 가스, 암모니아(NH3) 가스, 하이드라진(N2H4) 가스 등을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 전도성 패턴 및 전도성 패턴 양측에 저지막 패턴은, 상기 제4 몰드막 패턴이 형성된 결과물을 플라즈마 수소화 처리하여 상기 식각 저지막의 일부를 금속으로 환원시킨 후, 상기 금속으로 환원된 식각 저지막의 일부를 탄화처리하여 전도성이 향상된 금속 카바이드막으로 변경하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 마그네슘 산화물, 알루미늄 산화물, 티타튬 산화물, 탄탈륨 산화물, 니켈 산화물, 코발트 산화물, 텅스텐 산화물, 하프늄 산화물 등의 금속 산화물을 이용하여 형성될 수 있다.
상변화 메모리 장치는 전이금속 산화물의 환원 및 질화 반응을 이용하여 상부 전극 없이 비트 라인과 상변화 물질 패턴을 접촉시킬 수 있다. 이에 따라, 상기 상부 전극과 상변화 물질 패턴 사이의 미스얼라인 문제가 해소될 수 있다.
또한, 비트 라인 식각시 전이금속 산화물을 식각 저지막으로서 이용할 수 있어 비트 라인과 아래의 상변화 물질 패턴 간에 미스얼라인이 발생할 경우에도 상변화 물질이 노출되지 않아 휘발되지 않을 수 있다.
도 1은 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 사시도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 10은 도 1 및 도 2의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 사시도이다.
도 12는 도 11의 II-II' 라인을 따라 절단한 단면도이다.
도 13 내지 도 16은 도 11 및 도 12에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 제3 실시예에 따른 상변화 메모리 장치의 사시도이다.
도 18은 도 17의 III-III' 라인을 따라 절단한 단면도이다.
도 19 및 도 20은 도 17 및 도 18에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 10은 도 1 및 도 2의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 사시도이다.
도 12는 도 11의 II-II' 라인을 따라 절단한 단면도이다.
도 13 내지 도 16은 도 11 및 도 12에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 제3 실시예에 따른 상변화 메모리 장치의 사시도이다.
도 18은 도 17의 III-III' 라인을 따라 절단한 단면도이다.
도 19 및 도 20은 도 17 및 도 18에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 사시도이고, 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 상기 상변화 메모리 장치는 기판(100), 기판(100) 상에 형성된 상변화 메모리 셀(이하, '단위 셀'이라 한다)(Cp), 단위 셀(Cp) 상에 형성된 비트 라인(230)을 포함한다. 단위 셀(Cp)은 기판(100) 상에 형성된 수직 셀 다이오드(140), 수직 셀 다이오드(140) 상에 형성된 가열 전극(180), 가열 전극(180) 상에 형성된 상변화 물질 패턴(200), 상변화 물질 패턴(200) 상에 형성된 전도성 패턴(215) 및 전도성 패턴(215)의 양측에 형성된 저지막 패턴(210)을 포함한다. 이때, 상기 단위 셀(Cp)은 수직 셀 다이오드(140)와 가열 전극(180) 사이에 접촉 저항을 감소시키기 위해 형성된 오믹 콘택막(150) 및 콘택 플러그(160)를 더 포함할 수 있다.
또한, 상기 상변화 메모리 장치는 기판(100) 상에 수직 셀 다이오드(140), 오믹 콘택막(150) 및 콘택 플러그(160)를 한정하는 제1 개구(125)를 갖는 제1 몰드막 패턴(120)과, 콘택 플러그(160) 및 제1 몰드막 패턴(120) 상에 가열 전극(180)을 한정하는 제2 개구(175)를 갖는 제2 몰드막 패턴(170)과, 가열 전극(180) 및 제2 몰드막 패턴(170) 상에 상변화 물질 패턴(200)을 한정하는 제3 개구(195)를 갖는 제3 몰드막 패턴(190)을 더 포함할 수 있다.
기판(100)은 실리콘 기판, SOI(silicon on insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 사용될 수 있다. 기판(100)은 상부에 복수 개의 워드 라인(110)을 포함하는 액티브 영역(105)과, 워드 라인(110)을 포함하지 않는 필드 영역으로 구분되어 있다. 워드 라인(110)은 기판(100) 내에 필드 영역 사이에 기판(100)과 도전형이 다른 불순물이 이온 주입될 수 있다. 예를 들면, 기판(100)이 P형 실리콘 기판인 경우, 워드 라인(110)에는 N형 불순물 이온을 포함할 수 있다. 이와 달리, 워드 라인(110)은 금속성 박막을 포함할 수 있다. 액티브 영역(105)은 제1 방향으로 연장되어 있으므로, 워드 라인(110)도 제1 방향으로 연장되어 있다.
제1 몰드막 패턴(120)은 워드 라인(110)을 포함하는 기판(100) 상에 형성되어 있다. 제1 몰드막 패턴(120)은 USG(Undoped Silicate Glass), SOG(Spin On Glass), BPSG(BoroPhospho Silicate Glass), TOSZ(Tonen Silazene), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등의 실리콘 산화물을 포함할 수 있다.
제1 몰드막 패턴(120)의 내부에는 워드 라인(110)의 일부를 노출시키는 제1 개구(125)가 형성되어 있다. 제1 개구(125)는 워드 라인(110)의 상부에서 고립된 원형 혹은 타원 형상을 갖고, 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 개구(125)에는 제1 도전막(130), 제2 도전막(135)을 포함하는 수직 셀 다이오드, 오믹 콘택막(150) 및 콘택 플러그(160)가 구비된다.
수직 셀 다이오드(140)는 순차적으로 적층된 제1 도전막(130) 및 제2 도전막(135)을 각각 포함할 수 있다. 제1 및 제2 도전막(130, 135)은 서로 다른 도전형의 불순물들을 갖는 폴리실리콘을 포함할 수 있다. 예를 들면, 제1 도전막(130)이 N형 불순물들을 포함하는 경우, 제2 도전막(135)은 P형 불순물들을 포함할 수 있다. 이와는 달리, 제1 도전막(130)이 P형 불순물들을 포함하고, 제2 도전막(135)이 N형 불순물들을 포함할 수도 있다. 한편, 제1 및 제2 도전막(130, 135)은 에피택시얼층일 수 있다. 이러한 경우, 제1 및 제2 도전막(130, 135)은 워드 라인(110)과 같이 단결정일 수 있다. 수직 셀 다이오드(140)는 제1 개구(125)에 의해 한정되어 원형 혹은 타원형 필러로 형성될 수 있으며, 상기 제1 및 제2 방향을 따라 복수 개로 형성될 수 있다.
오믹 콘택막(150)은 수직 셀 다이오드(140) 상에 형성되어 있다. 오믹 콘택막(150)은 코발트 실리사이드, 텅스텐 실리사이드 등의 금속 실리사이드를 포함할 수 있다.
콘택 플러그(160)는 오믹 콘택막(150) 상에 제1 개구(125)를 완전히 채우도록 형성되어 있다. 콘택 플러그(160)는 텅스텐(W)막일 수 있다. 오믹 콘택막(150)과 콘택 플러그(160)도 수직 셀 다이오드(140)와 같이, 제1 개구(125)에 의해 한정되어 원형 혹은 타원형 필러로 형성될 수 있으며, 상기 제1 및 제2 방향을 따라 복수 개로 형성될 수 있다. 오믹 콘택막(150)과 콘택 플러그(160)는 수직 셀 다이오드(140)와 가열 전극(180) 사이의 접촉 저항을 감소시키는데 사용될 수 있다.
제2 몰드막 패턴(170)은 콘택 플러그(160) 및 제1 몰드막 패턴(120) 상에 형성되어 있다. 제2 몰드막 패턴(170)은 제1 몰드막 패턴(120)과 동일하게 실리콘 산화막일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 실리콘 질화막, 실리콘 산질화막 일 수도 있다.
제2 몰드막 패턴(170)의 내부에는 콘택 플러그(160)의 일부의 상면을 노출시키는 제2 개구(175)가 형성되어 있다. 제2 개구(175)는 콘택 플러그(160)의 상부에서 고립된 형상을 갖고, 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 제2 개구(175)에는 가열 전극(180)이 채워져 있다.
가열 전극(180)은 콘택 플러그(160) 상에 배치된다. 가열 전극(180)은 티타늄 탄화물(TiC), 탄탈륨 탄화물(TaC), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 탄소 질화물(TiCN), 티타늄 실리콘 질화물(TiSiN) 혹은 탄탈륨 실리콘 질화물(TaSiN)과 같은 물질을 포함할 수 있다. 가열 전극(180)은 제2 개구(175)에 의해 한정되어 직사각형 필러로 형성될 수 있으며, 상기 제1 및 제2 방향을 따라 각각 복수 개로 형성될 수 있다.
제3 몰드막 패턴(190)은 가열 전극(180) 및 제2 몰드막 패턴(170) 상에 형성되어 있다. 제3 몰드막 패턴(190)은 제2 몰드막 패턴(170)과 동일하게 실리콘 산화막일 수 있다. 이와 달리, 제3 몰드막 패턴(190)은 실리콘 산질화막 및 실리콘 산화막의 이중막일 수도 있다.
제3 몰드막 패턴(190)의 내부에는 가열 전극(180)의 일부의 상면을 노출시키는 제3 개구(195)가 형성되어 있다. 제3 개구(195)는 가열 전극(180)의 상부에서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 라인 형상의 제3 개구는 제2 방향으로 배치되는 복수의 가열 전극(180)의 상부면을 노출시키도록 형성된다. 또한, 도시하지는 않았지만, 제3 개구(195)는 상기 제1 방향을 따라 나란하게 형성될 수 있다. 제3 개구(195)에는 상변화 물질 패턴(180)이 채워져 있다.
제2 몰드막 패턴(170)과 제3 몰드막 패턴(190)의 사이에는 식각 선택성이 우수한 절연막 패턴(185)이 더 배치될 수 있다. 절연막 패턴(185)은 실리콘 질화물 혹은 실리콘 산질화물을 포함할 수 있다.
상변화 물질 패턴(200)은 가열 전극(180) 및 제2 몰드막 패턴(170) 상에 배치된다. 상변화 물질 패턴(200)은 칼코게나이드 화합물을 포함하는 상변화 물질, 예를 들어 GeTe, SbTe, GeSbTe, GeTeAs, SnTeSn, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, InSbTe 등을 포함할 수 있다. 상변화 물질 패턴(200)은 제3 개구(195)에 의해 한정되어 라인형상을 가지며, 상기 제1 방향을 따라 나란하게 배치될 수 있다.
저지막 패턴(210)은 제3 몰드막 패턴(190) 상에 형성되어 있다. 예시적인 실시예들에 따르면, 저지막 패턴(210)은 50 내지 150Å의 두께로 형성될 수 있다. 저지막 패턴(210)은 마그네슘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 니켈 산화물, 코발트 산화물, 텅스텐 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 제3 몰드막 패턴(190)을 이루는 실리콘 산화물과 우수한 식각 선택비를 갖는 물질로 이루어진다.
저지막 패턴(210)들 사이에 상변화 물질 패턴(200)과 접하는 부위는 전도성 패턴(215)으로 형성되어 있다. 전도성 패턴(215)은 식각 저지막(210)을 환원 및 질화 처리하여 형성된 금속 질화물 혹은 금속 카바이드로 이루어진다. 즉, 저지막 패턴(210)은 금속 산화물을 포함하고 있고, 전도성 패턴(215)은 저지막 패턴(210)에 포함된 금속과 동일한 금속을 포함하므로, 저지막 패턴(210)을 이루는 금속 물질에 따라 전도성 패턴(215)에 포함되는 금속 물질이 결정된다.
예시적인 실시예들에 따르면, 전도성 패턴(215)은 저지막 패턴(210)을 환원 및 질화 처리하여 형성된 금속 질화물, 예를 들어 마그네슘 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 니켈 질화물, 코발트 질화물, 텅스텐 질화물, 하프늄 질화물 등을 포함할 수 있다. 이와 달리, 전도성 패턴(215)은 저지막 패턴(210)을 환원 및 탄화 처리하여 형성된 금속 카바이드, 예를 들어 마그네슘 카바이드, 알루미늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 니켈 카바이드, 코발트 카바이드, 텅스텐 카바이드, 하프늄 카바이드 등을 포함할 수 있다.
전도성 패턴(215)은 상변화 물질 패턴(200) 상부에 배치된다. 따라서, 전도성 패턴(215) 역시 상기 제2 방향으로 연장되는 라인 형상을 가지며, 상기 제1 방향을 따라 나란하게 형성될 수 있다. 또한, 전도성 패턴(215)은 상변화 물질 패턴(200)의 상부면 전체를 덮는 형상을 가질 수 있다. 이에 의해, 전도성 패턴(215)은 상변화 물질 패턴(200)과 비트 라인(230) 사이의 전류 이동 통로로 사용될 수 있다.
전도성 패턴(215)은 저지막 패턴(210)을 처리하여 도전성을 갖도록 형성된 것이므로, 저지막 패턴(210)과 동일하거나 저지막 패턴(210) 두께의 140％ 이내의 두께를 갖는다. 일 예로, 전도성 패턴(215)은 약 50 내지 약 200Å의 두게를 가질 수 있다.
비트 라인(230)은 전도성 패턴(215) 상에 형성되어 있다. 이때, 비트 라인(230)은 상기 제2 방향을 따라 연장되도록 배치될 수 있다. 비트 라인(230)은 구리(Cu) 혹은 텅스텐(W)을 포함할 수 있다. 한편, 비트 라인(230)으로 구리(Cu)를 사용할 경우, 내부에 베리어막을 더 형성할 수 있다. 상기 베리어막은 티타늄, 티타늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 등을 포함할 수 있다.
비트 라인(230)의 하부면은 전도성 패턴(215)의 상부면을 완전히 덮는 형상을 가질 수 있다. 비트 라인(230)의 하부 폭은 전도성 패턴(215)의 상부 폭과 실질적으로 동일할 수 있다. 따라서, 전도성 패턴(215)과 비트 라인(230) 사이의 전기적인 콘택이 최대가 될 수 있다.
전술한 바와 같이 상변화 메모리 장치는, 상기 제3 몰드막 패턴 상에 형성된 저지막 패턴(210) 및 상기 상변화 물질 패턴 상에 형성된 전도성 패턴(215)에 의해 각각 상기 상변화 물질 패턴의 상부 노출이 차단되고, 상기 비트 라인과 상기 상변화 물질 패턴 사이의 전기적인 콘택 성능이 증가될 수 있다.
도 3 내지 도 10은 도 1 및 도 2에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 복수 개의 워드 라인(110)을 갖는 기판(100) 상에 워드 라인(110)을 노출시키는 제1 개구(125)를 갖는 제1 몰드막 패턴(120)을 형성한다.
기판(100)은 내부에 액티브 영역(105)을 정의하는 필드 영역을 형성할 수 있다. 기판(100)은 실리콘 기판, SOI 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 포함될 수 있다.
기판(100)에 복수개의 워드 라인(110)을 형성할 수 있다. 워드 라인(110)은 기판(100)의 액티브 영역(105)에 불순물을 주입하는 것에 의해 형성될 수 있다. 일 실시예에 있어서, 워드 라인(110)은 기판(100)이 P형 실리콘 기판인 경우 N형 불순물 이온을 주입하여 형성할 수 있다. 이와 달리, 워드 라인(110)은 기판(100) 상에 복수개의 평행한 에피택셜 반도체층을 형성한 후 불순물 이온을 주입하여 형성하거나, 에피택셜 반도체층과 함께 불순물을 도핑하여 형성할 수 있다. 또 다른 예로서, 워드 라인(110)은 금속성 박막으로 형성될 수 있다. 이에 따라, 워드 라인(110)은 액티브 영역(105)의 연장 방향인 제1 방향으로 연장된다.
제1 몰드막 패턴(120)은 USG, SOG, BPSG, TOSZ, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등의 실리콘 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 몰드막 패턴(120)은 상기 실리콘 산화물을 이용하여 화학 기상 증착 공정을 통해 기판(100) 상에 제1 몰드막을 형성한 후, 상기 제1 몰드막을 부분적으로 식각하여 내부에 복수개의 워드 라인(110)을 노출시키는 제1 개구(125)를 갖도록 형성할 수 있다. 제1 개구(125)는 사진 식각 공정을 통하여 형성될 수 있다.
이어서, 제1 개구(125)의 내부에 제1 도전막(130) 및 제2 도전막(135)을 순차적으로 형성하여 제1 개구(125)를 부분적으로 채우는 수직 셀 다이오드(140)를 형성한다. 제1 및 제2 도전막(130, 135)은 서로 상이한 불순물들을 포함하는 폴리실리콘을 사용하여 형성될 수 있다. 이때, 제1 및 제2 도전막(130, 135)에 포함되는 불순물들은 워드 라인(110)의 도전형에 따라 변화될 수 있다.
수직 셀 다이오드(140)는 제1 개구(125)를 통해 노출되는 워드 라인(110)을 시드층으로 이용하여 제1 개구(125)를 부분적으로 매립시키는 도전막(도시되지 않음)을 성장시킨 후, 상기 도전막의 하부 및 상부에 각기 서로 상이한 도전형의 불순물들을 도핑시켜 형성할 수 있다. 즉, 상기 도전막은 선택적 에피택시얼 성장(SEG)법에 의해 형성될 수 있다. 이와 달리, 상기 도전막은 고상 에피택셜 성장법에 의해 형성될 수 있다.
이어서, 수직 셀 다이오드(140) 상에 오믹 콘택막(150)을 형성하고, 오믹 콘택막(150) 상에 제1 개구(125)를 완전히 채우는 콘택 플러그(160)를 형성한다. 오믹 콘택막(150)은 코발트 실리사이드, 텅스텐 실리사이드 등의 금속 실리사이드를 포함하여 형성될 수 있다. 예시적인 실시예들에 따르면, 오믹 콘택막(150)은 수직 셀 다이오드(140) 상부에 코발트 이온 혹은 텅스텐 이온 등의 금속 이온을 주입하고 800 내지 900℃의 온도 조건하에서 열처리하여 형성할 수 있다. 콘택 플러그(160)는 오믹 콘택막(150) 상부의 제1 개구(125) 내부에 텅스텐(W) 박막을 채우고 화학 기계적 연마(CMP) 혹은 에치백(etch back)과 같은 평탄화 공정을 수행하여 형성될 수 있다. 오믹 콘택막(150)과 콘택 플러그(160)는 수직 셀 다이오드(140)와 가열 전극(180) 사이의 접촉 저항을 감소시키는데 사용될 수 있다.
도 4를 참조하면, 콘택 플러그(160) 및 제1 몰드막 패턴(120) 상에 제2 몰드막을 형성한 후, 상기 제2 몰드막을 부분적으로 제거하여 콘택 플러그(160)의 일부를 노출시키는 제2 개구(175)를 갖는 제2 몰드막 패턴(170)을 형성한다. 이어, 제2 개구(175)를 채우는 가열 전극(180)을 형성한다. 가열 전극(180)은 후속하여 형성되는 상변화 물질 패턴을 가열하는 히터로 사용될 수 있다.
제2 몰드막 패턴(170)은 USG, SOG, BPSG, TOSZ, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등의 실리콘 산화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 제2 몰드막 패턴(170)은 제1 몰드막 패턴(120)과 동일한 물질을 사용하여 형성될 수 있다. 또는, 제2 몰드막 패턴(170)은 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수도 있다. 예시적인 실시예들에 따르면, 제2 몰드막 패턴(170)은 상기 실리콘 산화물을 이용하여 화학 기상 증착 공정을 통해 콘택 플러그(160) 및 제1 몰드막 패턴(120) 상에 제2 몰드막을 형성한 후, 사진 식각 공정을 이용하여 콘택 플러그(160)의 일부를 노출시키는 제2 개구(175)를 갖도록 형성할 수 있다. 제2 개구(175)는 콘택 플러그(160)의 상부에서 고립된 형상을 갖고, 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 각각 복수 개로 형성될 수 있다.
가열 전극(180)은 후속하여 형성되는 상변화 물질 패턴(200, 도 6 참조)과 반응하지 않는 금속, 예를 들어 티타늄 탄화물(TiC), 탄탈륨 탄화물(TaC), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 탄소 질화물(TiCN), 티타늄 실리콘 질화물(TiSiN) 혹은 탄탈륨 실리콘 질화물(TaSiN)과 같은 물질을 포함할 수 있다. 가열 전극(180)은 콘택 플러그(160) 상부의 제2 개구(175) 내부에 가열 전극막을 채우고, 화학 기계적 연마(CMP) 혹은 에치백(etch back)과 같은 평탄화 공정을 수행하여 형성될 수 있다. 이때, 상기 가열 전극막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정, 스퍼터링 공정 등을 이용하여 형성할 수 있다.
도 5를 참조하면, 제2 몰드막 패턴(170) 및 가열 전극(180) 상에 제3 몰드막을 형성한 후, 상기 제3 몰드막을 부분적으로 식각하여 가열 전극(180)의 일부를 노출시키는 제3 개구(195)를 갖는 제3 몰드막 패턴(190)을 형성한다. 여기서, 제3 개구(195)는 내부에 상변화 물질을 채울 수 있어, 후속하여 형성되는 상변화 물질 패턴(200)과 가열 전극(180) 사이에 접촉 영역을 정의할 수 있다.
제3 몰드막 패턴(190)은 USG, SOG, BPSG, TOSZ, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등의 실리콘 산화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 제3 몰드막 패턴(190)은 제2 몰드막 패턴(170)과 동일한 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 몰드막 패턴(190)은 실리콘 산화물을 이용하여 화학 기상 증착 공정을 통해 제2 몰드막 패턴(170) 및 가열 전극(180) 상에 제3 몰드막을 형성한 후, 사진 식각 공정을 이용하여 가열 전극(180) 및 가열 전극(180) 주변의 제2 몰드막 패턴(170)의 표면을 노출시키는 제3 개구(195)를 갖도록 형성할 수 있다.
제3 개구(195)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있으며, 상기 제1 방향으로 일정 간격으로 이격되면서 복수 개로 형성될 수 있다. 이에 따라, 제3 개구(195)의 저면에는 상기 제2 방향으로 배열되어 있는 복수의 가열 전극(180)의 상부면이 노출된다. 예시적인 실시예들에 따르면, 제3 개구(195)는 제2 몰드막 패턴(150)에 대해 실질적으로 수직한 측벽 또는 소정의 각도로 경사진 측벽을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 몰드막 패턴(190)과 상기 제2 몰드막 패턴(170) 사이에 식각 선택성이 없으므로, 제3 몰드막 패턴(190) 및 제2 몰드막 패턴(170) 사이에 제3 몰드막 패턴(190)과의 식각 선택성이 우수한 절연막 패턴(185)을 더 형성할 수 있다. 즉, 제2 몰드막 패턴(170) 및 가열 전극(180) 상에 실리콘 질화물 또는 실리콘 산질화물을 사용하여 절연막을 형성한 후, 상기 제3 몰드막의 식각 공정 시 상기 절연막도 함께 식각함으로써 절연막 패턴(185)을 형성할 수 있다.
도 6을 참조하면, 제3 개구(195)를 채우면서 제3 몰드막 패턴(190) 상에 상변화 물질층을 형성한 후, 상기 상변화 물질층을 제3 몰드막 패턴(190)이 노출될 때까지 제거한다. 이에 따라, 제3 개구(195) 내부를 충분히 채우는 상변화 물질 패턴(200)이 형성된다.
상변화 물질 패턴(200)은 가열 전극(180) 및 제3 몰드막 패턴(190) 상에 배치되며, 상기 제1 방향으로 배열된 가열 전극(180)과 수직한 상기 제2 방향으로 연장되도록 형성된다. 상변화 물질 패턴(200)은 제3 개구(195)에 의해 한정되어 라인형 필러로 형성될 수 있으며, 상기 제1 방향을 따라 나란하게 형성될 수 있다. 상변화 물질 패턴(200)은 칼코게나이드 화합물을 포함하는 상변화 물질, 예를 들어 GeTe, SbTe, GeSbTe, GeTeAs, SnTeSn, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, InSbTe 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 상변화 물질 패턴(200)은 게르마늄-안티몬-텔루륨(GeSbTe)을 포함하는 칼코게나이드 화합물을 사용하여 스퍼터링 공정에 의해 상기 상변화 물질층을 형성한 후, 상기 상변화 물질층의 상부에 화학 기계적 연마(CMP) 혹은 에치백(etch back)과 같은 평탄화 공정을 수행하여 형성될 수 있다.
도 7을 참조하면, 상변화 물질 패턴(200) 및 제3 몰드막 패턴(190) 상에 식각 방지 및 전류 흐름을 차단하기 위한 식각 저지막(205)을 형성한다.
식각 저지막(205)은 제3 몰드막 패턴(190)과 식각 선택비를 갖는 금속 산화물, 예를 들어 마그네슘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 니켈 산화물, 코발트 산화물, 텅스텐 산화물, 하프늄 산화물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 식각 저지막(205)은 티타늄 산화물을 사용하여 형성될 수 있다.
식각 저지막(205)은 전이금속 산화물의 두께와 산화 정도를 조절함으로써, 전이금속 산화물로 전류가 흐르지 않도록 제어할 수 있다. 예를 들면, 식각 저지막(205)은 약 50 내지 약 150Å 정도의 두께로 형성될 수 있다.
식각 저지막(205)을 이루는 상기 금속 산화물은 제3 몰드막 패턴(190)을 이루는 실리콘 산화물과 우수한 식각 선택비를 가질 수 있어, 이후에 비트 라인(230, 도 10 참조)을 형성하기 위한 식각 공정 시 상변화 물질 패턴(200)의 표면이 노출되는 것을 방지할 수 있다. 또한, 식각 저지막(205)은 이후에 제4 몰드막 패턴(220, 도 8 참조) 형성에 의해 부분적으로 노출되고 노출된 부위가 전도성 패턴(215, 도 9 참조)으로 변경됨으로써, 상변화 물질층 패턴(200)과 비트 라인(230) 사이를 전기적으로 접촉시키는 역할을 수행할 수 있다.
도 8을 참조하면, 식각 저지막(205) 상에 제4 몰드막을 형성한 후, 상기 제4 몰드막을 부분적으로 식각하여 식각 저지막(205)의 일부를 노출시키는 제4 개구(225)를 갖는 제4 몰드막 패턴(220)을 형성한다. 여기서, 제4 개구(225)는 내부에 비트 라인용 도전물을 채울 수 있어, 후속하여 형성되는 비트 라인(230)과 전도성 패턴(215) 사이에 접촉 영역을 정의할 수 있다.
제4 몰드막 패턴(220)은 제3 몰드막 패턴(190)과 동일한 실리콘 산화물을 포함하여 형성할 수 있다. 또는, 제4 몰드막 패턴(220)은 실리콘 질화물, 실리콘 산질화물 등을 포함하여 형성할 수도 있다. 예시적인 실시예들에 따르면, 제4 몰드막 패턴(220)은 실리콘 산화물을 이용하여 화학 기상 증착 공정을 통해 식각 저지막(205) 상에 제4 몰드막을 형성한 후, 사진 식각 공정을 이용하여 상변화 물질 패턴(200)의 상부에 해당하는 식각 저지막(205)의 표면을 노출시키는 제4 개구(225)를 갖도록 형성할 수 있다. 이때, 제4 개구(225)는 상변화 물질 패턴(200) 상에 위치하는 식각 저지막(205) 표면이 노출되도록 형성한다. 제4 개구(225)에 의해 상기 식각 저지막(205) 부위의 표면은 상기 제2 방향으로 연장되는 라인 형태로 노출될 수 있으며, 상기 제1 방향을 따라 나란하게 노출될 수 있다.
제4 개구(225)를 형성하는 식각 공정을 수행할 때 식각 저지막(205) 상에서 식각 공정이 종료되기 때문에 하부의 상변화 물질 패턴(200)은 노출되지 않는다. 따라서, 상기 식각 저지막(205) 부위의 저면과 상변화 물질 패턴(200)의 상부면 사이에 미스얼라인의 발생 여부와 상관없이 상변화 물질 패턴(200)의 표면은 노출되지 않아 상변화 물질이 휘발되는 문제가 억제될 수 있다.
도 9를 참조하면, 제4 몰드막 패턴(220)이 형성된 결과물을 애싱(ashing) 및 세정(cleaning)한 후, 플라즈마 처리 공정을 통해 제4 개구(225)에 의해 노출된 식각 저지막(205) 부위를 환원 및 질화 혹은 탄화 처리시켜 전도성 패턴(215)으로 변경시킨다. 이때, 전도성 패턴(215)이 형성되지 않은 식각 저지막(205) 부위는 절연성을 유지하며 저지막 패턴(210)으로 구분된다.
전도성 패턴(215)의 저면은 상변화 물질 패턴(200)의 상부면 전체와 접촉되도록 형성될 수 있다. 또한, 전도성 패턴(215)은 상기 제2 방향으로 연장될 수 있고, 상기 제1 방향을 따라 나란하게 형성될 수 있다. 이에 의해, 전도성 패턴(215)은 상변화 물질층 패턴(200)과 비트 라인(200) 사이에서 전류 이동 통로로서 사용될 수 있다. 전도성 패턴(215)은 금속 질화물 혹은 금속 카바이드를 포함할 수 있다. 일 실시예에 있어서, 전도성 패턴(215)은 식각 저지막(205)을 환원 및 질화 처리하여 형성된 금속 질화물, 예를 들어 마그네슘 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 니켈 질화물, 코발트 질화물, 텅스텐 질화물, 하프늄 질화물 등을 포함할 수 있다. 이와 달리, 전도성 패턴(215)은 식각 저지막(205)을 환원 및 탄화 처리하여 형성된 금속 카바이드, 예를 들어 마그네슘 카바이드, 알루미늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 니켈 카바이드, 코발트 카바이드, 텅스텐 카바이드, 하프늄 카바이드 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 식각 저지막(205)으로 티타늄 산화물이 사용된 경우에, 저지막 패턴(210)은 티타늄 산화물로 이루어지고, 전도성 패턴(215)은 티타늄 질화물로 이루어질 수 있다.
이와 같이, 전도성 패턴(215)은 식각 저지막(205)의 일부 영역을 도전성을 갖도록 처리함으로써 형성된 것이다. 그러므로, 전도성 패턴(215)은 식각 저지막(205) 내에 포함되어 있는 금속 물질을 포함하게 된다.
상기 세정은 상기 애싱 공정 후 발생된 잔류물을 제거하기 위하여 습식 세정 공정 혹은 건식 세정 공정으로 수행될 수 있다.
일 실시예에 있어서, 상기 플라즈마 처리 공정은 플라즈마 수소화 처리 공정 및 플라즈마 질화 처리 공정을 포함할 수 있다. 이때, 상기 플라즈마 처리 공정은 400℃ 미만의 온도 조건에서 수행할 수 있다.
상기 플라즈마 수소화 처리 공정에 의해 제4 개구(225)에 의해 노출된 식각 저지막(205) 부위를 이루는 금속 산화물은 금속으로 환원되며, 상기 환원된 금속은 상기 플라즈마 질화처리 공정에 의해 전도성을 갖는 금속 질화물을 포함하는 전도성 패턴(215)으로 형성될 수 있다. 이때, 상기 플라즈마 질화처리 공정에서의 질화처리 정도에 따라 전도성 패턴(215)을 이루는 전이 금속과 질소 농도를 제어할 수 있어, 상변화 물질 패턴(200)과 후속하여 형성되는 비트 라인(230) 사이의 전기 전도성을 조절할 수 있다. 따라서, 상변화 물질 패턴(200)과 비트 라인(230) 사이의 전기적인 콘택을 충분히 형성할 수 있도록, 저지막 패턴(210)의 두께에 대한 전도성 패턴(215)의 두께는 실질적으로 동일하거나 더 두껍게 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 수소화 처리 공정은 수소(H2) 가스를 공정 가스로 이용하고, 상기 플라즈마 질화처리 공정은 질소(N2) 가스, 암모니아(NH3) 가스 또는 하이드라진(N2H4) 가스를 이용하여 수행할 수 있다.
이와 달리, 상기 플라즈마 처리 공정은 상기 플라즈마 질화처리 공정을 수행하지 않는 대신에 카바이드화 공정을 포함할 수도 있다. 상기 카바이드화 공정에 의해, 상기 금속으로 환원된 상기 노출된 식각 저지막(205) 부위는 전도성을 갖는 금속 카바이드를 포함하는 전도성 패턴(215)으로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 카바이드화 공정은 카본 전구체를 제공한 후, 고온 열처리하여 수행될 수 있다. 상기 카본 전구체로는 석탄, 흑연, 카본 섬유, 카본 나노튜브 또는 카본 블랙이 사용될 수 있다. 상기 고온 열처리는 불활성 분위기에서 수행될 수 있으며, 약 900 내지 약 1500℃ 정도의 온도 분위기에서 수행될 수 있다.
도 10을 참조하면, 전도성 패턴(215) 상에 제4 개구(225)의 내부를 채우는 비트 라인(230)을 형성한다.
예시적인 실시예들에 따르면, 비트 라인(230)은 제4 개구(225)의 내벽 및 제4 몰드막 패턴(220) 상에 베리어막을 형성하고, 상기 베리어막 상에 도전막을 형성한 후, 상기 도전막 및 상기 베리어막을 제4 몰드막 패턴(220)의 상면이 노출될 때까지 에치백 혹은 화학 기계적 연마 공정을 통해 부분적으로 제거함으로써 형성할 수 있다.
상기 베리어막으로는 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 등을 사용하여 형성할 수 있고, 상기 도전막으로는 구리(Cu), 텅스텐(W) 등을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 도전막으로 구리(Cu)를 사용하여 형성하는 경우, 상기 베리어막 상에 구리를 사용하는 시드막(도시되지 않음)을 형성한 후, 상기 시드막으로부터 제4 개구(225)를 채우도록 선택적 에피택셜 성장(SEG) 공정을 통해 구리를 성장시켜 형성할 수 있다. 이와 달리, 상기 도전막으로 텅스텐(W)을 사용하여 형성될 경우, 상기 베리어막 상에 제2 개구(225)를 채우도록 텅스텐을 증착한 후 상면을 평탄화하여 형성할 수 있다.
상기에서 설명한 바와 같이, 상기 상변화 메모리 장치에서는 상변화 물질 패턴(200)과 비트 라인(230) 사이에 식각 저지막(205)을 형성하고, 상변화 물질 패턴(200)과 비트 라인(230)이 접촉하는 부위만을 플라즈마 처리하여 전도성 패턴(215)으로 형성할 수 있다. 따라서, 종래의 상부 전극 형성시 상부 전극과 상변화 물질 패턴 간에 발생되었던 미스얼라인 문제가 감소될 수 있다. 또한, 비트 라인(230) 형성을 위한 제4 개구를 형성할 때, 전이금속 산화물로 이루어진 저지막 패턴(210)이 형성되어 있어 상변화 물질 패턴(200)의 상면이 노출되지 않으므로, 미스얼라인이 발생되어도 상변화 물질이 휘발되는 문제가 억제될 수 있다.
실시예 2
도 11은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 사시도이고, 도 12는 도 11의 II-II' 라인을 따라 절단한 단면도이다. 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 제2 실시예에 따른 상변화 메모리 장치(20)는 제1 실시예와 동일한 구성의 기판(100), 제1 몰드막 패턴(120), 기판(100) 상에 형성된 단위 셀(Cp) 중 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160), 가열 전극(180), 저지막 패턴(210) 및 전도성 패턴(215)과, 단위 셀(Cp) 상에 형성된 비트 라인(230)을 포함한다.
한편, 제2 실시예에 따른 상변화 메모리 장치(20)는 제2 몰드막 패턴(270)과, 가열 전극(280) 및 상변화 물질 패턴(300)의 형상이 제1 실시예와 다르다.
제2 실시예에 따른 상변화 메모리 장치(20)는 수직 셀 다이오드(140)의 일부를 노출하는 제2 개구(275)를 포함하는 제2 몰드막 패턴(270)과, 제2 개구(275) 내에 위치하는 가열 전극(280) 및 상변화 물질 패턴(300)을 포함한다. 이때, 제2 개구(275)는 콘택 플러그(160)의 상부에서 좁은 폭을 가지며, 고립된 직사각형 형상으로 형성될 수 있다. 이에 따라, 가열 전극(280) 및 상변화 물질 패턴(300)은 수직 방향으로 적층된 형상을 가지며, 고립된 직사각형 필러 형상을 갖는다.
한편, 제2 실시예에 의한 가열 전극(280) 및 상변화 물질 패턴(300)을 형성하는 물질은 제1 실시예의 가열 전극(180) 및 상변화 물질 패턴(200)을 형성하는 물질과 실질적으로 동일하므로 반복되는 설명은 생략한다.
제2 실시예에 따른 상변화 메모리 장치(20)에서는, 제2 몰드막 패턴(270)의 제2 개구(275)에 의해 가열 전극(280) 및 상변화 물질 패턴(300)이 한정된다. 또한, 상변화 물질 패턴(300)은 가열 전극(280)과 유사한 정도의 좁을 폭을 가지며, 고립된 형상으로 형성된다. 따라서, 전도성 패턴(215)의 저면이 상변화 물질 패턴(300)의 상부면을 완전히 덮으면서 더 넓은 면적을 가지므로, 비트 라인(230)과 상변화 물질 패턴(300) 간의 미스얼라인 문제가 감소될 수 있고, 미스얼라인이 발생할 경우에도 상변화 물질 패턴(300)을 포함하는 단위 셀(Cp)은 안정적으로 보호될 수 있다.
도 13 내지 도 16은 도 11 및 도 12에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 13에서 워드 라인(110)을 갖는 기판(100) 상에 제1 개구(125)를 갖는 제1 몰드막 패턴(120)을 형성하고, 제1 개구(125) 내부에 수직 셀 다이오드(140), 오믹 콘택막(150) 및 콘택 플러그(160)를 형성하는 공정은 도 3에서와 동일한 공정을 수행하여 형성할 수 있다.
도 13을 참조하면, 제1 몰드막 패턴(120) 상에 제2 개구(275)를 포함하는 제2 몰드막 패턴(270)을 형성한다. 제2 몰드막 패턴(270)은 제1 몰드막 패턴과 동일한 실리콘 산화물을 사용하여 형성될 수 있다. 이때, 제2 개구(275)는 단위 셀과 타 단위 셀에 걸쳐 형성될 수 있다. 이어, 제2 개구(275)의 내면 및 제2 몰드막 패턴(270) 상에 가열 전극막(277)을 컨포말(conformal)하게 형성한다.
도 14를 참조하면, 제2 개구(275) 내의 저면 및 제2 몰드막 패턴(270) 상에 형성된 가열 전극막(277)의 일부를 제거하여, 가열 전극막(277)을 제2 개구(275)의 양측벽 상에만 잔류시킨다. 이에 의해, 단위 셀과 타 단위 셀의 예비 가열 전극(279)이 동시에 형성된다. 예비 가열 전극(279)은 좁은 폭을 갖고, 'I'자 형상 혹은 'L'자 형상으로 형성될 수 있다.
도 15를 참조하면, 예비 가열 전극(279)이 형성된 제2 개구(275)에 절연물질(285)을 매립한다. 이때, 절연물질(285)은 제2 몰드막 패턴(270)과 동일한 물질을 사용하여 형성할 수 있다. 이어, 예비 가열 전극(279)이 고립된 형상을 갖도록 패터닝한다. 또한, 상기 패터닝에 의해 생성된 개구부에 상기 절연물질(285)을 매립한다. 이어, 패터닝된 예비 가열 전극(279)의 상부 일부를 제거하여 가열 전극(280)을 형성할 수 있다.
도 16을 참조하면, 제거된 나머지 부분을 채우는 상변화 물질층을 형성한 후, 제2 몰드막 패턴(270)의 상면이 노출될 때까지 상기 상변화 물질층을 제거함으로써, 가열 전극(280) 상에 상변화 물질 패턴(300)을 형성할 수 있다.
이후, 도 8 내지 도 10에서와 동일한 공정을 수행하여, 제2 몰드막 패턴(270) 상에 저지막 패턴(210)과, 상변화 물질 패턴(300) 상에 전도성 패턴(215)을 각각 형성하고, 전도성 패턴(215) 상에 비트 라인(230)을 형성함으로써 상변화 메모리 장치(20)를 완성할 수 있다.
제2 실시예에 따라 제조된 상변화 메모리 장치(20)에서는, 제2 몰드막 패턴(270)에 의해 가열 전극(280) 및 상변화 물질 패턴(300)이 동시에 형성될 수 있어 상변화 물질 패턴(300)을 형성하기 위한 추가적인 몰드막 패턴이 요구되지 않을 수 있다. 또한, 단위 셀과 이웃한 타 단위 셀의 가열 전극(280) 및 상변화 물질 패턴(300)을 하나의 공정으로 동시에 형성할 수 있다. 또한, 가열 전극(280)과 상변화 물질 패턴(300)은 서로 수직을 이루면서 고립된 'I'자 형상 또는 'L'자 형상을 갖도록 형성될 수 있다.
실시예 3
도 17은 본 발명의 제3 실시예에 따른 상변화 메모리 장치의 사시도이고, 도 18은 도 17의 III-III' 라인을 따라 절단한 단면도이다. 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 제3 실시예에 따른 상변화 메모리 장치(30)는 제1 실시예와 동일한 구성의 기판(100), 기판(100) 상에 형성된 단위 셀(Cp) 중 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160), 저지막 패턴(210) 및 전도성 패턴(215)과, 단위 셀(Cp) 상에 형성된 비트 라인(230)을 포함한다.
한편, 제3 실시예에 따른 상변화 메모리 장치(30)는 제1 몰드막 패턴(320), 가열 전극(380) 및 상변화 물질 패턴(400)의 형상이 제1 실시예에서와 다르다.
제3 실시예에 따른 상변화 메모리 장치(30)는 기판(100)의 워드 라인(110)의 일부를 노출하는 제1 개구(325)를 포함하는 제1 몰드막 패턴(320)과, 제1 개구(325)에 의해 한정되는 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160), 가열 전극(380) 및 상변화 물질 패턴(400)을 포함한다. 이때, 제1 개구(325)는 워드 라인(110)의 상부에서 고립된 원형 혹은 타원형 형상을 갖도록 형성될 수 있다. 또한, 제1 개구(325)는 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160)와 함께 콘택 플러그(160) 상에 가열 전극(380) 및 상변화 물질 패턴(400)이 더 채워질 수 있도록 깊게 형성될 수 있다. 이에 따라, 콘택 플러그(160) 상에 형성되는 가열 전극(380) 및 상변화 물질 패턴(400)도 모두 고립된 원형 혹은 타원형 필러형상으로 서로 수직을 이루도록 배치될 수 있다.
한편, 제3 실시예에 의한 가열 전극(380) 및 상변화 물질 패턴(400)을 형성하는 물질은 제1 실시예의 가열 전극(180) 및 상변화 물질 패턴(200)을 형성하는 물질과 실질적으로 동일하므로 반복되는 설명은 생략한다.
제3 실시예에 따른 상변화 메모리 장치(30)에서는, 제1 몰드막 패턴(320)의 두께는 가열 전극(380) 및 상변화 물질 패턴(400)의 두께만큼 더 두껍게 형성된다. 또한, 상변화 물질 패턴(400)도 제1 개구(325)에 의해 한정되므로, 고립된 원형 혹은 타원형 필러 형상을 갖도록 형성될 수 있다. 따라서, 상변화 물질 패턴(400)의 상부면에 비해 전도성 패턴(215)의 저면이 더 넓은 면적을 가지므로, 비트 라인(230)과 상변화 물질 패턴(400) 간의 미스얼라인 문제가 감소될 수 있고, 미스얼라인이 발생할 경우에도 상변화 물질 패턴(400)을 포함하는 단위 셀(Cp)은 안정적으로 보호될 수 있다.
도 19 및 도 20은 도 17 및 도 18에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하면, 워드 라인(110)을 부분적으로 노출시키는 제1 개구(325)를 갖는 제1 몰드막 패턴(320)을 형성한다. 제1 몰드막 패턴(320)의 두께는 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160)의 높이와 함께 가열 전극(380) 및 상변화 물질 패턴(400)의 높이를 고려하여 두껍게 형성할 수 있다. 이때, 제1 개구(325)는 워드 라인(110)의 상부에서 고립된 원형 혹은 타원형 형상을 갖도록 형성될 수 있다. 이어, 제1 개구(325) 내부의 일부에 수직 셀 다이오드(140), 오믹 콘택막(150), 콘택 플러그(160)를 순차적으로 형성한다.
도 20을 참조하면, 콘택 플러그(160) 상에 제1 개구(325)의 내부를 완전히 채우도록 가열 전극(380) 및 상변화 물질 패턴(400)을 순차적으로 적층시켜 형성할 수 있다. 이에 따라, 제1 개구(325)에 의해, 가열 전극(380) 및 상변화 물질 패턴(400)도 모두 고립된 원형 혹은 타원형 필러 형상을 갖도록 형성될 수 있다.
이후, 도 8 내지 도 10에서와 동일한 공정을 수행하여, 제1 몰드막 패턴(320) 상에 저지막 패턴(210)과, 상변화 물질 패턴(400) 상에 전도성 패턴(215)을 각각 형성하고, 전도성 패턴(215) 상에 비트 라인(230)을 형성함으로써 상변화 메모리 장치(30)를 완성할 수 있다.
제3 실시예에 따른 상변화 메모리 장치(30)에서는, 제1 몰드막 패턴(320) 이외에, 가열 전극(380) 및 상변화 물질 패턴(400)을 형성하기 위한 추가적인 몰드막 패턴이 요구되지 않을 수 있다. 또한, 상변화 물질 패턴(400)의 상면이 고립된 원형 혹은 타원형 단면을 갖도록 형성될 수 있다. 따라서, 상변화 물질 패턴(400) 상면에 비해 전도성 패턴(215)의 저면이 넓으므로, 비트 라인(230) 식각시 미스얼라인이 발생할 경우에도 상변화 물질 패턴(400)의 표면은 노출되지 않도록 보호될 수 있다.
상변화 메모리 장치는 전이금속 산화물의 환원 및 질화 반응을 이용하여 상부 전극 없이 비트 라인과 상변화 물질 패턴을 접촉시킬 수 있다. 이에 따라, 상기 상부 전극과 상변화 물질 패턴 사이의 미스얼라인 문제가 해소될 수 있다.
또한, 비트라인 식각시 전이금속 산화물을 식각 저지막으로서 이용할 수 있어 비트 라인과 아래의 상변화 물질 패턴 간에 미스얼라인이 발생할 경우에도 상변화 물질이 노출되지 않아 휘발되지 않을 수 있다.
100: 기판 110: 워드 라인
120, 320: 제1 몰드막 패턴 125, 325: 제1 개구
130: 제1 도전막 135: 제2 도전막
140: 수직 셀 다이오드 150: 오믹 콘택막
160: 콘택 플러그 170, 270: 제2 몰드막 패턴
175, 275: 제2 개구 180, 280, 380: 가열 전극
185: 절연막 패턴 190: 제3 몰드막 패턴
195: 제3 개구 200,300,400: 상변화 물질 패턴
205: 식각 저지막 210: 저지막 패턴
215: 전도성 패턴 220: 제4 몰드막 패턴
225: 제4 개구 230: 비트 라인
120, 320: 제1 몰드막 패턴 125, 325: 제1 개구
130: 제1 도전막 135: 제2 도전막
140: 수직 셀 다이오드 150: 오믹 콘택막
160: 콘택 플러그 170, 270: 제2 몰드막 패턴
175, 275: 제2 개구 180, 280, 380: 가열 전극
185: 절연막 패턴 190: 제3 몰드막 패턴
195: 제3 개구 200,300,400: 상변화 물질 패턴
205: 식각 저지막 210: 저지막 패턴
215: 전도성 패턴 220: 제4 몰드막 패턴
225: 제4 개구 230: 비트 라인
Claims (18)
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- 삭제
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- 워드 라인을 포함하는 기판 상에 상기 워드 라인을 노출시키는 제1 개구를 포함하는 제1 몰드막 패턴을 형성하는 단계;
상기 제1 개구 내에 수직 셀 다이오드, 오믹 콘택막 및 콘택 플러그를 순차적으로 형성하는 단계;
상기 제1 몰드막 패턴 및 상기 콘택 플러그 상에 상기 콘택 플러그의 일부를 노출시키는 제2 개구를 포함하는 제2 몰드막 패턴을 형성하는 단계;
상기 제2 개구 내에 가열 전극을 형성하는 단계;
상기 제2 몰드막 패턴 및 상기 가열 전극 상에 상기 가열 전극을 노출시키는 제3 개구를 포함하는 제3 몰드막 패턴을 형성하는 단계;
상기 제3 개구 내에 상변화 물질 패턴을 형성하는 단계;
상기 상변화 물질 패턴 및 상기 제3 몰드막 패턴 상에 상기 제3 몰드막 패턴에 대하여 식각 선택비를 갖는 금속 산화물을 구비하는 식각 저지막을 형성하는 단계;
상기 상변화 물질 패턴 및 상기 제3 몰드막 패턴 상에 상기 상변화 물질 패턴 상에 위치하는 상기 식각 저지막을 노출하는 제4 개구를 포함하는 제4 몰드막을 형성하는 단계;
상기 제4 개구에 노출된 상기 식각 저지막의 금속 산화물을 금속으로 환원하여, 상기 식각 저지막의 일부에 전도성 패턴을 형성하는 단계; 및
상기 전도성 패턴 상에 비트 라인을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법. - 삭제
- 삭제
- 삭제
- 제7항에 있어서, 상기 금속 산화물을 환원하는 것은 플라즈마 수소화 처리 공정에 의해 수행되는 상변화 메모리 장치의 제조방법.
- 제11항에 있어서, 상기 전도성 패턴을 형성하는 단계는 상기 환원된 금속을 질화 처리하여 상기 상변화 물질패턴의 상면에 상기 식각 저지막보다 큰 전도성을 갖는 금속 질화막을 형성하는 것을 포함하는 상변화 메모리 장치의 제조방법.
- 제12항에 있어서, 상기 환원 금속에 대한 질화처리는 질소가스, 암모니아 가스 및 하이드라진(N2H4) 가스 중의 어느 하나를 이용하는 플라즈마 질화공정에 의해 수행되는 상변화 메모리 장치의 제조방법.
- 제11항에 있어서, 상기 전도성 패턴을 형성하는 단계는 상기 환원된 금속을 탄화처리하여 상기 상변화 물질패턴의 상면에 상기 식각 저지막보다 큰 전도성을 갖는 금속 탄화막을 형성하는 것을 포함하는 상변화 메모리 장치의 제조방법.
- 제14항에 있어서, 상기 환원 금속에 대한 탄화처리는 석탄, 흑연, 카본 섬유, 카본 나노튜브 및 카본 블랙 중의 어느 하나를 카본 전구체로 이용하는 열처리 공정에 수행되는 상변화 메모리 장치의 제조방법.
- 제7항에 있어서, 상기 금속 산화물은 마그네슘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 니켈 산화물, 코발트 산화물, 텅스텐 산화물, 하프늄 산화물 중의 어느 하나를 포함하는 상변화 메모리 장치의 제조방법.
- 기판 상에 하부 몰드막 패턴에 의해 구분되는 상변화 물질패턴을 구비하는 상변화 메모리 셀을 형성하고;
상기 상변화 물질패턴 및 상기 하부 몰드막 패턴을 덮고 금속 산화물을 구비하는 식각 저지막을 형성하고;
상기 식각 저지막 상에 상기 상변화 물질패턴에 대응하는 상기 식각 저지막을 노출하는 개구를 구비하는 상부 몰드막 패턴을 형성하고;
플라즈마 수소화 처리공정에 의해 상기 개구에 의해 노출된 상기 식각 저지막의 금속 산화물을 금속으로 환원하고; 그리고
상기 환원된 금속을 플라즈마 처리하여 상기 상변화 물질패턴 상부의 상기 식각 저지막을 상기 하부 몰드막 패턴 상부의 상기 식각 저지막보다 큰 전도성을 갖는 전도성 패턴으로 변경하는 것을 포함하는 상변화 메모리 소자의 제조방법. - 제17항에 있어서, 상기 환원된 금속에 대한 상기 플라즈마 처리는 플라즈마 질화공정 및 플라즈마 탄화공정 중의 어느 하나에 의해 수행되는 상변화 메모리 장치의 제조방법.
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2012
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