KR101315880B1 - 금속 배선 구조물 및 그 제조 방법 - Google Patents

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Abstract

금속 배선 구조물 제조 방법에서, 기판 상에 제1 배리어막 및 제1 배리어막에 의해 저면과 측벽이 커버되는 제1 금속 배선을 형성한다. 제1 금속 배선 및 기 제1 배리어막을 커버하는 층간 절연막을 기판 상에 형성한다. 제1 금속 배선의 적어도 일부를 노출시키는 홀을 층간 절연막에 형성한다. 제1 금속 배선의 노출된 부분을 적어도 질소를 포함하는 소스 가스를 사용하여 생성된 플라즈마로 처리한다. 홀의 저면 및 측벽 상에 제2 배리어 막을 형성한다. 전기적 도전성 물질로 상기 홀을 채운다.

Description

금속 배선 구조물 및 그 제조 방법{METAL WIRING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 금속 배선 구조물 및 그 제조 방법에 관한 것으로, 보다 상세하게는 구리를 포함하는 배선 구조물 및 그 제조 방법에 관한 것이다.
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최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 한다.
특히 콘택홀 폭이나 배선폭은 전기적인 저항 특성과 밀접한 관계에 있음으로 제품의 고집적화가 이루어지면 질수록 전기적인 특성을 맞추기 위해서 새로운 배선 물질이 필수적으로 사용되어야 한다.
종전에 사용되었던 Al 배선층은 선폭이 작아지면서 고저항 문제로 저항이 낮은 구리(Cu)로 급속히 대체되고 있다. 그러나 구리는 공기중에 노출될 경우 쉽게 산화되기 때문에 패키지(package)와 연결되는 와이어 본딩(wire bonding) 시 문제를 일으킬 수 있음으로 최상층 배선으로 사용할 수 없다.
도 1처럼 기저 배선이나 중간 배선층은 구리(40)를 사용할 수 있으나 최상 배선(90)은 알루미늄(Al)을 사용해야 한다. 디자인룰 감소로 비아 홀(via hole)의 종횡비가 커짐에 따라 비아 홀(via hole)을 채우는 금속 또한 Al의 갭필(gap fill) 특성 때문에 사용할 수 없고 갭필 특성이 좋은 텅스텐(80)으로 채워야 한다.
텅스텐(80)으로 비아 홀(via hole)을 채울 경우 텅스텐 배리어 메탈(barrier metal)(70)을 사용하여야 한다. 텅스텐 배리어 메탈층(70)을 PVD 방법으로 형성할 경우 종횡비가 매우 큰 고집적 디바이스에서는 스텝 커버리지가 좋지 않고, 텅스텐 질화막의 배리어 메탈 및 텅스텐층을 하나의 챔버에서 동시에 실현하는 ALD, 또는 CVD와 비교시 양산성이 떨어져 원가가 높다.
그러나 CVD 또는 ALD로 형성하면, 노출된 구리 디퓨전 방지 배리어 메탈층(30)의 Ta 성분과 텅스텐 배리어 메탈로 사용되는 텅스텐 질화막(WN)을 형성하기 위한 공정의 소스가스인 텅스텐 육불화물(WF6) 성분에서 분리된 F가 Ta와 결합 배리어 부식(barrier corrosion)이 일어나 구리 디퓨젼 방지 배리어 메탈층(30)이 열화 된다.
이러한 경우 구리 디퓨젼 방지 배리어 메탈(30)과 접하는 부분에서(도 1, 또는 전자 현미경 사진 도 2 타원 점선, 도 3 전자 현미경 사진 에지 부분) 구리 디퓨젼 방지 배리어 메탈(30)에 부식(corrosion)이 일어나 금속 배선이 불량을 일으켜 디바이스 신뢰성에 영향을 줄 수 있다.
상기와 같은 금속 배선 방법은 디자인룰 감소로 구리배선과 비아 홀간의 정렬 마진이 작아져 조그만 미스 얼라인이 일어나는 경우 비아 홀 형성시 상당히 많은 구리 디퓨젼 방지 배리어 메탈이 노출되어 텅스텐 배리어 메탈과 접촉되어 많은 부분에서 구리 디퓨젼 방지 배리어 메탈에 부식(corrosion)이 발생하게 된다.
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본 발명의 일 목적은 부식이 방지된 금속 배선 구조물을 제공하는 것이다.
본 발명의 다른 목적은 부식이 방지된 금속 배선 구조물을 제조하는 방법을 제공하는 것이다.
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상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 금속 배선 구조물 제조 방법에서, 기판 상에 제1 배리어막 및 상기 제1 배리어막에 의해 저면과 측벽이 커버되는 제1 금속 배선을 형성한다. 상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 상기 층간 절연막에 형성한다. 상기 제1 금속 배선의 노출된 부분을 적어도 질소를 포함하는 소스 가스를 사용하여 생성된 플라즈마로 처리한다. 상기 홀의 저면 및 측벽 상에 제2 배리어 막을 형성한다. 전기적 도전성 물질로 상기 홀을 채운다.
예시적인 실시예들에 있어서, 상기 전기적 도전성 물질에 전기적으로 연결되는 제2 금속 배선을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속 배선은 알루미늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전기적 도전성 물질과 상기 제2 금속 배선 사이에 제3 배리어막을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 배선은 구리, 알루미늄, 금 또는 은을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 배선은 구리를 포함하고, 상기 제1 배리어막은 금속 혹은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배리어막은 티타늄, 탄탈륨, 티타늄 질화물 혹은 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배리어막은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 전기적 도전성 물질은 텅스텐을 포함하고, 상기 제2 배리어막은 텅스텐 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배리어막은 원자층 증착(ALD) 공정, 순차 흐름 적층(SFD) 공정 혹은 펄스 핵형성층(PNL) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배리어막은 텅스텐 육불화물(WF6) 및 암모니아를 포함하는 소스 가스를 사용하는 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마는 질소 및 수소를 함유하는 소스 가스를 사용하여 생성될 수 있다.
예시적인 실시예들에 있어서, 상기 홀을 형성할 때, 상기 제1 배리어막의 적어도 일부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 아르곤 및 수소를 사용하여 상기 제1 금속 배선에 반응성 세정 공정을 수행할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 금속 배선 구조물 제조 방법에서, 기판 상에, 티타늄, 탄탈륨, 티타늄 질화물 혹은 탄탈륨 질화물을 포함하는 제1 배리어막 및 상기 제1 배리어막에 의해 저면과 측벽이 커버되며 구리를 포함하는 제1 금속 배선을 형성한다. 상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 상기 층간 절연막에 형성한다. 상기 제1 금속 배선 및 상기 제1 배리어막이 형성된 상기 기판 상에 질화 플라즈마 처리 공정을 수행한다. 상기 홀의 저면 및 측벽 상에 텅스텐 질화물을 포함하는 제2 배리어 막을 형성한다. 텅스텐을 포함하는 전기적 도전성 물질로 상기 홀을 채워 플러그를 형성한다. 상기 플러그에 전기적으로 연결되며 알루미늄을 포함하는 제2 금속 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 플라즈마는 암모니아를 함유하는 소스 가스를 사용하여 생성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 금속 배선 구조물 제조 방법에서, 제1 배리어막 및 상기 제1 배리어막 상에 제1 금속 배선을 형성한다. 상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 형성한다. 상기 제1 금속 배선의 노출된 부분을 질소 및 수소를 함유하는 소스 가스를 사용하여 생성된 플라즈마로 세정한다. 상기 홀에 제2 배리어 막을 증착한다. 전기적 도전성 물질로 상기 홀을 채운다.
예시적인 실시예들에 있어서, 상기 제1 금속 배선의 노출된 부분을 질소 및 수소를 함유하는 소스 가스를 사용하여 생성된 플라즈마로 세정할 때, 상기 제1 금속 배선의 노출된 부분 상에 형성된 자연 금속 산화막을 환원시킬 수 있다.
예시적인 실시예들에 있어서, 아르곤 및 수소를 사용하여 상기 제1 금속 배선 상에 반응성 세정 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 배선은 구리를 포함하고, 상기 제1 배리어막은 티타늄, 탄탈륨, 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배리어막을 상기 홀에 증착시킬 때, 텅스텐 육불화물(WF6)을 포함하는 소스 가스를 사용하여 상기 제2 배리어막을 증착시킴으로써 상기 제2 배리어막이 텅스텐 질화물을 포함하도록 할 수 있다.
예시적인 실시예들에 있어서, 상기 홀을 전기적 도전성 물질로 채울 때, 상기 홀에 전기적 도전성 물질을 포함하는 플러그를 형성할 수 있다.
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상술한 것과 같이 본 발명에 의하면, 반도체 기판상에 형성되는 텅스텐 플러그의 배리어 메탈 형성시 발생하는 F가, 구리 디퓨젼 방지 배리어 메탈 성분과 결합되어 부식되는 것을 방지하여 금속배선의 신뢰성이 향상되어, 집적도가 높고 신뢰성이 우수한 디바이스를 만들 수 있다.
또한 반도체 기판상에 다수의 콘택홀을 형성하고 구리 배선층과 텅스텐 배선층을 형성하는 경우, 서로 접촉되는 에지(edge)에서 발생하는 에지 리프팅(edge lifting) 및 배리어 메탈 부식(barrier metal corrosion) 현상을 억제하여 신뢰성이 좋은 배선층을 형성하여 디바이스 불량률을 획기적으로 줄일 수 있다.
또한 배리어 메탈층 부식으로 발생하는 금속성 파티클 발생을 줄여서 배리어 메탈 파티클에 의한 금속 배선층 브리지 페일(bridge fail)을 막을 수 있어 디바이스 수율을 올릴 수 있다.
이러한 텅스텐 및 구리층간 배리어 메탈층의 접촉면에 N2-H2 플라즈마 표면처리를 하면 구리 디퓨젼 방지 배리어 막이 부식에 강한 배리어막으로 변화되고, Ar 또는 H2를 이용한 프리크리닝(precleaning)을 선택적으로 사용하여 구리 배선층에 형성된 자연 구리 산화물을 제거하면 텅스텐 배선층과 접착력이 우수하고 전기적인 특성이 매우 우수한 불량이 없고 신뢰성이 높은 디바이스를 얻을 수 있으며 텅스텐 배리어 메탈 및 텅스텐을 하나의 챔버에서 형성하여 양산성이 좋은 공정을 선택할 수 있어 많은 생산 원가를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
N2-H2 플라즈마 표면 처리를 통한 배선 제조 방법 실시예 1
도 4 내지 도 7은 본 발명의 텅스텐 배선과 구리 배선층간 배리어 메탈을 N2-H2 플라즈마 표면 처리하여 부식(corrosion)이 없는 배선이 갖는 반도체 제조방법의 단면을 나타내는 단면도이다.
도 4를 참조하면, 본 발명에 따른 반도체 장치는, 반도체 기판(100)에 제 1 층간 절연막(115)을 형성한다. 본 발명의 설명을 간단하게 하기 위해서 도면은 반도체 기판(100)상에 제 1 층간 절연막(115)을 형성하였으나 실질적인 반도체 공정에 있어서는 반도체 기판은 소자 분리막, 소오스 드레인 등이 형성된 기판일 수 있거나, 게이트 전극, 커패시터 등 반도체 일반적인 전반부 공정이 수행된 기판일 수 있다.
예를 들어서, 메모리 디바이스인 DRAM에 적용하는 경우에, 커패시터까지 형성한 기판이 될 수 있고, 일반적인 반도체 디바이스 경우 게이트 전극까지 형성 후 메탈 배선을 필요로 하는 기판일 수 있다.
제 1 층간 절연막(115)은 CVD 또는 Low-k 절연막 공정으로 형성한다. 층간 절연막(115) 안에 구리 디퓨전 방지 배리어(anti-diffusion barrier) 메탈층(120)을 형성한다. 상기 구리 디퓨전 방지 배리어 메탈(anti-diffusion barrier metal)(120)은 Ta, Ta-TaN , 또는 Ti, Ti-TiN층으로 스퍼터링(sputtering) 방법으로 100Å에서 300Å 사이의 두께로 먼저 형성한다. 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(120) 물질은 질화물이 많으면 후속 공정의 부산물에 의한 부식(corrosion)에 강하나 구리층과 접착력이 약해져서 Ta, Ti 성질이 많이 함유된 형태로 형성한다.
상기 구리 디퓨젼 방지 배리어 메탈층(anti-diffusion barrier metal)(120)은 구리층(130) 속의 구리 성분이 제 1 층간 절연막(115)으로 확산되는 것을 막고, 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(120)과 구리층(130) 및 접촉하는 제 1 층간 절연막(115) 간의 접촉강도를 높여준다.
상기 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(120) 상부에 구리층(130)을 다마신 공법으로 형성한다. 구리층(130) 두께는 1000Å에서 3000Å 사이의 두께로 디바이스 특성에 따라서 형성한다.
상기 구리층(130) 및 제 1 층간 절연막(115) 상에 제 2 층간 절연막(140)을 형성한다. 제 2 층간 절연막(140)은 질화막을 사용한다. 제 2 층간 절연막(140)은 구리(130) 상부면과 접하면서 구리의 디퓨젼(diffusion)을 방지하는 역할 및 식각 방지막 역할을 할 수 있는 질화막을 사용하며 100Å에서 500Å 사이의 두께 값으로 형성한다.
제 2 층간 절연막(140) 상에 제 3 층간 절연막(150)을 형성한다. 제 3 층간 절연막(150)은 산화막으로 1000Å에서 3000Å 사이의 두께 값으로 형성한다.
상기 구리층(130) 상부를 접촉할 수 있는 비아(via) 콘택 홀(155)을 통상의 사진 식각 방법으로 형성한다. 비아(via) 콘택 홀(155)은 구리층(130) 상부에 형성되는 것이 원칙이나, 사진공정 및 식각시 공정 변수에 따라서 약간의 미스 얼라인이 생겨서 언랜드(un-landed)된 상태가 종종 발생한다.
이러한 경우 제2 층간 절연막(140)이 식각 방지막 역할을 하지만 약간의 오버에칭(over etch) 현상이 일어나 구리 디퓨젼 방지 배리어 메탈(120)의 측면이 노출되는 현상이 발생한다.
또한 정얼라인이 되어서 구리층(130)과 일직선상으로 일치되었다 할지라도(도 3) 구리 디퓨전 방지 배리어 메탈층(120) 측면부 또는 상부면이 약간 노출되는 현상이 발생한다.
비아(via) 콘택 홀(155) 형성 후 비아(via) 콘택 홀(155) 상에 텅스텐 배리어 메탈층을 CVD 또는 ALD로 형성한다. 노출된 구리 디퓨전 방지 배리어 메탈층(120)의 Ta 성분은 텅스텐 배리어 메탈로 사용되는 텅스텐 질화막(WN)을 형성하기 위한 CVD 또는 ALD 공정의 소스가스인 텅스텐 육불화물(WF6) 성분이 W와 F로 분해되어 텅스텐 질화막(WN)이 되면서 발생하는 부산물인 F와 결합 배리어 부식(barrier corrosion)이 일어나 구리 디퓨젼 방지 배리어 메탈층(120)이 열화된다.
이러한 현상을 화학적 반응식으로 살펴보면, 구리 디퓨젼 방지 배리어 메탈막이 Ta 성분인 경우, 5WF6 +6Ta = 6TaF5(부식 물질)+5W 형태로 부식(corrosion)이 발생하며, Ti인 경우 , 2WF6 + 3Ti = 3TiF4(부식 물질)+ 2W 형태로 부식(corrosion)이 발생한다.
이러한 부식(corrosion)이 발생하지 않게 하는 방법은 구리 디퓨젼 방지 배리어 메탈(120)이 텅스텐 배리어 메탈 소스가스와 결합하지 않는 형태로 만들어야 한다.
구리 배리어 메탈(120)이 텅스텐 배리어 메탈 소스가스 부산물과 결합하지 않는 안정화된 구조를 갖으려면, TaN, 또는 TiN 구조를 이루면 된다. 그러나 구리 디퓨젼 방지 배리어 메탈(120)이 TaN 구조로 질소(N) 성분을 많이 포함할 경우 디퓨젼 방지 및 부식(corrosion)은 억제될 수 있지만, 구리(130), 구리 디퓨젼 방지 배리어 메탈(120) 및 층간 절연막(115) 간 결합력이 떨어져 배선의 리프팅(lifting) 현상이 발생 EM 또는 SM 특성이 좋지 않은 더 큰 문제를 유발한다.
또 하나의 방법으로 PVD를 이용하여 텅스텐 배리어 메탈(170)을 형성하면 되지만 종횡비가 큰 콘택 홀에서는 스텝 커버리지(step coverage) 때문에 적용하기 힘들고 양산성 및 원가 경쟁력이 떨어진다.
그러므로 구리 디퓨젼 방지 배리어막(120)은 일정 농도 이상 질소(N)를 함유하는 물질층을 만들 경우 리프팅(lifting) 문제가 더욱 크게 부각되어 구리 디퓨젼 방지 배리어막(120)으로 사용할 수 없다. 상기 구리 디퓨전 방지 배리어막(120)의 질화 농도는 초기에는 디퓨전 방지 및 접착력(adhesion)를 위해서 약하게 존재해야 하며, 노출되어 텅스텐 배리어 금속막 소스 가스나, 기타 산화물질과 반응하여 부식되어 열화되는 것을 막기 위해서는 상당히 고농도의 질화물이 되어야 한다.
이러한 문제를 풀기 위해서는, 구리 디퓨젼 방지 배리어 금속망(120) 형성시는 낮은 농도의 질화물 금속층을 형성하고, 노출되어 다른 배리어 금속층과 접촉하거나, 공기 중의 산화 물질과 결합될 수 있는 공정이 발생할 경우 노출된 구리 디퓨젼 방지 배리어 금속막(120)을 질화처리하여 고농도 질화물로 전환하여 부식(corrosion) 및 열화 방지를 해야 한다.
도 5를 참조하면, 비아(via) 콘택홀(155) 형성 후 홀 안을 N2-H2 플라즈마 처리를 한다. 이때 노출된 구리 디퓨젼 배리어 메탈(160)의 Ta, 또는 Ti 성분은 질화 처리되어 TaN, TiN으로 변하고, 구리 표면에 존재하였던 구리 자연 산화막(CuO) 성분은 수소(H)와 결합 구리(Cu)로 환원된다.
초기에 형성된 구리 디퓨젼 방지 배리어 메탈(120)의 구성은, Ta, a-TaN, 또는 Ti, Ti-TiN 구성이 주류를 이루었지만, N2-H2 플라즈마 처리한 구리 디퓨젼 배리어 메탈 부분(160)의 구성은, TiN-TiN, 또는 TaN-TaN 구조가 주류를 이루어 형성되면서 높은 농도의 질화물이 형성된다.
이러한 현상은 도 10의 그래프에서 잘 보여주고 있다. 도 10의 그래프를 자세히 보면 콘택 홀(155) 안에 N2-H2 플라즈마 처리를 하는 시간(TIME)과 구리 산화막(CUO THK) 두께와의 관계에서 시간을 길게 가면 갈수록 구리 산화막(CuO)이 감소하다 30초 이후 완전히 제거됨을 보여주고 있다.
N2-H2 플라즈마를 처리하면 구리층(130) 표면은 N2 +Cu = Cu3N 형태가 되어 구리 표면층이 질화되어 저항이 높아지게 되는데 이때 챔버를 열처리하는 경우 Cu3N →Cu + N2↑ 현상이 일어나 다시 구리(CU)로 환원된다.
도 11을 참조하면, 그래프는 챔버를 300℃로 어닐링(annealing)하는 경우 20초가 지나면 구리 산화막(CuO)과 구리 질화막(Cu3N)이 완전히 사라지는 현상을 보여주고 있다.
그러므로 N2-H2 플라즈마는 상온에서 처리 후 300℃ 어닐(anneal)을 진행하면 상기의 모든 효과를 얻을 수 있다. 어닐 공정은 상기는 실험예에서 보여주는 현상이었고 실제적인 양산 프로세스에서는 후속하는 열공정으로 대체 할 수 있다.
도 12를 참조하면, Ar/H2 반응성 세정(reactive free cleaning) 공정을 실시한 경우 비아 콘택 홀 저항 값을 측정한 결과이다.
도 13을 참조하면, N2/H2 플라즈마 세정(plasma free cleaning)을 실시한 경우의 비아 콘택 홀 저항 값을 측정한 결과이다.
두 그래프가 동일한 값을 보여주고 있는 것은 구리 표면층에 발생한 구리 자연 산화막(CuO)이 Ar/H2 반응성 세정이나, N2/H2 플라즈마 세정시 완전히 제거되어 콘택 저항에 영향이 없다는 것을 보여주고 있다.
그러므로 본 발명의 실시예처럼 N2/H2 플라즈마를 비아(via) 홀 형성 후 실시하면 구리 디퓨전 방지 배리어막의 질화처리뿐 아니라 구리층 상에 존재하는 구리 자연 산화막을 제거하여 콘택 저항을 원활하게 하는 효과를 얻을 수 있다.
그리고 또한 Ar/H2 세정을 N2/H2 플라즈마 전 또는 후에 실시하여 상기의 효과를 더욱 증대시킬 수 있다.
도 6을 참조하면, 상기의 개구 홀(155) 안을 N2-H2 플라즈마를 진행 후, 텅스텐 배리어막(170)을 형성한다. 상기 텅스텐 배리어막(170)은 텅스텐 질화막(WN)으로 소스 가스로 WF6와 NH3를 이용하여 CVD 또는 ALD 공정을 이용하여 20Å에서 300Å 사이의 두께로 형성한다.
이때 이미 앞에서도 언급했듯이, 노출된 구리 디퓨젼 방지 배리어 메탈(160)은 이미 질화처리 되었다. 구리 디퓨젼 방지 배리어 메탈(160)의 Ta 또는 Ti 성분은 이미 TiN, TaN 성분이 주류를 이루고 있어서, WF6에서 분해된 F와 반응하여 TaF5, TiF5가 되어서 리프팅(lifting) 되거나, 부식(corrosion)되는 현상이 일어나지 않는다.
구리 표면 또한 이미 자연 구리 산화막(CuO)이 제거되어 저항 성분이 적은 매우 좋은 구리 배선이 형성되어 있다.
도 7을 참조하면, 상기 텅스텐 배리어 메탈(170) 상에 텅스텐층(180)을 형성한다. 상기 텅스텐층(180) 형성은 WF6와 B2H6 또는 WF6와 SiH4 소스가스를 이용한 ALD 및 CVD로 뉴클리에이션층(nucleation layer)을 형성 후 WF6 와 H2를 이용한 CVD-W 벌크 증착(bulk deposition) 공정을 진행하여 형성한다.
또한 필요에 따라서 디바이스 구조상 편리하면 스퍼터링 방식으로 PVD 공정을 이용하여 형성할 수도 있다. 그러나 종횡비가 큰 구조에서는 ALD, CVD 스텝 커버리지 및 양산성이 좋다.
텅스텐층(180) 형성 후 상부 금속층(190)을 형성한다. 상부 금속층(190)은 하부로 배리어 메탈(185)을 갖고, 상부로는 캐핑 레이어(보이지 않음) 가진다. 상부 금속층(190)은 추후 와이어와 연결되는 패드가 형성되어 패키지와 전기적으로 연결되어야 하기 때문에 공기 중 노출되어도 부식에 강한 Al를 사용한다.
추후 보호막(도시되지 않음)을 형성하면 일반적인 반도체 금속배선 구조를 갖는 디바이스가 형성된다.
도 8을 참조하면, 구리 디퓨젼 방지 배리어막으로 Ta-N를 형성 후 Ar/H2 플라즈마 50초 진행했을 경우 동일한 금속 배선층 구조에서 나타나는 현상을 전자 현미경으로 관찰한 사진이다.
구리 배선층 표면은 Ar/H2 플라즈마 처리로 구리 자연 산화막이 제거되었으나, 구리 디퓨젼 방지 배리어 메탈의 Ta 성분은 82Å 정도 소모되어(부식되어 없어짐)있는 현상이 사진의 점선 원에서 발견되었다.
도 9를 참조하면, Ar/H2 및 N2/H2 플라즈마를 30초 진행하고 동일한 금속 배선층 구조에서 나타나는 현상을 전자 현미경으로 관찰한 사진이다.
구리 배선층 표면은 N2/H2 플라즈마 처리로 구리 자연 산화막이 제거되었고, 구리 디퓨젼 방지 배리어 메탈의 Ta 성분은 3Å만 소모되어 있는 현상이 같은 부위에서 발견되었다.
상기의 결과를 원인과 함께 분석해 보면, 도 8에서 본 바와 같이 구리 디퓨젼 방지 배리어 메탈이 질화 처리가 되지 않는 경우는, 구리 디퓨젼 방지 배리어 메탈의 Ta 또는 Ti 성분이, 텅스텐 배리어 메탈을 CVD 또는 ALD 공정으로 진행할 경우 소스가스의 F성분과 결합되어 소모되는 현상이 발생한다( 도 8에서 82Å Ta 소모).
도 9에서 본 바와 같이 구리 디퓨젼 방지 배리어 메탈이 질화 처리가 된 경우, 구리 디퓨젼 방지 배리어 메탈의 Ta 또는 Ti 성분이, 텅스텐 배리어 메탈을 CVD 또는 ALD 공정으로 진행할 경우 소스가스의 F성분과 결합되어 소모되는 현상이 발생하지 않는다.
그리고 여러 가지 실험 결과 N2:H2 플로우(flow) 비율이 10:1인 경우 가장 좋은 접착력(adhesion) 및 부식이 없는 데이터를 얻을 수 있었다.
본 발명의 실시예에서 보여준 것처럼 금속 배선 구조가 상부 금속은 Al를 사용하고 비아(via) 홀은 텅스텐(W)으로, 데이터 전송이 많은 비트라인(B/L) 또는 워드라인(W/L)은 구리 배선을 사용하는 경우, 디자인룰상 종횡비가 매우 큰 고집적 반도체 디바이스에서 비아(via)홀 배리어 메탈을 CVD 또는 ALD로 형성할 때 소스가스중 F에 의해서 구리 디퓨젼 배리어 메탈이 부식되는 것을 막기 위해서는, 비아(via)홀 형성 후 N2/H2 플라즈마 처리를 통한 노출된 구리 디퓨젼 배리어 메탈을 질화 처리 부식이 되지 않도록 해야 한다.
상기의 실시예의 하부 금속층을 구리를 가지고 설명하였으나 하부배선을 Au, Ag, Si등으로 사용할 경우 같은 결과를 얻을 수 있다.
N2-H2 플라즈마 배선표면 처리를 통한 논리소자 형성 방법 실시예 2
도 14 내지 도 19는 본 발명의 또 다른 N2-H2 플라즈마 표면 처리를 통한 배선 형성하는 방법의 단면을 나타내는 단면도이다.
도 14를 참조하면, 본 발명에 따른 반도체 장치는, 반도체 기판(200)에 소자 분리막(210)을 형성하고, 기판상에 게이트 유전막(215)을 형성 후 게이트 전극(220)을 형성한다. 게이트 전극(220)은 편의상 전극으로 단순하게 표시되어 있지만 게이트 스페이서(보이지 않음), 소오스 드레인 불순물층(보이지 않음)을 가지고 있으며, 구성은 논리 게이트이거나, 기능성 디바이스 구성을 갖는다.
도 15 및 16을 참조하면, 게이트 전극(220) 및 게이트 유전막(215)상에 제 1 층간 절연막(210)을 CVD 또는 Low-k 절연막 공정으로 형성 후 CMP로 평탄화 한다. 평탄화된 제 1 층간 절연막(210) 상에 식각 방지막 및 구리 배선 디퓨젼 방지막(228)을 형성하고, 통상의 다마신 공정을 이용하여 제 1 층간 절연막(225) 안에 콘택 홀(230)을 형성하고 제 1 구리 디퓨젼 방지 배리어 메탈층(235) 및 구리 배선층(240)을 형성한다.
듀얼 다마신 공정의 특성상 다수의 식각 방지막이 필요하나 본 발명의 특성만 설명하기 위하여 그러한 공정은 도면 및 설명에서 추후에도 모두 생략하기로 한다.
도 17을 참조하면, 상기 구리 배선층(240) 구조물을 덮고, 제 1 층간 절연막(225) 상에 제2 층간 절연막(245)을 형성한다. 제 2 층간 절연막(245)은 CVD 또는 Low-k 절연막 공정으로 형성 후 CMP로 평탄화 한다. 평탄화 후 제 2 구리 배선층 형성을 위해서 제 1 구리층(240)과 접촉되는 제 2 콘택 홀을 형성한다. 제 2 콘택 홀은 편의상 제 2 층간 절연막(245)에 형성하였으나 필요에 따라서 기판(200)과 접하도록 다른 공간에도 형성할 수 있다. 제2 구리 배선층이 형성될 제 2 콘택 홀 안에 제 2 구리 디퓨전 방지 배리어 메탈(barrier metal)(250)을 Ta, Ta-TaN , 또는 Ti, Ti-TiN층으로 스퍼터링(sputtering) 방법으로 100Å에서 300Å 사이의 두께로 먼저 형성한다. 디퓨젼 배리어 메탈(diffusion barrier metal)(250) 물질은 질화물이 많으면 후속 공정의 어택(attack)에 강하나 구리층과 접착력이 약해져서 Ta, Ti 성질이 많이 함유된 형태로 형성한다.
상기 제 2 구리 디퓨젼 방지 배리어 메탈(barrier metal)(250) 상에 제 2 구리 배선층(255)을 형성한다.
도 18을 참조하면, 제 2 층간 절연막(245) 상에 제 3 층간 절연막(260)을 형성한다. 제 3 층간 절연막(260)은 산화막으로 1000Å에서 3000Å 사이의 두께 값으로 형성한다.
상기 제 2 구리층(255) 상부를 접촉할 수 있는 콘택 홀(265)을 통상의 사진 식각 방법으로 형성한다. 비아(via) 콘택 홀(265)은 제 2 구리층(255) 상부에 형성되는 것이 원칙이나, 사진공정 및 식각시 공정 변수에 따라서 약간의 미스 얼라인이 생겨서 언랜드(un-landed)된 상태가 종종 발생한다.
이러한 경우 제2 식각 방지막(258)이 식각 방지막 역할을 하지만 약간의 오버에칭(over etch) 현상이 일어나 제 2 구리 디퓨젼 방지 배리어 메탈(250)의 측면 또는 상부면이 노출되는 현상이 발생한다.
비아(via) 콘택홀(265) 형성 후 호란을 N2-H2 플라즈마 처리를 한다. 이때 노출된 제 2 구리 디퓨젼 배리어 메탈(253)의 Ta, 또는 Ti 성분은 질화 처리되어 TaN, TiN(253)으로 변하고, 구리 표면에 존재하였던 구리 자연 산화막(CuO) 성분은 수소(H)와 결합 구리(Cu)로 환원된다.
초기에 형성된 구리 디퓨젼 배리어 메탈(250)의 구성은, Ta, Ta-TaN, 또는 Ti, Ti-TiN 구성이 주류를 이루었지만, N2-H2 플라즈마 처리한 구리 디퓨젼 배리어 메탈 부분(253)의 구성은, TiN-TiN, 또는 TaN-TaN 구조가 주류를 이루는 질화 처리되어 형성된 높은 농도의 질화물이 형성된다.
도 19를 참조하면, 상기의 개구 홀(265) 안을 N2-H2 플라즈마를 진행 후, 텅스텐 배리어막(270)을 형성한다. 상기 텅스텐 배리어막(270)은 텅스텐 질화막(WN)으로 소스 가스로 WF6와 NH3를 이용하여 CVD 또는 ALD 공정을 이용하여 20Å에서 300Å 사이의 두께로 형성한다.
이때 이미 실시예 1에서 언급했듯이, 노출된 제2 구리 디퓨젼 방지 배리어 메탈(253)은 이미 질화처리 되어서, 제 2 구리 디퓨젼 방지 배리어 메탈(253)의 Ta 또는 Ti 성분은 이미 TiN, TaN 성분이 주류를 이루고 있어서, WF6 성분에서 분리된 F와 반응하여 TaF5, TiF5가 되어서 리프팅(lifting) 되거나, 부식(corrosion)되는 현상이 일어나지 않는다.
구리 표면 또한 이미 자연 구리 산화막(CuO)이 제거되어 저항 성분이 적은 매우 좋은 구리 배선이 형성되어 있다.
상기 텅스텐 배리어 메탈(270) 상에 텅스텐층(275)을 형성한다. 상기 텅스텐층(275) 형성은 WF6와 B2H6 또는 WF6와 SiH4 소스가스를 이용한 ALD 및 CVD로 뉴클리에이션층(nucleation layer)을 형성 후 WF6 와 H2를 이용한 CVD-W 벌크 데포지션(bulk deposition) 공정을 진행하여 형성한다.
텅스텐층(180) 형성 후 상부 금속층(280)을 형성한다. 상부 금속층(280)은 최종 배선으로 와이어 본딩을 할 수 있는 패드를 형성해야 하기 때문에 공기중에 노출되어도 부식에 강한 Al를 사용한다.
추후 보호막(도시되지 않음)을 형성하면 일반적인 반도체 금속배선 구조를 갖는 디바이스가 형성된다.
본 발명의 설명에서 보여준 것처럼 논리를 구성하거나 기능성 회로를 가지는 디바이스에서는 디바이스의 스피드 및 저항 특성을 고려하여 많은 배선 구조를 구리로 사용하고 있다.
실시예 1에서 언급한 것처럼 최종 배선 구조는 Al를 사용해야 한다. 최종 배선과 구리 배선 사이는 비아(via) 콘택을 사용하여 연결해야 하는데 디바이스가 고집적화되면 종횡비가 커져서 Al으로 연결되기 어렵게 되어 갭필(gap fill) 능력이 좋은 텅스텐을 사용해야 한다.
비아(via)홀을 텅스텐으로 채우려면 배리어 메탈이 필요하다. 이때 종횡비가 크면 PVD보다 ALD 또는 CVD가 배리어 메탈 형성시 스텝 커버리지 및 양산성이 좋다. ALD 또는 CVD를 사용할 경우 소스 가스 WF6가 W와 F로 분리되면서 F에 의해서 구리 디퓨젼 방지 배리어 메탈 부식이 발생한다.
이러한 문제를 풀기 위해서는 본 발명의 실시예에서 보여주는 것처럼, 비아(via) 홀 형성 후 N2/H2 플라즈마를 처리하여 노출된 구리 디퓨전 방지 배리어 메탈을 질화 처리하여 부식에 강한 배리어 메탈층을 만들어 주어야 한다.
N2-H2 플라즈마 표면 처리를 통한 금속 배선이 있는 플래시 메모리 제조 방법 실시예 3
도 20 내지 도 39는 본 발명의 다른 실시 예 중 N2-H2 플라즈마 표면 처리를 통한 금속 배선이 있는 플래시 메모리 소자 장치의 형성 공정 단면도이다.
도 20을 참조하면, 본 발명에 따른 반도체 장치는, 기판(300) 상에 터널 산화막(305)을 형성하고 플로팅 게이트 전극이 되는 전극층(310)을 형성하고 전극층상에 하드 마스크층(315)을 형성한다. 기판(300)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함한다.
도면에 설명되는 기판은 메모리 셀이 형성되는 영역 A과, 주변회로를 대표하는 고전압 트랜지스터가 있는 영역B로 구분하여 설명되며, 주변회로 영역 B에서 많은 메탈 배선 구조에서 구리 배선 및 텅스텐 및 상층 배선 구조를 갖는 것을 특징으로 한다.
터널 산화막(305)은 열산화막 공정으로 50 옹스트롱에서 100 옹스트롱 사이의 두께로 형성한다. 터널 산화막(305)은 매우 막질이 좋고 내구성이 강해야 수많은 읽기 쓰기 프로그램 동작에도 디바이스에 문제를 일으키지 않음으로 매우 깨끗하고 막질이 좋아야 한다. 이러한 특성을 얻기 위해서는 라디칼 산화법을 이용하여 터널 산화막(305)을 형성할 수 있다.
플로팅 게이트 전극막(310)은 폴리실리콘으로 화학적 기상 증착법(CVD)으로 형성한다. 폴리 실리콘 두께는 500 옹스트롱에서 1500 옹스트롱 사이의 값으로 증착한다. 그리고 단일층으로 형성하는 것이 아니라 1차적으로 약 300 옹스트롱 형성하고 나서 다시 2차적으로 나머지 두께를 형성하면 막질의 성질 및 디바이스 특성이 좋아진다.
하드 마스크 층(315)은 미세 패턴화되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성되나 편의상 단일층으로 표시하였다. 하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
편의상 도 20으로 플래시 공정을 스타트하였으나 도 20 이전에 플래시 특성에 맞추어 고전압 모오스 트랜지스터가 있는 주변회로 영역(B)과 일반적인 셀 모오스 트랜지스터 영역(A)을 구별하여 동작 전압에 맞는 불순물을 주입한다. 또 n-형, p-형에 맞추어 상보형 디바이스가 될 수 있도록 도면에는 나타나 있지 않지만 각 타입에 맞는 웰(well)을 형성한다.
상기 반도체 기판(300) 상에 형성된 플로팅 게이트 전극막(310)을 통상의 사진 식각 공정을 통하여 형성한다. 감광액 마스크(보이지 않음)로 1차적으로 패턴을 형성하고, 감광액 마스크(보이지 않음)를 식각 마스크로 하여 하드 마스크막(315)을 식각한다. 이후 하드 마스크막(315)을 식각 마스크로 사용하여 플로팅 게이트 전극 물질인 폴리 실리콘(310)막을 식각한다. 폴리 실리콘(310)막이 제거된 부분은 소자 분리막이 형성될 부분으로 메모리 셀 영역(A)은 이격 간격이 좁고 고전압 모오스 트랜지스터가 있는 주변회로 영역(B) 부분은 이격 간격이 넓게 형성된다. 기존 종래의 기술은 셀 영역(A)과 주변회로 고전압 트랜지스터 영역(B)를 서로 다른 마스크를 사용 사진 식각 공정을 진행하였으나 본 발명은 양 영역을 동시에 하나의 사진 식각 공정을 통하여 형성한다.
도 21을 참조하면, 반도체 기판(300)에 상기 플로팅 게이트 전극 구조물을 마스크로 하여 트렌치 홀을 형성한다. 트렌치 홀은 소자 분리막(320)이 충진 되어야하므로 충진이 잘 될 수 있도록 약간의 경사각을 가져야하고 충진된 물질과 반도체 기판의 물리적 성질이 다를 때 생기는 스트레스가 디바이스 채널에 집중되지 않도록 기판과 약간의 경사를 가지고 형성되어 스트레스가 분산될 수 있도록 형성한다. 이러한 특성에 맞추어 충진하는 물질 및 방법은 1차적으로 충진도 잘되고 기판과 물리적인 성질도 비슷한 폴리실라잔(polysilazane) 물질을 이용한 SOG 공정으로 채울 수 있고, 또는 USG 물질을 적어도 1회 이상으로 나누어 반복 형성함으로 트렌치 내에서 보이드가 없도록 채우고 에치백 공정을 통하여 기판과 같은 높이로 평탄화를 한 다음, 2차적으로 상부를 HDP(high density plasma) CVD 산화막(325)으로 채우고 CMP 공정을 통한 평탄화를 실시한다. 트렌치 형성 깊이는 2000 옹스트롱에서 4000 옹스트롱 사이에서 디바이스가 요구하는 특성에 맞추어 결정한다. 그리고 소자 분리 효과를 높이기 위해서 트렌치 형성 전 주변에 필드 이온 불순물을 주입한다.
도 22를 참조하면, 트랜치 홀을 채운 소자 분리막(325)을 CMP 공정을 통하여 평탄화 후 에치백 식각을 통하여 기판 상부 일정 높이를 갖는 소자 분리 상부층(326)을 형성하고 나머지는 제거한다. 상기 소자 분리 상부층(326)은 추후 공정에서 플로팅 게이트 측벽에 윙(wing) 스페이서가 형성될 공간을 제공한다. 윙 스페이서는 플래시 메모리 소자의 커플링 비(coupling ratio)를 높이는 구조를 얻는데 사용된다.
도 23을 참조하면, 상기 플로팅 게이트 전극 구조물 및 소자 분리막 상부층(326)상에 윙 스페이서가 될 스페이서층(330)을 형성한다. 스페이서 층(330)은 CVD 방법을 통하여 형성되며 두께는 셀 영역 간격의 절반보다 약간 두껍게 하면 셀 영역(A) 사이 공간은 채워지고 고전압 트랜지스터 있는 주변 회로 영역(B) 사이는 스페이서층(330) 두께만큼만 채워지는 형태로 형성된다. 이러한 구조 때문에 추후 공정 시 측벽을 만들 때 두께 차이로 인하여 고전압 트랜지스터가 있는 주변회로 영역(B)에 있는 소자 분리막(320)은 리세스홀이 형성될 수 있다. 스페이서층(330) 막질로는 윙 스페이서 형성시 고전압 트랜지스터가 있는 주변회로 영역(B)의 소자 분리막(320)에 리세스 홀이 형성될 수 있도록 선택비를 갖는 물질이면 된다. 앞에서 산화막 계열이 소자 분리막(320) 물질로 충진되었기 때문에 MTO 산화막을 사용 할 수 있다.
도 24를 참조하면, 상기 스페이서(330)막을 이방성 식각을 통하여 플로팅 게이트(310) 측벽에 윙 스페이서(333)를 형성한다. 이때 스페이서막(330)의 두께 차이로 셀 영역(A)은 소자 분리막 상부층(328)이 약간 식각이 되나 고전압 트랜지스터가 있는 주변회로 영역(B) 소자 분리막(320)은 두께 차이만큼 아래까지 리세스 홀(335)이 형성된다. 상기 리세스 홀(334) 상에 차폐 판을 형성하여 인접 고전압 모오스 트랜지스터에 고전압이 인가될 때 접지 전압 0 볼트나 마이너스 전압을 차폐 판에 인가하면 고전압 모오스 트랜지스터와 소자 분리막 표면간에 인버젼 영역이 줄어들어 절연 파괴 현상이 일어나지 않아서 리키지가 줄어들어서 디바이스 오동작이나 불량을 줄일 수 있다.
그렇기 때문에 매립되는 차폐 판과 고전압 모오스 트랜지스터간의 거리가 차폐 필드를 형성하는 요인이 되므로 적절한 깊이가 되도록 조절할 필요가 있다. 가장 효율적인 깊이는 소자 분리막(320) 중심부 아래에서 트렌치 바닥과 인접하는 공간에 배치될 수 있도록 조절하는 것이 좋다. 차폐 판의 높이가 반도체 기판 표면보다 아래에 존재했을 때 효율이 좋다. 트렌치가 깊을 경우 너무 아래에 배치되면 고전압 모오스 트랜지스터 채널과 먼 거리에 있음으로 효율이 떨어질 수 있음으로 트렌치의 깊이 및 인접 고전압 모오스 트랜지스터 사이의 간격을 고려하여 적절히 조절한다.
플로팅 게이트(310) 측벽에 생긴 윙 스페이서(333)는 윙 역할을 함으로 앞에서 설명하였듯이 커플링 비(coupling ratio)를 높이는 역할을 한다. 커플링 비(coupling ratio)는 많은 요소에 의해서 영향을 받지만 가장 큰 요인이 터널 게이트의 전하 축적량과 컨트롤 게이트의 전하 축적량이 분모가 되고 컨트롤 게이트 전하 축적량이 분자가 되므로 기판과 접하는 터널 게이트 전극 면적보다 추후 형성될 컨트롤 게이트와 접하는 면적이 커야 커플링 비(coupling ratio )를 높일 수 있다. 그러므로 상기 윙 스페이서(333)는 커플링 비(coupling ratio)를 높일 수 있는 다른 구조로도 형성할 수 있다.
도 25를 참조하면, 상기 플로팅 게이트 전극(310) 및 소자 분리막 상에 층간 유전막(335)을 형성한다. 층간 유전막(335)은 앞서 형성한 터널 산화막(305)보다 유전율이 높으면 커플링 비(coupling ratio)를 쉽게 올릴 수 있음으로 터널 산화막(305)보다 높은 유전율을 갖는 ONO 물질이나 강유전체 물질인 알루미늄 산화막(Al2O3), 하프늄 산화막(Hf2O3) 등을 쓸 수 있다. 층간 유전막(335) 두께는 100 옹스트롱에서 200 옹스트롱 사이의 두께로 형성한다. 또한 단일층으로 형성할 수도 있고, 하층, 중층, 상층으로 다수의 층으로 스택(stack) 형태를 형성 유전율을 높일 수 있다.
도 26을 참조하면, 상기 층간 유전막(335) 상에 컨트롤 게이트가 될 제 1 컨트롤 게이트 층(340)을 형성한다. 제 1 컨트롤 게이트 층(340)은 폴리 실리콘 층으로 CVD 방식으로 진행하고 동시에 불순물도 주입하여 500 옹스트롱에서 1000 옹스트롱 사이의 두께로 형성한다.
도 27을 참조하면, 상기 고전압 트랜지스터가 있는 주변회로 영역(B)에 있는 트랜지스터는 터널링을 이용한 동작이 필요하지 않기 때문에 추후 형성될 컨트롤 게이트 전극물질과 터널 게이트층(310)이 합치되어 동작할 수 있도록 층간 유전막(335)을 제거하여 하나의 전극으로 될 수 있도록 접합을 실시해야하기 때문에 전극 중앙 부위를 버팅(butting)을 실시해야 한다. 이 때에 고전압 모오스 트랜지스터가 있는 주변회로 영역(B)의 소자 분리막(320) 상에 생긴 리세스 홀 상에 차폐 막이 형성될 부분도 제1 컨트롤 게이트층(340) 및 층간 유전막(335)을 제거 차폐 판의 높이를 조절해야하므로 제거할 필요가 있다. 그러므로 버팅 마스크는 상기 제거될 층 영역은 오픈하여 형성한다. 버팅 마스크(345)를 이용하여 통상의 사진 식각 공정을 통하여 고전압 트랜지스터가 있는 주변회로 영역(B)에 있는 트랜지스터 게이트층 상에 있는 층간 유전막(335)과 제1 컨트롤 게이트층(340) 일부를 제거하고, 고전압 모오스 트랜지스터가 있는 주변회로 영역(B)의 소자 분리막(320)상의 층간 유전막(335)과 제1 컨트롤 게이트 층(340)을 제거한다. 층간 유전막(335)이 제거된 고전압 트랜지스터가 있는 주변회로 영역(B)의 트랜지스터는 후속 공정으로 컨트롤 게이트층이 형성된다고 할지라도 터널링 현상이 일어나지 않는 일반적인 트랜지스터로 동작 된다.
도 28을 참조하면, 버팅 마스크(345)를 제거하고 제 1 컨트롤 게이트층 및 제1 컨트롤 게이트 층이 제거된 모든 부분에 제2 컨트롤 게이트층(350)을 형성한다. 제2 컨트롤 게이트층(350)은 제 1 컨트롤 게이트층(340)과 마찬가지로 폴리 실리콘을 사용한다. 제 2 컨트롤 게이트층(350)은 폴리 실리콘 층으로 CVD 방식으로 진행하고 동시에 불순물도 주입하여 500 옹스트롱에서 1000 옹스트롱 사이의 두께로 형성한다. 고전압 트랜지스터가 있는 주변회로 영역(B) 상에 있는 트랜지스터는 앞 공정에서 실시한 버팅 공간에 제2 컨트롤 게이트층(350)이 잘 접합 될 수 있도록 공정을 진행한다.
도 29를 참조하면, 상기 제2 컨트롤 게이트층(350) 상에 컨트롤 게이트 메탈층(355)을 형성한다. 컨트롤 게이트 메탈층(355)은 텅스텐 실리사이드(WSi)로 CVD 방법으로 500 옹스트롱에서 1000 옹스트롱 사이의 두께로 증착한다. 컨트롤 게이트 메탈층(355) 형성 후 상기 제 1, 제2 컨트롤 게이트층과 컨트롤 게이트 메탈층(355)의 원만한 결합과 저항성질을 낮게 하기 위하여 열처리를 실시한다. 열처리 공정은 850도 이내에서 질소분위기에서 실시한다.
도 30을 참조하면, 상기 컨트롤 게이트 금속층(355)상에 게이트 하드 마스크층(36O)을 형성한다. 도면은 편이상 단일층으로 도시하였으나 게이트 하드 마스크층(360)은 복수의 다른 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL(amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다. 기저부의 특성상 고전압 트랜지스터가 있는 주변회로 영역(B)의 소자 분리막(320)상에 형성되는 게이트 하드 마스크층(360)은 다른 곳과 두께가 다르게 형성된다. 도면에는 평탄된 면으로 형성되었으나 고전압 트랜지스터가 있는 주변회로 영역(B)의 소자 분리막(320) 영역에서는 약간의 단차를 유발할 수 있다. 통상의 사진 공정을 통하여 감광액 마스크(365)를 형성한다.
도 31을 참조하면, 상기 감광액 마스크(365)를 이용 게이트 하드마스크층(360)을 식각하고 게이트 하드 마스크층(360)을 마스크로 이용하여 하부층을 식각한다. 식각 종점은 소자분리막(320) 및 반도체 기판(300)을 잡고 식각을 한다. 그러면 셀 영역(A)에는 수많은 메모리 셀로 구성된 셀 트랜지스터 구조물(361)이 형성되고, 고전압 모오스 트랜지스터가 있는 주변회로 영역(B)에는 차폐 판(shield plate) 구조물(362) 및 고전압 트랜지스터 구조물(363)이 형성된다. 차폐 판(shield plate) 구조물(362)은 제2 컨트롤 게이트층(350)과 컨트롤 게이트 금속막(355)와 게이트 하드 마스크막(360)으로 구성된다. 상세하게는 상기 게이트 하드 마스크(360)는 산화막층, 유기막층, 반사 방지막층으로 형성되어 있다. 기저부의 구조에 따라 게이트 하드 마스크층의 산화막은 두께가 다르게 구성될 수 있음으로 유기막과 반사 방지막을 제거하면 차폐 판 구조물의 높이는 매우 낮아질 수 있다.
그리고 고전압 트랜지스터 구조물(363)은 윙 스페이서(333) 및 전극 가장자리가 식각된 형태가 된다. 또한 층간 유전막의 제거로 터널링 현상이 일어나지 않아서 일반적인 모오스 트랜지스터 동작 원리로 작동하는 고전압 트랜지스터가 된다.
그리고 메모리 셀 영역(A)에는 수많은 메모리 스트링 셀 구조물(361)들이 형성된다. 도면에는 도시되지 않았지만 각 트랜지스터 게이트 전극 측면 기판(300)에 저농도 소오스 드레인 불순물층을 형성한다.
도 32를 참조하면, 게이트 하드 마스크(360)를 구성하고 있던 유기막 및 반사 방지막을 제거한다. 그러면 게이트 하드 마스크는 순수하게 플라즈마 CVD 산화막만 남는 구조물이 된다. 유기막 및 반사 방지막이 제거된 차폐 판 구조물(362)은 높이가 현저하게 줄어드는 구조물이 된다. 앞에서도 언급했듯이 기저부의 구조에 따라 게이트 하드 마스크 산화막 두께가 달라지기 때문에 게이트 전극상에 남아있는 게이트 하드 마스크막(360) 두께와 차폐 판상에 남아있는 하드 마스크막(360) 두께는 다르게 구성될 수 있다.
상기 전극 측벽 및 차폐 판 측벽에 스페이서(370)를 형성한다. 스페이서 형성 공정은 앞서 설명한 윙 스페이서 공정과 같이 스페이서막을 증착 후 이방성 식각을 통하여 형성한다. 스페이서(370)는 고농도 소오스 드레인 불순물 마스크가 됨으로 디바이스가 요구하는 디자인룰에 따라서 두께를 결정 형성한다. 본 발명에서는 MTO(middle temperature oxide)로 1000 옹스트롱 이내로 증착 후 형성 한다.
이후 도면에는 도시되지 않았지만 상기 스페이서(370)를 마스크 삼아 고농도 소오스 드레인 불순물을 기판(300)상에 형성 한다.
도 33을 참조하면, 상기 구조물들 및 기판(300) 전면에 식각 방지막(375)를 형성 한다. 식각 방지막(375) 물질은 질화막을 사용한다. 질화막은 CVD 방식으로 200 옹스트롱에서 500 옹스트롱 범위 내의 두께로 형성 한다. 상기 식각 방지막은 콘택 홀 형성시 식각 정지막으로 사용된다.
상기 식각 방지막(375)상에 제 1 층간 절연막(380)을 형성 한다. 상기 제 1 층간 절연막(380)은 편의상 단층으로 도시하였으나 구조물의 복잡한 구조상 적어도 2층 이상을 사용하며 주로 HDP(high density plasma) CVD 공정을 이용한다. 디바이스가 고집적화됨에 따라 간격은 좁고 깊이가 커지는 홀을 매울 때 기존 CVD는 홀 에지 부분이 두껍게 자라서 홀을 채우기 전 막이 형성되어 많은 보이드를 형성하였으나 HDP CVD 공정은 증착 공정과 미세한 화학적인 식각을 동시에 실현하여 보이드 형성을 막기 때문에 층간 절연막 형성시 매우 유용한 공정이다. 본 발명에서 제 1 층간 절연막(380) 형성 공정은 제 1차 HDP CVD 공정으로 2000 옹스트롱 정도의 막을 형성하고 약간의 습식 식각을 진행한 후 제 2차 HDP CVD로 6000 옹스트롱 이상의 막을 형성한 후 CMP 공정을 통하여 평탄화를 실시한다. 평탄화 후 도시 되지 않았지만 다음 사진 식각 공정을 하기 위해서 제 1 층간 절연막(380) 상에 층간 캡핑막과, 유기막, 방사 방지막을 형성 한다.
도 34를 참조하면, 제 1 층간 절연막(380)상에 있는 층간 캐핑막 유기막 방사 방지막을 이용 사진 식각 공정을 통하여 메탈 콘택(383)을 형성한다.
상기 메탈 콘택(383) 홀 상에 배리어 메탈(barrier metal)(384)을 스퍼터링(sputtering) 방법으로 100Å 두께로 형성한다. 배리어 메탈(barrier metal)(384) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 배리어 메탈(barrier metal)(384) 상에 텅스텐 플러그층(385)을 증착하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 35를 참조하면, 상기 제 1 층간 절연막(380) 및 텅스텐 플러그층(385) 상에 제 2 층간 절연막(386)을 형성한다. 제 2 층간 절연막(386)은 CVD 또는 Low-k 공정으로 형성한다. 제 2 층간 절연막(386) 안에 다마신 공정을 통하여 구리 디퓨전 방지 배리어(anti-diffusion barrier) 메탈층(387) 및 구리층(388)을 형성한다. 상기 구리 디퓨전 방지 배리어 메탈(anti-diffusion barrier metal)(387)은 Ta, Ta-TaN, 또는 Ti, Ti-TiN층으로 스퍼터링(sputtering) 방법으로 100Å에서 300Å 사이의 두께로 먼저 형성한다. 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(387) 물질은 질화물이 많으면 후속 공정의 부산물 부식에 강하나 구리층과 접착력이 약해져서 Ta, Ti 성질이 많이 함유된 형태로 형성한다.
상기 구리 디퓨젼 방지 배리어 메탈층(anti-diffusion barrier metal)(387)은 구리층(388)속의 구리 성분이 제 2 층간 절연막(386)으로 확산되는 것을 막고, 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(387)과 구리층(388) 및 접촉하는 제 2 층간 절연막(386) 간의 접촉강도를 높여준다.
상기 구리 디퓨젼 방지 배리어 메탈(anti-diffusion barrier metal)(387) 상부에 구리층(388)을 다마신 공법으로 형성한다. 구리층(388) 두께는 1000Å에서 3000Å 사이의 두께로 디바이스 특성에 따라서 형성한다. 상기 구리층(388)은 많은 데이터 전송이 필요한 비트라인(B/L)이 될 수 있다.
상기 구리층(388) 및 제 2 층간 절연막(386)상에 도면에는 표시되어 있지 않지만 식각 방지막 또는 구리 디퓨전 방지막으로 사용될 질화막층을 300Å에서 500Å 사이의 두께 값으로 형성한다.
도 36을 참조하면, 제 2 층간 절연막(386) 상에 제 3 층간 절연막(390)을 형성한다. 제 3 층간 절연막(390)은 산화막으로 3000Å에서 5000Å 사이의 두께 값으로 형성 한다.
상기 구리층(388) 상부를 접촉할 수 있는 콘택 홀을 통상의 사진 식각 방법으로 형성 한다. 콘택 홀은 구리층(388) 상부에 형성되는 것이 원칙이나, 사진공정 및 식각시 공정 변수에 따라서 약간의 미스 얼라인이 생겨서 언랜드(un-landed)된 상태가 종종 발생한다.
이러한 경우 식각 방지막(보이지 않음)이 식각 방지막 역할을 하지만 약간의 오버에칭(over etch) 현상이 일어나 구리 디퓨젼 방지 배리어 메탈(387)의 측면이 노출되는 현상이 발생한다.
또한 정얼라인이 되어서 구리층(388)과 일직선상으로 일치되었다 할지라도 구리 디퓨전 방지 배리어 메탈층(387) 상부가 약간 노출되는 현상이 발생한다.
콘택 홀 형성 후 콘택 홀 상에 텅스텐 배리어 메탈층을 바로 형성하면, 노출된 구리 디퓨전 방지 배리어 메탈층(387)의 Ta 성분과 텅스텐 배리어 메탈로 사용되는 텅스텐 질화막(WN)을 형성하기 위한 CVD 또는 ALD 공정의 소스가스인 WF6 성분이 W와 F로 분리되어 WN이 되면서 F에 의해서 배리어 부식(barrier corrosion)이 일어나 구리 디퓨젼 방지 배리어 메탈층(387)이 열화 된다.
이러한 현상을 화학적 반응식으로 살펴보면, 구리 디퓨젼 방지 배리어막이 Ta 성분인 경우, 5WF6 +6Ta = 6TaF5(부식물질)+5W 형태로 부식(corrosion)이 발생하며, Ti인 경우 , 2WF6 + 3Ti = 3TiF4(부식물질)+ 2W 형태로 부식(corrosion)이 발생한다.
이러한 부식(corrosion)이 발생하지 않게 하는 방법은 실시예 1과 같은 방법을 사용한다.
구리 배리어 메탈(387)이 텅스텐 배리어 메탈 소스가스와 결합하지 않는 안정화된 구조를 갖으려면, TaN, 또는 TiN 구조를 이루면 된다. 그러나 구리 디퓨젼 방지 배리어 메탈(387)이 TaN 구조로 질소(N) 성분을 많이 포함할 경우 디퓨젼 방지 및 텅스텐 배리어와 가스와 결합 부식(corrosion)은 억제될 수 있지만, 구리(388), 구리 디퓨젼 방지 배리어 메탈층(387) 및 층간 절연막(386) 간 결합력이 떨어져 배선의 리프팅(lifting) 현상에 의한 BM 또는 SM 현상이 발생 더 큰 문제를 유발한다.
그러므로 구리 디퓨젼 방지 배리어 메탈막(387)은 일정 농도 이상 질소(N)를 함유하는 물질층을 만들 경우 리프팅(lifting) 문제가 더욱 크게 부각되어 구리 디퓨젼 방지 배리어 메탈막(387)으로 사용할 수 없다. 상기 구리 디퓨전 방지 배리어 메탈막(387)의 질화 농도는 초기에는 디퓨전 방지 및 접착력(adhesion)를 위해서 약하게 존재해야 하며, 노출되어 텅스텐 배리어 금속막 소스 가스나, 기타 산화물질과 반응하여 부식되어 열화되는 것을 막기 위해서는 상당히 고농도의 질화물이 되어야 한다.
이러한 문제를 풀기 위해서는, 구리 디퓨젼 방지 배리어 메탈막(387) 형성시는 낮은 농도의 질화물 금속층을 형성하고, 노출되어 다른 배리어 금속층과 접촉하거나, 공기 중의 산화 물질과 결합될 수 있는 공정이 발생할 경우 노출된 구리 디퓨젼 방지 배리어 메탈막(387)을 질화처리하여 고농도 질화물로 전환하여 부식(corrosion) 및 열화 방지를 해야 한다.
도 37을 참조하면, 콘택홀 형성 후 홀 안을 N2-H2 플라즈마 처리를 한다. 이때 노출된 구리 디퓨젼 배리어 메탈(387a)의 Ta, 또는 Ti 성분은 질화 처리되어 TaN, TiN(387a)으로 변하고, 구리 표면에 존재하였던 구리 자연 산화막(CuO) 성분은 수소(H)와 결합 구리(Cu)로 환원된다.
초기에 형성된 구리 디퓨젼 배리어 메탈(387)의 구성은, Ta, Ta-TaN, 또는 Ti, Ti-TiN 구성이 주류를 이루었지만, N2-H2 플라즈마 처리를 당한 구리 디퓨젼 배리어 메탈 부분(387a)의 구성은, TiN-TiN, 또는 TaN-TaN 구조가 주류를 이루어 형성되어 부식에 영향을 받지 않은 질화 처리된 구리 디퓨전 방지 배리어 메탈이 된다.
상기의 개구 홀을 N2-H2 플라즈마를 상온에서 진행 후 진행 후, 텅스텐 배리어막(391)을 형성 한다. 상기 텅스텐 배리어막(391)은 텅스텐 질화막(WN)으로 소스 가스로 WF6와 NH3를 이용하여 CVD 또는 ALD 공정을 이용하여 20Å에서 300Å 사이의 두께로 형성 한다.
이때 이미 앞에서도 언급했듯이, 노출된 구리 디퓨젼 방지 배리어 메탈(387a)은 이미 질화처리 되어서, 구리 디퓨젼 방지 배리어 메탈(387a)의 Ta 또는 Ti 성분은 이미 TiN, TaN 성분이 주류를 이루고 있어서, WF6 성분에서 분리된 F와 반응하여 TaF5, TiF5가 되어서 리프팅(lifting) 되거나, 부식(corrosion)되는 현상이 일어나지 않는다.
구리 표면 또한 이미 자연 구리 산화막(CuO)이 제거되어 저항 성분이 없는 매우 좋은 구리 배선이 형성되어 있다.
상기 텅스텐 배리어 메탈(391)상에 텅스텐층(392)을 형성 한다. 상기 텅스텐층(392) 형성은 WF6와 B2H6 또는 WF6와 SiH4 소스가스를 이용한 ALD 및 CVD로 뉴클리에이션층(nucleation layer)을 형성 후 WF6 와 H2를 이용한 CVD-W 벌크 데포지션(bulk deposition) 공정을 진행하여 형성한다.
도 38을 참조하면, 텅스텐층(391) 형성 후 상부 금속층(3950)을 형성 한다.
추후 보호막(도시되지 않음)을 형성하면 일반적인 반도체 금속배선 구조를 갖는 플래시 디바이스가 형성된다.
상기 실시예 2에서 언급한 것처럼 최종 배선 구조는 Al를 사용해야 한다. 최종 배선과 구리 배선 사이는 비아(via) 콘택을 사용하여 연결해야 하는데 디바이스가 고집적화되면 종횡비가 커져서 Al으로 연결되기 어렵게 되어 갭필(gap fill) 능력이 좋은 텅스텐을 사용해야 한다.
비아(via)홀을 텅스텐으로 채우려면 배리어 메탈이 필요하다. 이때 종횡비가 크면 PVD보다 ALD 또는 CVD가 배리어 메탈 형성시 스텝 커버리지 및 양산성이 좋다. ALD 또는 CVD를 사용할 경우 소스 가스에서 분해된 F에 의해서 구리 디퓨젼 방지 배리어 메탈이 부식이 발생한다.
이러한 문제를 풀기 위해서는 본 발명의 실시예에서 보여주는 것처럼, 비아(via) 홀 형성 후 N2/H2 플라즈마를 처리하여 노출된 구리 디퓨전 방지 배리어 메탈을 질화 처리하여 부식에 강한 구리 디퓨젼 방지 배리어 메탈막을 만들어 주어야 한다.
N2-H2 플라즈마 표면 처리를 통한 금속 배선이 있는 디바이스를 이용하는 시스템 실시예 4
도 39는 N2/H2 플라즈마 처리를 통한 금속 배선이 있는 디바이스를 이용하여 시스템을 만든 블록다이어그램이다.
도 39를 참조하면, 시스템(500)은 메모리 컨트롤러(620)와 메모리(510)가 연결되어 있다. 상기 메모리는 앞 실시예 3에서 설명한 구리 배선 텅스텐 비아가 형성되면서 구리 배선의 구리 디퓨젼 방지 배리어 메탈 중 일부 노출 부위에서 N2/H2 플라즈마 처리를 하여 배선층을 만든 낸드 플래시 메모리 장치이다. 상기 메모리 장치는 낸드 플래시뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다.
상기 메모리 컨트롤러(520)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다. 상기 메모리 컨트롤러(620) 또한 실시예 1 또는 실시예 2의 사상을 이용한 구리 배선과 상층 배선 사이 비아(via) 홀 형성 후 N2/H2 플라즈마를 처리하여 노출된 구리 디퓨전 방지 배리어 메탈을 질화 처리하여 부식을 방지한 후 텅스텐 배리어 메탈과 텅스텐으로 비아홀을 충진한 디바이스이다.
시스템(500)은 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤한다. 이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용된다.
N2-H2 플라즈마 표면 처리를 통한 금속 배선이 있는 반도체 디바이스를 이용하는 시스템 실시예 5
도 40은 또 다른 N2/H2 플라즈마 처리를 통한 금속 배선이 있는 디바이스를 이용하여 시스템을 만든 블록다이어그램이다.
도 40을 참조하면, 본 실시예는 휴대용 장치(700)를 나타낸다. 앞서 말했듯이 메모리(510)은 구리 배선 텅스텐 비아가 형성되면서 구리 배선의 구리 디퓨젼 방지 배리어 메탈 중 일부 노출 부위에서 N2/H2 플라즈마 처리를 하여 배선층을 만든 낸드 플래시 메모리 장치이다. 휴대장치(700)은 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP(portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치(700) 메모리(510) 및 메모리 컨트롤러(620), 인코더/디코더(710), 표시 부재(720) 및 인터페이스(730)를 포함한다.
데이터는 인코더/디코더(710)에 의해 상기 메모리 컨트롤러(620)를 경유하여 상기 메모리(510)로부터 입출력된다. 도 40에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(710)로부터 상기 메모리(510)로 직접 입력될 수 있고, 상기 메모리(510)로부터 EDC(710)까지 직접 출력도 될 수 있다.
상기 EDC(710)는 상기 메모리(510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(710)는 상기 메모리 내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시킬 수 있다. 이와는 달리, 상기 EDC(710)는 상기 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(710)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(710)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
상기 EDC(710)는 상기 메모리(510)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(710)는 상기 메모리(510)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와는 달리, 상기 EDC(710)는 상기 메모리(510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를 들어, 상기 EDC(710)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(710)는 단지 디코더만을 포함할 수 있다. 예를 들면, 인코더 데이터를 이미 상기 EDC(710)로 입력받고, 메모리 컨트롤러(520) 및 또는 상기 메모리(510)로 전달될 수 있다.
상기 EDC(710)는 상기 인터페이스(730)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(730)는 알려진 표준(예를 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(730)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 상기 메모리(510)로부터 상기 인터페이스(730)를 경유하여 출력될 수 있다.
상기 표시 장치(720)는 상기 메모리(510)에서 출력되거나, 또는 EDC(710)에 의해서 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들어, 상기 표시 장치(720)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다. 본 실시예의 EDC(710)은 실시예 2의 사상 구리 배선 텅스텐 비아가 형성되면서 구리 배선의 구리 디퓨젼 방지 배리어 메탈중 일부 노출 부위에서 N2/H2 플라즈마 처리를 하여 배선층을 만든 논리형 또는 기능성 디바이스 이다.
N2-H2 플라즈마 표면 처리를 통한 금속 배선이 있는 반도체 디바이스를 이용하는 시스템 실시예 6
도 41은 또 다른 N2/H2 플라즈마 처리를 통한 금속 배선이 있는 디바이스를 이용하여 시스템을 만든 블록다이어그램이다.
도 41을 참조하면, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있으며 앞서와 같이 구리 배선 텅스텐 비아가 형성되면서 구리 배선의 구리 디퓨젼 방지 배리어 메탈중 일부 노출 부위에서 N2/H2 플라즈마 처리를 하여 배선층을 만든 플래시 메모리이다. 상기와 같은 컴퓨터 시스템은 플래시 메모리를 매인 저장 매체로 사용하는 노우트북 PC가 될 수 있다. 그리고 메모리(510)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(800)이 될 수 있다. 상기 메모리(510)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결될 수 있다. 도 41은 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화됨에 따라 기본적으로 들어갈 수 있는 요소이다.
본 발명의 모든 실시예의 사상들은 반도체 디바이스에서 최종 배선과 구리 배선 사이는 비아(via) 콘택을 사용하여 연결해야 하는데 디바이스가 고집적화되면 종횡비가 커져서 Al으로 연결되기 어렵게 되어 갭필(gap fill) 능력이 좋은 텅스텐을 사용해야 한다.
비아(via)홀을 텅스텐으로 채우려면 배리어 메탈이 필요하다. 이때 종횡비가 크면 PVD보다 ALD 또는 CVD가 배리어 메탈 형성시 스텝 커버리지에 좋다. ALD 또는 CVD를 사용할 경우 소스 가스 중 F에 의해서 구리 디퓨젼 방지 배리어 메탈이 부식이 발생한다.
이러한 문제를 풀기 위해서는 본 발명의 실시예들에서 보여주는 것처럼, 비아(via) 홀 형성 후 N2/H2 플라즈마를 처리하여 노출된 구리 디퓨전 방지 배리어 메탈을 질화 처리하여 부식을 방지한다.
상기 설명한 것과 같이, 최종 배선과 구리 배선 사이는 비아(via) 콘택을 사용하여 연결해야 하는데 디바이스가 고집적화되면 종횡비가 커져서 Al으로 연결되기 어렵게 되어 갭필(gap fill) 능력이 좋은 텅스텐을 사용해야 한다.
비아(via)홀을 텅스텐으로 채우려면 배리어 메탈이 필요하다. 이때 종횡비가 크면 PVD보다 ALD 또는 CVD가 배리어 메탈 형성시 스텝 커버리지 및 양산성이 좋다. ALD 또는 CVD를 사용할 경우 소스 가스 중 F에 의해서 구리 디퓨젼 방지 배리어 메탈이 부식이 발생한다.
이러한 문제를 풀기 위해서는 본 발명의 실시예에서 보여주는 것처럼, 비아(via) 홀 형성 후 N2/H2 플라즈마를 처리하여 노출된 구리 디퓨전 방지 배리어 메탈을 질화 처리하여 부식을 방지해야 한다.
이러한 구조는 DRAM, SRAM, NAND, NOR 플래시 또는 로직 디바이스 공정을 통해서 쉽게 응용할 수 있다.
본 발명의 사상을 이용할 경우 종횡비가 매우 큰 고집적 디바이스에서 저항 성분이 적고, 배리어 메탈층 부식이 없는 디바이스를 값싸고 대량으로 생산할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 구리 배선 및 비아 홀 텅스텐 플러그 형성 방법.
도 2 및 도 3은 일반적인 방법으로 구리 배선 및 비아 홀 텅스텐 플러그를 형성한 전자 현미경 사진.
도 4 및 도 7은 본 발명의 기술에 따라 구리 배선 및 텅스텐 플러그를 형성하는 제조방법 단면도.
도 8은 본 발명의 기술에 따라 Ar/H2 반응성 클리닝을 공정을 실시하여 형성한 금속층 배선 상태를 전자 현미경으로 관찰한 단면도.
도 9는 본 발명의 기술에 따라 N2/H2 플라즈마 공정을 실시하여 형성한 금속층 배선 상태를 전자 현미경으로 관찰한 단면도.
도 10은 본 발명의 기술에 따라 N2/H2 플라즈마 공정을 실시하여 형성한 금속층 배선중 구리 자연 산화막이 제거되는 상태를 관찰한 그래프.
도 11은 본 발명의 기술에 따라 N2/H2 플라즈마 공정을 실시하고 어닐링 공정을 실시한 경우 구리 질화물이 제거되는 상태를 관찰한 그래프.
도 12 및 도 13은 본 발명의 기술에 따라 Ar/H2 및 N2/H2 플라즈마 공정을 실시하여 형성된 금속층의 저항을 관찰한 그래프.
도 14 및 도 19는 본 발명의 기술에 따라 구리 배선 및 텅스텐 플러그가 있는 로직 디바이스를 형성하는 제조방법 단면도.
도 20 및 38은 본 발명에 실시예에 따라 만들어진 구리 배선 및 텅스텐 플러그가 있는 메탈 배선 구조를 갖는 NAND 플래시 메모리 소자의 제조 방법을 설명하 기 위한 단면도.
도 39는 본 발명의 기술에 따라 만들어진 반도체 디바이스를 사용하는 시스템을 나타내는 블록다이어그램.
도 40은 본 발명의 기술에 따라 만들어진 반도체 디바이스를 사용하는 다른 시스템을 나타내는 블록다이어그램.
도 41은 본 발명의 기술에 따라 만들어진 반도체 디바이스를 사용하는 또 다른 시스템을 나타내는 블록다이어그램.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200, 300: 반도체 기판 115, 225, 380: 제 1 층간 절연막
120, 235, 250,387: 구리 디퓨전 방지 배리어 메탈
130, 240, 255,388: 구리 배선층
180, 275, 392: 텅스텐층 140, 245,386: 제 2 층간 절연막
220: 게이트 전극 150, 260, 390: 제 3층간 절연막
398: 보호막 305: 터널 산화막
310: 터널 게이트 전극 315, 360:하드 마스크
320:소자 분리막 333:윙 스페이서
325:층간 유전막 340, 350, 355: 컨트롤 전극
370: 스페이서 397 상부 매탈 배선층
510: 메모리 620: 메모리 컨트롤러 710:EDC 720: 표시부재

Claims (22)

  1. 기판 상에 제1 배리어막 및 상기 제1 배리어막에 의해 저면과 측벽이 커버되는 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 상기 기판 상에 형성하는 단계;
    상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 상기 층간 절연막에 형성하는 단계;
    상기 제1 금속 배선의 노출된 부분을 적어도 질소를 포함하는 소스 가스를 사용하여 생성된 플라즈마로 처리하는 단계;
    상기 홀의 저면 및 측벽 상에 제2 배리어 막을 형성하는 단계; 및
    전기적 도전성 물질로 상기 홀을 채우는 단계를 포함하는 금속 배선 구조물 제조 방법.
  2. 제1항에 있어서, 상기 전기적 도전성 물질에 전기적으로 연결되는 제2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  3. 제2항에 있어서, 상기 제2 금속 배선은 알루미늄을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  4. 제3항에 있어서, 상기 전기적 도전성 물질과 상기 제2 금속 배선 사이에 제3 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  5. 제1항에 있어서, 상기 제1 금속 배선은 구리, 알루미늄, 금 또는 은을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  6. 제5항에 있어서, 상기 제1 금속 배선은 구리를 포함하고, 상기 제1 배리어막은 금속 혹은 금속 질화물을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  7. 제6항에 있어서, 상기 제1 배리어막은 티타늄, 탄탈륨, 티타늄 질화물 혹은 탄탈륨 질화물을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  8. 제7항에 있어서, 상기 제1 배리어막은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성되는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  9. 제1항에 있어서, 상기 전기적 도전성 물질은 텅스텐을 포함하고, 상기 제2 배리어막은 텅스텐 질화물을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  10. 제9항에 있어서, 상기 제2 배리어막은 원자층 증착(ALD) 공정, 순차 흐름 적층(SFD) 공정 혹은 펄스 핵형성층(PNL) 공정을 통해 형성되는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  11. 제9항에 있어서, 상기 제2 배리어막은 텅스텐 육불화물(WF6) 및 암모니아를 포함하는 소스 가스를 사용하는 공정에 의해 형성되는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  12. 제1항에 있어서, 상기 플라즈마는 질소 및 수소를 함유하는 소스 가스를 사용하여 생성되는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  13. 제1항에 있어서, 상기 홀을 형성하는 단계는 상기 제1 배리어막의 적어도 일부를 노출시키는 단계를 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  14. 제1항에 있어서, 아르곤 및 수소를 사용하여 상기 제1 금속 배선에 반응성 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  15. 기판 상에, 티타늄, 탄탈륨, 티타늄 질화물 혹은 탄탈륨 질화물을 포함하는 제1 배리어막 및 상기 제1 배리어막에 의해 저면과 측벽이 커버되며 구리를 포함하는 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 상기 기판 상에 형성하는 단계;
    상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 상기 층간 절연막에 형성하는 단계;
    상기 제1 금속 배선 및 상기 제1 배리어막이 형성된 상기 기판 상에 질화 플라즈마 처리 공정을 수행하는 단계;
    상기 홀의 저면 및 측벽 상에 텅스텐 질화물을 포함하는 제2 배리어 막을 형성하는 단계;
    텅스텐을 포함하는 전기적 도전성 물질로 상기 홀을 채워 플러그를 형성하는 단계; 및
    상기 플러그에 전기적으로 연결되며 알루미늄을 포함하는 제2 금속 배선을 형성하는 단계를 구비하는 금속 배선 구조물 제조 방법.
  16. 제15항에 있어서, 상기 플라즈마는 암모니아를 함유하는 소스 가스를 사용하여 생성되는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  17. 제1 배리어막 및 상기 제1 배리어막 상에 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선 및 상기 제1 배리어막을 커버하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 제1 금속 배선의 적어도 일부를 노출시키는 홀을 형성하는 단계;
    상기 제1 금속 배선의 노출된 부분을 질소 및 수소를 함유하는 소스 가스를 사용하여 생성된 플라즈마로 세정하는 단계;
    상기 홀에 제2 배리어 막을 증착하는 단계; 및
    전기적 도전성 물질로 상기 홀을 채우는 단계를 포함하는 금속 배선 구조물 제조 방법.
  18. 17항에 있어서, 상기 제1 금속 배선의 노출된 부분을 질소 및 수소를 함유하는 소스 가스를 사용하여 생성된 플라즈마로 세정하는 단계는 상기 제1 금속 배선의 노출된 부분 상에 형성된 자연 금속 산화막을 환원시키는 단계를 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  19. 18항에 있어서, 아르곤 및 수소를 사용하여 상기 제1 금속 배선 상에 반응성 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    17항에 있어서, 상기 제1 금속 배선은 구리를 포함하고, 상기 제1 배리어막은 티타늄, 탄탈륨, 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    20항에 있어서, 상기 제2 배리어막을 상기 홀에 증착시키는 단계는 텅스텐 육불화물(WF6)을 포함하는 소스 가스를 사용하여 상기 제2 배리어막을 증착시킴으로써 상기 제2 배리어막이 텅스텐 질화물을 포함하도록 하는 단계를 구비하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
  22. 17항에 있어서, 상기 홀을 전기적 도전성 물질로 채우는 단계는 상기 홀에 전기적 도전성 물질을 포함하는 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 금속 배선 구조물 제조 방법.
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