KR20060006336A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 금속배선 패턴을 형성하기 위한 비아 및/또는 트렌치 형성공정시 발생되는 기생 스페이서(parasite spacer) 및 마이크로 트렌치(micro trench)를 건식식각공정으로 제거한다. 따라서, 본 발명에서는 베리어막에 가해지는 스트레스에 의한 EM(Electro Migration), SM(Stress Migration), 보이드(void) 등을 생성을 방지할 수 있다. 이를 통해, 금속배선의 신뢰성을 향상시킬 수 있다.
반도체 소자, 금속배선, 금속 플러그, 구리 금속층, 기생 스페이서, 마이크로 트렌치

Description

반도체 소자의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 9 및 도 10은 종래기술에서 발생되는 기생 스페이서 및 마이크로 트렌치를 설명하기 위하여 도시한 TEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 게이트 산화막
14 : 폴리실리콘막 16 : 게이트 전극
18 : 소오스/드레인 영역 20 : 제1 층간절연막
22, 34 : 포토레지스트 패턴 26 : 금속 플러그
28 : 확산 방지막 30 : 제2 층간 절연막
32 : 반사 방지막 36 : 금속배선 패턴
38 : 기생 스페이서 및 마이크로 트렌치
42 : 금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선 형성공정시 발생되는 기생 스페이서에 의한 마이크로 트렌치의 형성을 방지하여 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 상기 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 상기 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 상기 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 동시에 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다.
그러나, 구리는 실리콘내의 인터스티셜 사이트(interstitial site)를 통한 확산이 매우 빠르게 이루어져 트랜지스터의 포화전류(saturation current), 문턱전압(threshold voltage) 및 누설전류(leakage current) 등 특성을 열화시키는 문제가 발생된다. 이로 인하여, 실리콘 기판과 금속배선을 접속시키기 위한 메탈 컨택(metal contact) 공정시 컨택 플러그(contact plug)로 구리 금속층이 사용될 수 없게 된다.
이러한 연유로, 컨택 플러그는 구리 대신에 텅스텐이 사용되고 있다. 일반적인, 컨택 플러그 형성방법은 컨택홀(contact hole) 내에 텅스텐(tungsten)을 매립한 후 CMP(Chemical Mechanical Polishing) 방식으로 평탄화하는 과정으로 이루어진다. 이처럼, 텅스텐을 이용하여 컨택 플러그를 형성할 경우에는 도 9 및 도 10의 원형에 나타낸 바와 같이 텅스텐과 구리 금속배선 간에 기생 스페이서에 의한 마이크로 트렌치(micro trench)가 발생된다. 이로 인하여, 베리어막인 Ta, TaN 등이 안정적으로 증착되지 않거나 증착이 되더라도 스트레스(stress)가 발생하여 EM(Electro Migration), SM(Stress Migration), 스트레스 인듀스드 보이드(stress induced void) 등을 생성시키게 된다. 여기서, 스트레스 인듀스드 보이드라 함은 반도체 소자 실제 적용시 구리 원자의 이동에 의해 보이드가 발생되는 것을 말한 다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 금속배선 형성공정시 발생되는 기생 스페이서에 의한 마이크로 트렌치의 형성을 방지하여 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 제1 층간 절연막 내에 금속 플러그가 형성된 반도체 기판이 제공되는 단계와, 상기 제1 층간 절연막 상에 제2 층간 절연막을 증착하는 단계와, 제1 식각공정을 실시하여 상기 금속 플러그의 상부를 노출시켜 금속배선 패턴을 형성하는 단계와, 제2 식각공정을 실시하여 노출되는 상기 금속 플러그를 리세스(recess)시키는 동시에 상기 금속배선 패턴 형성공정시 상기 금속 플러그의 상부 양측벽의 상기 제1 층간 절연막에 발생된 마이크로 트렌치(micro trench)를 제거하는 단계와, 상기 금속배선 패턴이 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 웰(well) 이온주입공정과 문턱전압 이온주입공정을 실시하여 반도체 기판(10)에 웰영역(미도시)과 문턱전압 이온주입영역(미도시)을 형성한다. 이때, 반도체 기판(10)의 손상을 방지하기 위하여 웰 이온주입공정과 문턱전압 이온주입공정을 실시하기 전 반도체 기판(10) 상에 스크린 산화막(screen oxide)을 형성할 수도 있다.
그런 다음, 반도체 기판(10) 상에 게이트 산화막(12)을 형성한다. 이때, 게이트 산화막(12)은 습식산화(wet oxidation)공정 및 어닐(anneal)공정으로 형성할 수 있다. 이 경우, 습식산화공정은 750℃ 내지 800℃의 온도범위 내에서 실시되고, 어닐공정은 900℃ 내지 910℃ 온도범위에서 N2 가스 이용하여 20분 내지 30분 간 실시된다.
그런 다음, 게이트 산화막(12) 상에 폴리 실리콘막(14)을 증착한다. 이때, 폴리 실리콘막(14)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 450℃ 내지 600℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착할 수 있다.
그런 다음, 포토리소그래피(photolithography) 공정을 실시하여 폴리 실리콘막(14) 및 게이트 산화막(12)을 순차적으로 패터닝하여 게이트 전극(16)을 형성한다.
그런 다음, 게이트 전극(16)의 양측으로 노출되는 반도체 기판(10)에 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역(18)을 형성한다. 여기서, 소오스/드레인 영역(18)은 저농도 접합영역과 고농도 접합영역으로 이루어질 수 있다. 이 경우, 저농도 접합영역은 게이트 전극(16)을 정의한 후 저농도 이온주입공정을 실시하여 형성한다. 고농도 접합영역은 저농도 접합영역을 형성한 후 게이트 전극(16)의 양측벽에 스페이서(미도시)를 형성하고, 이 스페이서를 이온주입마스크로 이용하여 고농도 이온주입공정을 실시하여 형성한다. 한편, 고농도 접합영역은 저농도 접합영역보다 깊게 형성된다.
그럼 다음, 소오스/드레인 영역(18)이 형성된 전체 구조 상부에 코발트(Co) 또는 티타늄(Ti) 또는 니켈(Ni) 또는 이 들이 적층된 구조로 이루어진 금속층(미도시)을 증착한다.
그런 다음, 상기 금속층에 대하여 열처리 공정을 실시하여 게이트 전극(16) 과 소오스/드레인 영역(18) 상에 실리사이드층(미도시)을 형성한다. 이때, 금속층이 코발트로 이루어진 경우 열처리 공정은 2번에 걸쳐 나누어 실시하고, 티타늄으로 이루어진 경우에는 한번에 실시하는 것이 바람직하다. 이는 코발트의 경우 비저항이 낮은 CoSi2을 형성하기 위해서는 2번의 걸친 열처리 공정을 통해 상전이 시켜야 기하기 때문이다. 물론, 2번에 걸친 열처리 공정 사이에는 미반응된 반응물질을 제거하기 위한 세정공정이 실시된다.
도 2를 참조하면, 실리사이드층이 형성된 전체 구조 상부에 절연막(20)(이하, '제1 층간 절연막'이라 함)을 증착한다. 이때, 제1 층간 절연막(20)은 유전상수가 1.8 내지 5.0인 저유전물질로 형성하는 것이 바람직하며, 그 두께는 반도체 기판(10)으로부터 5000Å 내지 15000Å의 두께로 형성한다. 예컨대, 제1 층간 절연막(20)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 CDO(Carbon Doped Oxide) 등으로 형성할 수 있다, 즉, SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소, 탄소, 메틸, 실리콘 또는 인 등이 결합(substitutional) 또는 삽입(interstitial)된 막으로 형성할 수 있다.
그런 다음, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제1 층간 절연막(20)을 평탄화한다.
도 3을 참조하면, 평탄화된 제1 층간 절연막(20)을 포함하는 전체 구조 상부 에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 22)을 형성한다.
그런 다음, 포토레지스트 패턴(22)을 식각 마스크로 이용한 식각공정을 실시하여 제1 층간절연막(20)을 패터닝하여 게이트 전극(16) 사이로 소오스/드레인 영역(18)이 노출되는 컨택홀(24)을 형성한다. 여기서, 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)를 주식각가스로 하고, O2, N2, Ar, He 등을 첨가가스로 하여 실시한다.
그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(22)을 제거한다.
도 4를 참조하면, 컨택홀(24)을 포함하는 전체 구조 상부면의 단차를 따라 베리어막(barrier film, 미도시)을 증착한다. 여기서, 베리어막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이 들이 적어도 2층 이상 적층된 구조로 형성될 수 있다. 예컨대, 베리어막이 Ti막/TiN막 적층 구조로 이루어진 경우 Ti막은 접착층(glue layer)로 기능한다. 그리고, 이 들은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착될 수 있다.
그런 다음, 컨택홀(24)이 매립되도록 전체 구조 상부에 금속물질을 증착한 다. 여기서, 금속물질은 텅스텐 또는 알루미늄으로 형성할 수 있다. 바람직하게는 텅스텐으로 형성한다.
그런 다음, CMP 공정 또는 SF6/Cl2/BCl3 등 주기율표상 할로겐족 원소가 포함된 식각가스를 주식각가스로 하고, O2, N2, Ar 또는 He 가스 등의 첨가가스를 이용한 에치백(etchback) 공정으로 평탄화 공정을 실시하여 금속 플러그(26)을 형성한다.
도 5를 참조하면, 금속 플러그(26)를 포함하는 전체 구조 상부에 확산 방지막(28)을 증착할 수 있다. 여기서, 확산 방지막(28)은 SiON, SiN 또는 SiC 등의 물질로 형성될 수 있다. 즉, 확산 방지막(28)은 실리콘에 산소, 질소, 탄소 및 메틸 중 하나 이상이 결합된 물질로 형성된다. 그리고, 그 두께는 100Å 내지 1000Å의 두께로 형성될 수 있다. 한편, 확산 방지막(28)은 후속 금속배선(도 8의 '42'참조)을 구리금속으로 형성할 경우 구리 원자가 확산되는 것을 방지하기 위하여 형성된다.
그런 다음, 확산 방지막(28) 상에 절연막(30)(이하, '제2 층간 절연막'이라 함)을 증착한다. 여기서, 제2 층간 절연막(30)은 제1 층간 절연막(20)과 동일한 물질로 1000Å 내지 8000Å의 두께로 증착될 수 있다.
그런 다음, 제2 층간 절연막(30) 상에 반사 방지막(32)을 증착할 수 있다. 여기서, 반사 방지막(32)은 유기(organic) 물질 또는 SiON 등의 무기(inorganic) 물질로 200Å 내지 1500Å의 두께로 증착될 수 있다.
도 6을 참조하면, 반사 방지막(32)을 포함하는 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(34)을 형성한다.
그런 다음, 포토레지스트 패턴(34)을 이용한 식각공정을 실시하여 반사 방지막(32), 제2 층간 절연막(30) 및 확산 방지막(28)을 패터닝하여 금속 플러그(26)의 상부를 노출시킨다. 이로써, 비아홀(via hole) 및/또는 트렌치(trench)(36)(이하, '금속배선 패턴'이라 함)가 형성된다. 이때, 확산 방지막(28) 식각은 그 두께보다 30% 이상의 식각량을 목표로 한다. 그리고, 식각공정은 건식식각방식으로 실시되며, CxHyFz(x,y,z는 0 또는 자연수)를 주식각가스로 하고, 이 주식각가스에 O2, N2, Ar, He 등을 첨가하여 실시한다. 여기서, y와 z에 대한 x의 비율을 증가시키면 C/F 비율이 증가하게 되어 확산 방지막(28)에 대한 식각 선택비를 높일 수 있다. 또한, O2, N2, Ar, He 가스 등의 첨가 비율을 감소시키면 식각 선택비를 높일 수 있다. 이에 반해, y와 z에 대한 x의 비율의 감소시키거나, O2, N2, Ar, He 가스 등의 첨가 비율을 증가시키면 C/F 비율이 감소되어 확산 방지막(28)에 대한 식각 선택비를 감소시킬 수 있다. 이 과정에 의해 금속 플러그(26)의 상부 양측벽 부위에는 기생 스페이서 및 마이크로 트렌치(38)가 형성된다.
도 7을 참조하면, 포토레지스트 패턴(34)을 이용한 식각공정을 실시하여 금속 플러그(26)를 리세스(recess)시키고, 금속 플러그(26)의 양측벽에 위치되는 제1 층간 절연막(20)의 상부의 일부를 식각하여 도 6에서 형성된 마이크로 트렌치(38) 를 제거한다. 도시된 '40'과 같이 기생 스페이서에 의한 마이크로 트렌치(도 6의 '36'참조)가 존재하지 않는다. 이때, 식각공정은 금속 플러그(26)를 건식식각할 수 있는 식각가스(예컨대, SF6, Cl2, BCl3 등)와, 기생 스페이서에 의한 마이크로 트렌치(38) 등을 제거할 수 있는 식각가스(예컨대, SF6, CxHyFz(x,y,z는 0 또는 자연수))를 이용한다.
도 8을 참조하면, 스트립 공정을 실시하여 포토레지스트 패턴(34)를 제거한 후 반사 방지막(32)을 제거한다.
그런 다음, 금속배선 패턴(36)를 포함하는 전체 구조 상부면의 단차를 따라 베리어막(미도시)을 증착한다. 여기서, 베리어막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이 들이 적어도 2층 이상 적층된 구조로 형성될 수 있다. 예컨대, 베리어막이 Ti막/TiN막 적층 구조로 이루어진 경우 Ti막은 접착층로 기능한다. 그리고, 이 들은 PVD, CVD 또는 ALD 방식으로 증착될 수 있다.
그런 다음, 금속배선(36)가 매립되도록 전체 구조 상부에 금속물질을 증착한다. 여기서, 금속물질은 Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium), Co 및 구리 중 어느 하나로 이루어진 금속층으로 형성될 수도 있다. 바람직하게는 구리로 형성한다.
그런 다음, 금속물질이 증착된 전체 구조 상부에 대하여 CMP 공정 또는 SF6/Cl2/BCl3 등 주기율표상 할로겐족 원소가 포함된 식각가스를 주식각가스로 하 고, O2, N2, Ar 또는 He 가스 등의 첨가가스를 이용한 에치백 공정으로 평탄화 공정을 실시하여 금속배선(42)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 금속배선 패턴을 형성하기 위한 비아 및/또는 트렌치 형성공정시 발생되는 기생 스페이서(parasite spacer)에 의한 마이크로 트렌치(micro trench)를 건식식각공정으로 제거함으로써 베리어막에 가해지는 스트레스에 의한 EM(Electro Migration), SM(Stress Migration), 보이드(void) 등을 생성을 방지할 수 있다. 이를 통해, 금속배선의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. (a) 제1 층간 절연막 내에 금속 플러그가 형성된 반도체 기판이 제공되는 단계;
    (b) 상기 제1 층간 절연막 상에 제2 층간 절연막을 증착하는 단계;
    (c) 제1 식각공정을 실시하여 상기 금속 플러그의 상부를 노출시켜 금속배선 패턴을 형성하는 단계;
    (d) 제2 식각공정을 실시하여 노출되는 상기 금속 플러그를 리세스(recess)시키는 동시에 상기 금속배선 패턴 형성공정시 상기 금속 플러그의 상부 양측벽의 상기 제1 층간 절연막에 발생된 기생 스페이서(parasite spacer) 및 마이크로 트렌치(micro trench)를 제거하는 단계; 및
    (e) 상기 금속배선 패턴이 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 식각공정은 CxHyFz(x,y,z는 0 또는 자연수) 가스를 이용하여 실시하거나, 상기 CxHyFz 주식각가스에 O2, N2, Ar 및 He 중 적어도 어느 하나의 첨가가스를 첨가시켜 실시하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제2 식각공정은 SF6, Cl2, BCl3 또는 CxHyFz(x,y,z는 0 또는 자연수) 식각가스를 이용하여 실시하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 층간 절연막은 1.8 내지 5.0 유전상수를 갖는 물질로 형성하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 층간 절연막은 BPSG, PSG, PETEOS, USG, FSG 또는 CDO으로 형성되는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 층간 절연막은 SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소, 탄소, 메틸, 실리콘 또는 인이 결합 또는 삽입된 막으로 형성된 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 금속배선을 구리 금속물질로 형성할 경우에는 상기 (b) 단계에서, 상기 제1 층간 절연막 상에 상기 제2 층간 절연막을 증착하기 전에 상기 제1 층간 절연막 상에 확산 방지막을 증착하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
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