KR100874829B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계; 상기 콘택 플러그 및 그에 인접한 제 1 층간 절연막의 표면이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계; 상기 금속막을 표면으로부터 소정두께만큼 1차적으로 연마하는 단계; 및 상기 금속막이 비아홀 내부에만 남도록 2차적으로 연마하여 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
금속배선, CMP, 연마제, 패드
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2는 종래 기술에 의한 반도체 소자의 금속배선 형성방법에서 금속막의 CMP 장치를 나타낸 개략적인 모식도
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
일반적으로 반도체 웨이퍼 칩의 고밀도 고집적화 됨에 따라 디자인 룰이 엄격하고 마진이 없어 메탈 배선을 형성하는데 고도의 기술을 요한다.
특히, 비아와 금속 간의 마진이 없거나 비아가 금속 위를 살짝 벗어나게 디자인하는 경우 비아홀을 형성시 금속 손실(metal loss)이 발생되어 비아와 금속간 저항이 높게 되어 일렉트로-마이그레이션(electro-migration)에 매우 좋지 않게 되 며 품질의 신뢰성을 저하시킬 수 있다.
따라서 금속을 알루미늄대신 텅스턴을 사용하여 배선을 연결하게 되는데 이때 텅스텐을 CMP(Chemical Mechanical Polishing)할 때 금속 리세스(metal recess)가 발생되게 되어 이 또한 수율 및 신뢰성저하의 원인이 된다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(11)의 소자 분리 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)상에 폴리 실리콘층을 증착한 후, 선택적으로 패터닝하여 게이트 전극(14)을 형성한다.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 영역(15)을 형성한다.
그리고 상기 반도체 기판(11)의 전면에 산화막이나 질화막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(14)의 양측면에 측벽 스페이서(16)를 형성한다.
이어, 상기 게이트 전극(14) 및 측벽 스페이서(16)를 마스크로 이용하여 반도체 기판(11)의 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(17)을 형성한다.
상기와 같은 공정을 통하여 게이트 산화막(13), 게이트 전극(14), LDD 영역(15) 및 소오스/드레인 불순물 영역(17)을 구비한 단위 트랜지스터를 완성한다.
그리고 상기 트랜지스터를 포함한 반도체 기판(11)의 전면에 실리콘 질화막(18)을 형성한다.
도 1b에 도시한 바와 같이, 상기 실리콘 질화막(18)상에 산화막 등의 제 1 층간 절연막(19)을 형성한 후 화학적 기계적 연마(Chemical Mechanical Polishing)법으로 상기 제 1 층간 절연막(19)의 표면을 평탄화한다.
이어서, 포토 및 식각 공정을 통해 상기 게이트 전극(14) 및 소오스/드레인 불순물 영역(17)의 일부 표면이 노출되도록 상기 실리콘 질화막(18)의 표면이 드러날 때까지 상기 제 1 층간 절연막(19) 및 실리콘 질화막(18)을 선택적으로 제거하여 콘택홀(20)을 형성한다.
도 1c에 도시한 바와 같이, 상기 콘택홀(20)을 포함한 반도체 기판(11)의 전면에 제 1 금속막을 증착하고, 전면에 CMP 공정을 실시하여 상기 콘택홀(20) 내부에 콘택 플러그(21)를 형성한다.
도 1d에 도시한 바와 같이, 상기 콘택 플러그(21)를 포함한 반도체 기판(11)의 전면에 제 2 층간 절연막(22)을 형성하고, 포토 및 식각 공정을 통해 상기 콘택 플러그(21) 및 그에 인접한 제 1 층간 절연막(19)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(22)을 선택적으로 제거하여 비아홀(23)을 형성한다.
도 1e에 도시한 바와 같이, 상기 비아홀(23)을 포함한 반도체 기판(11)의 전면에 제 2 금속막을 증착하고, 상기 제 2 층간 절연막(22)의 상부 표면을 타겟으로 CMP 공정을 실시하여 상기 비아홀(23)의 내부에 상기 콘택 플러그(21)와 연결되는 금속배선(24)을 형성한다.
도 2는 종래 기술에 의한 반도체 소자의 금속배선 형성방법에서 금속막의 CMP 장치를 나타낸 개략적인 모식도이다.
도 2에 도시한 바와 같이, 금속막을 연마 시 플래튼 1(30)과 플래튼 2(40)는 연마(polish) 패드를 사용하고, 플래튼 3(50)은 크리닝(cleaning) 패드를 사용한다.
이때, 플래튼 1(30)과 플래튼 2(40)의 연마 패드는 폴리우레탄 계열의 소프트한 패드를 사용하고, 실리카 연마재(abrasive)에 과산화 수소계열의 메탈산화제인 화학물질을 섞어 만든 연마제를 사용하여 연마하게 된다.
이러한 구성의 패드와 연마제를 사용시 금속막인 텅스텐과 산화막의 선택비가 높고 패드가 유연하여 금속배선을 형성하기 위한 텅스텐의 연마 시 텅스텐 리세스(recess)가 발생하여 소자의 신뢰성이 저하된다.
본 발명은 금속배선을 형성하기 위한 금속막의 연마시 2단계로 나누어 서로 다른 연마제를 이용하여 연마함으로써 금속 리세스를 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 반도체 기판에 게이트 전극 및 소오스/드레인 불순물 영역을 갖는 트랜지스터를 형성하는 단계; 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 게이트 전극 및 소오스/드레인 불순물 영역이 소정부분 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계; 상기 콘택 플러그 및 그에 인접한 제 1 층간 절연막의 표면이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계; 상기 금속막을 표면으로부터 소정두께만큼 1차적으로 연마하는 단계; 및 상기 금속막이 비아홀 내부에만 남도록 2차적으로 연마하여 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계; 상기 콘택 플러그 및 그에 인접한 제 1 층간 절연막의 표면이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계; 상기 금속막을 표면으로부터 소정두께만큼 1차적으로 연마하는 단계; 및 상기 금속막이 비아홀 내부에만 남도록 2차적으로 연 마하여 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다
도 3a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(101)의 소자 분리 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(102)을 형성한다.
이어, 상기 반도체 기판(101)상에 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103)상에 폴리 실리콘층을 증착한 후, 선택적으로 패터닝하여 게이트 전극(104)을 형성한다.
이어, 상기 게이트 전극(104)을 마스크로 이용하여 상기 반도체 기판(101)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(104) 양측의 반도체 기판(101) 표면내에 LDD 영역(105)을 형성한다.
그리고 상기 반도체 기판(101)의 전면에 산화막이나 질화막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(104)의 양측면에 측벽 스페이서(106)를 형성한다.
이어, 상기 게이트 전극(104) 및 측벽 스페이서(106)를 마스크로 이용하여 반도체 기판(101)의 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(107)을 형성한다.
상기와 같은 공정을 통하여 게이트 산화막(103), 게이트 전극(104), LDD 영역(105) 및 소오스/드레인 불순물 영역(107)을 구비한 단위 트랜지스터를 완성한다.
그리고 상기 트랜지스터를 포함한 반도체 기판(101)의 전면에 실리콘 질화막(108)을 형성한다.
도 3b에 도시한 바와 같이, 상기 실리콘 질화막(108)상에 산화막 등의 제 1 층간 절연막(109)을 형성한 후 화학적 기계적 연마(Chemical Mechanical Polishing)법으로 상기 제 1 층간 절연막(109)의 표면을 평탄화한다.
이어서, 포토 및 식각 공정을 통해 상기 게이트 전극(104) 및 소오스/드레인 불순물 영역(107)의 일부 표면이 노출되도록 상기 실리콘 질화막(108)의 표면이 드러날 때까지 상기 제 1 층간 절연막(109) 및 실리콘 질화막(108)을 선택적으로 제거하여 콘택홀(110)을 형성한다.
도 3c에 도시한 바와 같이, 상기 콘택홀(110)을 포함한 반도체 기판(101)의 전면에 제 1 금속막을 증착하고, 전면에 CMP 공정을 실시하여 상기 콘택홀(110) 내부에 콘택 플러그(111)를 형성한다.
도 3d에 도시한 바와 같이, 상기 콘택 플러그(111)를 포함한 반도체 기판(101)의 전면에 제 2 층간 절연막(112)을 형성하고, 포토 및 식각 공정을 통해 상기 콘택 플러그(111) 및 그에 인접한 제 1 층간 절연막(109)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(112)을 선택적으로 제거하여 비아홀(113)을 형성한다.
도 3e에 도시한 바와 같이, 상기 비아홀(113)을 포함한 반도체 기판(101)의 전면에 CVD 방식으로 제 2 금속막(114)을 증착한다.
여기서, 상기 제 2 금속막(114)으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
도 3f에 도시한 바와 같이, 상기 제 2 금속막(114)을 표면으로부터 소정두께만큼 1차적으로 연마하여 제거한다.
여기서, 상기 제 2 금속막(114)의 1차적인 연마는 폴리우레탄 계열의 소프트한 패드를 사용하고, 실리카 연마제에 과산화 수소계열의 메탈산화제인 화학물질을 섞어 만든 회전(rolling) 연마제를 사용하여 연마한다.
도 3g에 도시한 바와 같이, 상기 1차적으로 연마가 완료된 제 2 금속막(114)을 2차적으로 연마하여 상기 비아홀(113) 내부에 상기 콘택 플러그(111)와 전기적으로 연결되는 금속배선(114a)을 형성한다.
여기서, 상기 제 2 금속막(114)의 2차적인 연마는 하드한 연마 패드를 사용하고, 패드위에 연마제가 붙어 있는 고정 연마제 패드를 사용한다.
따라서 상기와 같은 하드한 고정 연마제 패드는 금속막과 층간 절연막의 선택비가 낮고 패드가 경직성이 금속 리세스를 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, 비아홀 내부에 금속배선을 형성하기 위한 금속막의 연마 공정시 2단계로 나누어 진행하고 다른 연마제를 사용함으로써 금속 리세스 발생을 방지할 수 있기 때문에 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (5)
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- 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 내부에 콘택 플러그를 형성하는 단계;상기 콘택 플러그를 포함한 제 1 층간 절연막의 전면에 제 2 층간 절연막을 형성하는 단계;상기 콘택 플러그 및 그에 인접한 제 1 층간 절연막의 표면이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 제 2 층간 절연막의 전면에 금속막을 형성하는 단계;상기 금속막을 표면으로부터 소정두께만큼, 폴리우레탄 계열의 소프트한 패드를 사용하여, 1차적으로 연마하는 단계; 및상기 금속막이 비아홀 내부에만 남도록 2차적으로 연마하여 금속배선을 형성하는 단계가 포함되어 구성되며,상기 금속막의 1차적인 연마는 실리카 연마제에 과산화 수소계열의 메탈산화제인 화학물질을 섞어 만든 회전 연마제를 사용하여 연마하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 내부에 콘택 플러그를 형성하는 단계;상기 콘택 플러그를 포함한 제 1 층간 절연막의 전면에 제 2 층간 절연막을 형성하는 단계;상기 콘택 플러그 및 그에 인접한 제 1 층간 절연막의 표면이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 제 2 층간 절연막의 전면에 금속막을 형성하는 단계;상기 금속막을 표면으로부터 소정두께만큼, 폴리우레탄 계열의 소프트한 패드를 사용하여, 1차적으로 연마하는 단계; 및상기 금속막이 비아홀 내부에만 남도록 2차적으로 연마하여 금속배선을 형성하는 단계가 포함되어 구성되며,상기 금속막의 2차적인 연마는 하드한 연마 패드를 사용하고, 패드위에 연마제가 붙어 있는 고정 연마제 패드를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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