JPH11204520A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 金属プラグをＣＭＰ法により形成する場合
に、プラグの粗密に起因して発生するオキサイドロスを
防止する。 【解決手段】 半導体基板１の主面にＭＩＳＦＥＴＱｎ
を形成し、それを覆うシリコン酸化膜を堆積した後、こ
れをＣＭＰ法で研磨して平坦な層間絶縁膜７を形成す
る。次に、層間絶縁膜７上に５０ｎｍ膜厚のシリコン窒
化膜１３を堆積し、接続孔８を開口して、接続孔８を埋
め込む窒化チタン膜９ａおよびタングステン膜９ｂを堆
積する。その後、窒化チタン膜９ａおよびタングステン
膜９ｂをＣＭＰ法により研磨し、接続孔８内に金属プラ
グ９を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体集積回路素
子と配線、あるいは、異層配線間の接続に金属プラグが
用いられる半導体集積回路装置およびその製造方法に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の高集積化および高
性能化を図るため、素子の微細化に加えて、配線の微細
化および高導電率化を図る必要がある。このため、配線
と半導体基板との接続、あるいは、異層配線間の接続
に、タングステンプラグが用いられる。

【０００３】このタングステンプラグの製造方法として
は、タングステンの選択成長を用いた方法、ブランケッ
トタングステンＣＶＤ（Chemical Vapor Deposition ；
化学的気相堆積）法等によりタングステン膜を堆積した
後にこれをエッチバックする方法等が知られている。プ
ロセスの安定性、あるいは絶縁性の良好さの点から、タ
ングステン膜の堆積後のエッチバックによる方法が多く
用いられている。また、エッチバックの方法には、ドラ
イエッチングによるエッチバック法もあるが、微細加工
への適用容易性等の観点から、ＣＭＰ（Chemical Mecha
nical Polishing ；化学的機械的研磨）法が近年用いら
れるようになっている。

【０００４】

【発明が解決しようとする課題】ところが、ＣＭＰ法を
用いたタングステンプラグの形成においては、タングス
テン膜と、タングステンプラグが形成されるシリコン酸
化膜とのＣＭＰの研磨速度の相違に起因して、タングス
テンプラグが密に形成されている領域で研磨速度が速く
なり、ＣＭＰの研磨後の表面平坦性が保持できないとい
う、いわゆるオキサイドロスが発生する問題が指摘され
ている。オキサイドロスが発生すると、層間絶縁膜に薄
い部分が生じ、このような部分で配線層間の耐圧劣化が
発生し、また、その後のフォトリソグラフィプロセスに
おいて露光焦点が合わせ難くなって、半導体集積回路装
置の信頼性を低下するとともに、歩留まりの低下を来す
場合がある。また、ＣＭＰにより表面に傷（スクラッ
チ）が発生し、このスクラッチ部に残存した導電性物質
が配線間のショートあるいは信頼性低下の原因となると
いう問題が指摘されている。

【０００５】このような指摘は、たとえば、T.Myers et
al.,IMPROVED TUNGSTEN CMP TECHNOLOGY FOR SEMICOND
UCTOR DEVICE FABRICATION,1997 CMP-MIC,p99(1997) に
記載されており、同文献においては、ＣＭＰの用いる研
磨剤（スラリ）の砥粒の種類や酸化剤の成分および組成
を最適化して前記問題点に対処する解決法が開示されて
いる。

【０００６】しかし、前記文献に記載の解決法では、根
本的にオキサイドロスあるいはスクラッチの防止をする
には至らない。また、スラリの供給をメーカに頼らざる
を得ず、スラリに依存しない解決法が望まれる。

【０００７】また、スラリに用いられる材料には、鉄あ
るいはカリウム等が多く含まれ、これらイオン性の強い
金属が半導体集積回路装置に好ましくないことは周知の
とおりであるため、ＣＭＰ後の洗浄が十分に行われる必
要がある。しかし、現実にはこれら金属不純物の残留レ
ベルを十分に低いレベル、たとえば１０¹¹ａｔｏｍ／ｃ
ｍ² のオーダーにまで、洗浄のみによって低減すること
は困難である。

【０００８】本発明の目的は、金属プラグをＣＭＰ法に
より形成する場合に、プラグの粗密に起因して発生する
オキサイドロスを防止することにある。

【０００９】また、本発明の目的は、金属プラグをＣＭ
Ｐ法により形成する場合に発生するスクラッチを防止す
ることにある。

【００１０】また、本発明の目的は、ＣＭＰ後の不純物
の残留レベルを十分に低いレベルに低減することにあ
る。

【００１１】また、本発明の目的は、半導体集積回路装
置の高い性能の維持、信頼性の向上および歩留まりの向
上を図ることにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】（１）本発明の半導体集積回路装置は、そ
の主面に半導体集積回路素子を有する半導体基板と、半
導体基板上に堆積された層間絶縁膜と、層間絶縁膜に開
口された接続孔にＣＭＰ法を用いて形成され、半導体基
板の主面の半導体集積回路素子に接続されるプラグと、
プラグに接続され、層間絶縁膜上に形成された配線とを
含む半導体集積回路装置であって、層間絶縁膜には、プ
ラグが密に形成された第１領域と、プラグが疎に形成さ
れた第２領域とを有し、第１領域のプラグの半導体基板
の主面からの標高と、第２領域のプラグの半導体基板の
主面からの標高とは、ほぼ同一であるものである。

【００１５】このような半導体集積回路装置によれば、
第１領域のプラグであっても第２領域のプラグであって
も、その標高差がほぼ等しいため、オキサイドロスは発
生しておらず、配線層間の耐電圧が確保される。また、
プラグ形成後のフォトリソグラフィ工程においての露光
焦点合わせが容易となってフォーカスマージンが増加
し、安定して加工することができるため歩留まりの向上
を図ることができる。

【００１６】なお、プラグは、半導体基板と第１層配線
とを接続する最下層のプラグに限られず、第１層配線と
第２層配線とを接続する第２層プラグ、その他それより
上層の全てのプラグ（第２のプラグ）でもよい。すなわ
ち、本発明の半導体集積回路装置は、前記配線上に形成
された第２の層間絶縁膜と、第２の層間絶縁膜に開口さ
れた接続孔にＣＭＰ法を用いて形成された第２のプラグ
とを含み、第２の層間絶縁膜には、第２のプラグが密に
形成された第１領域と、第２のプラグが疎に形成された
第２領域とを有し、第１領域の第２のプラグの半導体基
板の主面からの標高と、第２領域の第２のプラグの半導
体基板の主面からの標高とは、ほぼ同一であるものであ
る。

【００１７】また、第１領域のプラグまたは第２のプラ
グの標高と、第２領域のプラグまたは第２のプラグの標
高との差は、１００ｎｍ未満とすることができる。第１
領域および第２領域での各プラグの標高差はないこと
（標高が同一）が最も好ましいが、ある程度の標高差は
許容できる。この具体的な標高差として、本発明者らの
経験に基づき、１００ｎｍ未満を例示したものである。
より好適には５０ｎｍ以下が好ましい。

【００１８】また、層間絶縁膜または第２の層間絶縁膜
はシリコン酸化膜からなり、プラグまたは第２のプラグ
は主にタングステンからなるものとすることができる。

【００１９】また、層間絶縁膜の表面または第２の層間
絶縁膜の表面に残留する金属不純物は、１×１０¹²ａｔ
ｏｍ／ｃｍ² 以下とすることができる。このように残留
不純物濃度が低いため、半導体集積回路装置の信頼性を
高く保つことができる。

【００２０】この金属不純物は、鉄原子、カリウム原
子、銅原子とすることができる。これら金属原子は、ス
ラリから混入しやすく、また、半導体集積回路装置の特
性を劣化させやすいものであるが、本発明では、これら
不純物原子を特に低い残留レベルに低減しているもので
ある。

【００２１】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板の主面に半導体集積回路素子
を形成し、半導体集積回路素子の上層に層間絶縁膜を堆
積する工程、（ｂ）層間絶縁膜上に、層間絶縁膜よりも
ＣＭＰ法による研磨速度が遅く、かつ、層間絶縁膜に対
してエッチング選択比を有するストッパ膜を堆積する工
程、（ｃ）ストッパ膜および層間絶縁膜に接続孔を開口
し、接続孔を埋め込む導電膜をストッパ膜上に堆積する
工程、（ｄ）導電膜をＣＭＰ法により研磨し、接続孔内
に導電膜からなるプラグを形成する工程、（ｅ）プラグ
に接続する配線を形成する工程、を有するものである。

【００２２】このような半導体集積回路装置の製造方法
によれば、層間絶縁膜上に、層間絶縁膜よりもＣＭＰ法
による研磨速度が遅く、かつ、層間絶縁膜に対してエッ
チング選択比を有するストッパ膜を堆積するため、導電
膜のＣＭＰによる研磨（エッチバック）の際に、ストッ
パ膜をＣＭＰのストッパとして機能させることができ
る。この結果、プラグの粗密に依存せず、プラグの標高
および層間絶縁膜の厚さを均一に形成すること、すなわ
ち半導体基板全面での平坦性を確保することができる。

【００２３】また、このように、ストッパ膜によってＣ
ＭＰでの平坦性を確保するため、スラリの特性に依存せ
ず、安定に加工することが可能となる。

【００２４】したがって、本発明の製造方法によって、
オキサイドロスの発生を防ぐことができ、配線層間の耐
電圧の確保、その後のフォトリソグラフィ工程の安定化
を図って、半導体集積回路装置の信頼性および歩留まり
を向上できる。

【００２５】なお、前記製造方法において、プラグの形
成後に、ストッパ膜を除去する工程を有することができ
る。このように、ストッパ膜を除去することにより、ス
トッパ膜に付着したスラリに起因する金属不純物を同時
に除去することができる。これにより半導体集積回路装
置の信頼性を向上できる。また、ストッパ膜にはスクラ
ッチが多く形成されていると考えられるが、ストッパ膜
を除去することにより、スクラッチをも同時に除去する
ことができる。これにより、スクラッチに起因する金属
膜の研磨残りを防止して、配線間ショート等の発生を防
止し、半導体集積回路装置の高い性能の維持、信頼性の
向上、および歩留まりの向上を図ることができる。

【００２６】また、層間絶縁膜はＣＶＤ法により形成さ
れたシリコン酸化膜であり、ストッパ膜は、シリコン窒
化膜、シリコン酸窒化膜、窒化ボロン膜、炭化シリコン
膜またはＳＯＧ膜から選択された単層膜またはそれらの
積層膜とすることができる。

【００２７】さらに、ストッパ膜の膜厚は５０ｎｍ以下
とすることができる。もっとも、膜厚が薄過ぎれば、ス
トッパ膜として機能しなくなるため、ストッパ膜の機能
が維持できる膜厚が下限となる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２９】図１は、本発明の一実施の形態である半導
体集積回路装置の一例を示した断面図である。

【００３０】ｐ形の不純物（たとえばボロン（Ｂ））が
低濃度に導入された半導体基板１の主面には、分離領域
２が形成され、分離領域２で囲まれた活性領域には、Ｍ
ＩＳＦＥＴＱｎが形成されている。

【００３１】分離領域２は、半導体基板１の主面の浅溝
内にシリコン酸化膜を埋め込んで形成されたものであ
り、半導体基板１の表面の平坦性を高く保つことができ
る。

【００３２】ＭＩＳＦＥＴＱｎは、たとえば薄いシリコ
ン酸化膜からなるゲート絶縁膜３を介して半導体基板１
の主面上に形成されたゲート電極４と、ゲート電極４の
両側の活性領域に形成された一対の不純物半導体領域５
とからなる。

【００３３】ゲート電極４は、たとえば多結晶シリコン
膜からなり、たとえばｎ形の不純物であるリン（Ｐ）ま
たはヒ素（Ａｓ）が導入されて低抵抗化されている。ま
た、表面近傍には、金属シリサイド膜４ａが形成され、
さらに低抵抗化が図られている。金属シリサイド膜４ａ
の金属元素としては、タングステン、チタン、コバルト
等を例示できる。

【００３４】また、ゲート電極４の側面には、サイドウ
ォールスペーサ６が形成されている。サイドウォールス
ペーサ６はたとえばシリコン窒化膜からなる。

【００３５】不純物半導体領域５には、ｎ形の不純物、
たとえばリン（Ｐ）またはヒ素（Ａｓ）が高濃度に導入
されている。すなわち、ＭＩＳＦＥＴＱｎは、ｎチャネ
ルＭＩＳＦＥＴである。対向する不純物半導体領域５の
側面、つまり不純物半導体領域５のチャネルに接する領
域の不純物濃度を低くして、いわゆるＬＤＤ（Lightly
Doped Drain ）構造にすることもできる。

【００３６】不純物半導体領域５の表面近傍には、金属
シリサイド膜５ａが形成されている。金属シリサイド膜
５ａは、金属シリサイド膜４ａと同様にタングステン、
チタン、コバルト等のシリサイド物とすることができ
る。金属シリサイド膜５ａと金属シリサイド膜４ａと
は、後に説明するようにサリサイド技術を用いて同時に
形成できる。このような金属シリサイド膜５ａにより不
純物半導体領域５のシート抵抗を低減できるとともに、
後に説明するプラグとの接触抵抗を低減できる。

【００３７】なお、ここでは、ｎチャネルＭＩＳＦＥＴ
を例示しているが、ｐチャネルＭＩＳＦＥＴであっても
よい。この場合、半導体基板１および不純物半導体領域
５の導電形は前記と逆になる。また、ｎチャネルＭＩＳ
ＦＥＴおよびｐチャネルＭＩＳＦＥＴの両方を形成し、
ＣＭＩＳＦＥＴ（Complimentary-MISFET）としてもよ
い。さらに、半導体基板１にウェル領域を形成してもよ
い。

【００３８】ゲート電極４および半導体基板１の主面
は、層間絶縁膜７で覆われている。層間絶縁膜７は、た
とえばＴＥＯＳ（テトラメトキシシラン）を原料ガスと
したＣＶＤ法により形成されたシリコン酸化膜とするこ
とができる。

【００３９】不純物半導体領域５の上部の層間絶縁膜７
には、接続孔８が形成され、接続孔８の内部には金属プ
ラグ９が形成されている。金属プラグ９は、バリアメタ
ルである窒化チタン（ＴｉＮ）膜９ａおよびタングステ
ン（Ｗ）膜９ｂからなる。タングステン膜９ｂは、たと
えばブランケットタングステンＣＶＤ法により形成さ
れ、窒化チタン膜９ａは、たとえばスパッタ法により堆
積される。窒化チタン膜９ａは、タングステン膜９ｂを
堆積する際の接着性の改善およびタングステンの熱拡散
の防止に機能する。

【００４０】本実施の形態においては、金属プラグ９の
半導体基板１の主面からの標高は、半導体基板１の全面
においてほぼ均一（同一）である。このように金属プラ
グ９の標高が均一に形成できるのは、後に説明するよう
に、金属プラグ９を形成する際のＣＭＰ工程において、
層間絶縁膜７上に形成されたシリコン窒化膜をストッパ
膜として機能させ、金属プラグ９が密に形成された領域
のオキサイドロスを低減できるためである。この結果、
層間絶縁膜７の膜厚を金属プラグ９の粗密に関わらず均
一にできるため、その上下に形成される導電性部材（た
とえば第１層配線Ｍ１と半導体基板１）間の耐電圧を向
上して、半導体集積回路装置の信頼性を向上できる。ま
た、本実施の形態では、金属プラグ９の標高が均一であ
るため、その後の工程において金属プラグ９上にさらに
プラグを形成する場合等、金属プラグ９上にレジスト膜
を形成してフォトリソグラフィを行う場合に、露光焦点
の合わせが容易になる。この結果、工程での露光マージ
ンが増加して工程のロバスト性が向上し、半導体集積回
路装置の信頼性および歩留まりを向上できる。

【００４１】金属プラグ９の標高の均一性は、１００ｎ
ｍ未満の範囲である。実際には、後に説明するストッパ
膜であるシリコン窒化膜の膜厚によりほぼ決定される
が、５０ｎｍ以下にすることも可能である。

【００４２】また、層間絶縁膜７の上部界面での金属不
純物の残留濃度は、著しく低くなっている。たとえば、
鉄（Ｆｅ）、カリウム（Ｋ）、銅（Ｃｕ）等、ＣＭＰ工
程で混入する金属不純物ｎ濃度が１×１０¹²ａｔｏｍ／
ｃｍ² 以下となっている。このような低い不純物濃度に
できるのは、後に説明するように、ＣＭＰ工程でストッ
パ膜を用い、これを除去する際に金属不純物も同時に除
去するためである。このため、このような金属不純物に
起因する半導体集積回路装置の信頼性の低下、あるいは
性能の低下を防止することができる。

【００４３】金属プラグ９および層間絶縁膜７上には第
１層配線Ｍ１が形成されている。第１層配線Ｍ１は、た
とえば窒化チタン膜、アルミニウム膜およびチタン膜か
らなる積層膜とすることができる。このように、導電性
に優れたアルミニウムを主導電層として配線を構成する
ため、半導体集積回路装置の性能（特に高速応答性能）
を向上できる。

【００４４】第１層配線Ｍ１は、第２層間絶縁膜１０で
覆われている。第２層間絶縁膜１０は、層間絶縁膜７と
同様にＴＥＯＳを原料ガスとしたＣＶＤ法により形成さ
れたシリコン酸化膜とすることができる。

【００４５】第２層間絶縁膜１０には、接続孔１１が形
成され、接続孔１１の内部には金属プラグ１２が形成さ
れている。金属プラグ１２は、金属プラグ９と同様に、
バリアメタルである窒化チタン膜１２ａおよびタングス
テン膜１２ｂからなる。窒化チタン膜１２ａおよびタン
グステン膜１２ｂは、上記窒化チタン膜９ａおよびタン
グステン膜９ｂと同様である。

【００４６】金属プラグ１２上には、第２層配線Ｍ２が
形成されている。第２層配線Ｍ２は、第１層配線Ｍ１と
同様にたとえば窒化チタン膜、アルミニウム膜およびチ
タン膜からなる積層膜から構成される。これにより第２
層配線Ｍ２の導電性を向上して半導体集積回路装置の性
能を向上できる。

【００４７】本実施の形態では、金属プラグ１２の標高
（半導体基板１からの表面の高さ）も半導体基板１の全
面にわたってほぼ均一である。このように金属プラグ１
２の標高を均一にすることができる理由は前記した金属
プラグ９についての場合と同様である。また、その効果
は、第１層配線Ｍ１と第２層配線Ｍ２間の耐電圧を向上
でき、金属プラグ１２を形成した後の工程マージンを向
上できる点で金属プラグ９の場合と同様である。また、
第２層間絶縁膜１０の上部界面における金属不純物の濃
度を低減できることも同様である。

【００４８】なお、本実施の形態では説明を省略する
が、第２層配線Ｍ２上に、さらに層間絶縁膜を形成し、
プラグおよび配線を形成してもよいことはいうまでもな
い。この場合のプラグ表面の標高を半導体基板１の全面
にわたって均一にできることは前記と同様である。

【００４９】次に、本実施の形態の半導体集積回路装置
の製造方法を図２〜図１２を用いて説明する。図２〜図
１２は、本実施の形態の半導体集積回路装置の製造方法
の一例を工程順に示した断面図である。

【００５０】まず、ｐ形の不純物が低濃度に導入された
半導体基板１を用意し、浅溝２ｂを形成した後、分離領
域２を形成する（図２）。浅溝２ｂは、フォトリソグラ
フィ技術および異方性エッチング技術を用いて半導体基
板１の主面をパターニングすることにより形成する。分
離領域２は、浅溝２ｂを含む半導体基板１の全面にシリ
コン酸化膜を堆積し、このシリコン酸化膜をＣＭＰ法に
より研磨して半導体基板１上のシリコン酸化膜を除去
し、浅溝２ｂ内にのみシリコン酸化膜を残すことにより
形成する。

【００５１】シリコン酸化膜は、たとえばＴＥＯＳを用
いた熱ＣＶＤ法により形成することができる。シリコン
酸化膜の堆積前に、浅溝２ｂを形成した際のエッチング
ダメージを除去するための薄いシリコン酸化膜を形成し
てもよい。また、浅溝２ｂ以外の半導体基板１の表面に
シリコン窒化膜を形成して、シリコン酸化膜のＣＭＰの
際のストッパ膜としてもよい。

【００５２】次に、半導体基板の主面にＭＩＳＦＥＴＱ
ｎを形成する（図３）。ＭＩＳＦＥＴＱｎの形成は、ま
ず半導体基板１の主面上にゲート絶縁膜３となるシリコ
ン酸化膜をたとえば熱ＣＶＤ法で堆積し、さらにゲート
電極４となる多結晶シリコン膜を堆積した後、多結晶シ
リコン膜およびシリコン酸化膜をパターニングしてゲー
ト絶縁膜３およびゲート電極４を形成する。多結晶シリ
コン膜には低抵抗化の為、不純物を高濃度に導入する。
その後、たとえばシリコン窒化膜を半導体基板１の全面
に堆積した後、異方性エッチングを行って、ゲート電極
４の側面にのみシリコン窒化膜を残し、サイドウォール
スペーサ６とする。その後、ゲート電極４およびサイド
ウォールスペーサ６をマスクとしてｎ形の不純物、たと
えばリン（Ｐ）あるいはヒ素（Ａｓ）を自己整合的にイ
オン注入し。不純物半導体領域５を形成する。この際フ
ォトレジスト膜をマスクとして併用し、不純物が形成さ
れない領域を覆うことができることはいうまでもない。
さらに、半導体基板１の全面にたとえばタングステン膜
を堆積し、熱処理を行って、ゲート電極４の上面および
不純物半導体領域５の上面に金属シリサイド膜４ａ、５
ａを各々形成する。ここでは、金属シリサイド膜として
タングステンシリサイドを例示しているが、チタン（Ｔ
ｉ）、あるいはコバルト（Ｃｏ）のシリサイド膜であっ
てもよい。このようにして図３に示すＭＩＳＦＥＴＱｎ
を形成する。

【００５３】次に、ＭＩＳＦＥＴＱｎを覆う層間絶縁膜
７を形成する（図４）。層間絶縁膜７の形成は、たとえ
ばＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜を厚
く堆積し、このシリコン酸化膜をＣＭＰ法を用いて研磨
して平坦化することにより形成する。よって、層間絶縁
膜７は表面平坦性が確保される。層間絶縁膜７の膜厚は
約１０００ｎｍとすることができる。

【００５４】次に、層間絶縁膜７の上面にシリコン窒化
膜１３を堆積する（図５）。シリコン窒化膜１３はプラ
ズマＣＶＤ法あるいはスパッタ法によって堆積できる。
シリコン窒化膜１３は、後に説明するように、ＣＭＰ法
による研磨の際のストッパ膜として機能する。シリコン
窒化膜１３の膜厚は５０ｎｍとすることができる。

【００５５】次に、フォトレジスト膜をマスクとして、
シリコン窒化膜１３および層間絶縁膜７を異方性エッチ
ングし、接続孔８を形成する（図６）。接続孔８は、半
導体基板１の主面の不純物半導体領域５（金属シリサイ
ド膜５ａ）が露出するように形成する。

【００５６】次に、バリア膜として窒化チタン膜９ａを
堆積し、さらにタングステン膜９ｂを堆積する（図
７）。窒化チタン膜９ａはスパッタ法あるいはＣＶＤ法
により堆積できる。また、タングステン膜９ｂはたとえ
ばブランケットタングステンＣＶＤ法により堆積でき
る。タングステン膜９ｂは図７に示すとおり、接続孔８
を完全に埋め込む。

【００５７】次に、接続孔８の部分を除くシリコン窒化
膜１３上のタングステン膜９ｂおよび窒化チタン膜９ａ
をＣＭＰ法により除去し、金属プラグ９を形成する（図
８）。この際、シリコン窒化膜１３の研磨速度は、タン
グステン膜９ｂあるいは窒化チタン膜９ａの研磨速度と
比較して５倍以上遅いため、シリコン窒化膜１３がＣＭ
Ｐの研磨のストッパとして機能する。このため、シリコ
ン窒化膜１３の下層の層間絶縁膜７が研磨されることが
なく、金属プラグ９の粗密に関係なく、層間絶縁膜７の
膜厚および金属プラグ９の標高が均一に保たれる。

【００５８】この状況を図１０を用いて説明する。図１
０（ａ）は、本発明を適用した場合のＣＭＰ研磨後の層
間絶縁膜７および金属プラグ９の断面形状を示したもの
であり、図１０（ｂ）は、比較のため本発明を適用しな
い場合の断面形状を示したものである。図１０（ａ）、
（ｂ）の双方ともに、左側領域は金属プラグ９が密に形
成された領域を示し、右側領域は金属プラグ９が疎に形
成された領域を示している。図１０（ａ）に示すとお
り、本発明を適用してシリコン窒化膜１３を形成し、こ
れをストッパ膜として作用させた場合には、ＣＭＰが終
了した段階で（すなわち、シリコン窒化膜１３上のタン
グステン膜９ｂおよび窒化チタン膜９ａが完全に除去さ
れた段階で）、シリコン窒化膜１３は研磨が遅いため残
っている状態となる。このようなシリコン窒化膜１３は
金属プラグ９の粗密に関わらず残存する。一方、シリコ
ン窒化膜１３を形成しない場合には、金属プラグ９が密
に形成された左側領域で過剰に研磨され、平坦性を保持
することができない。このため金属プラグ９の標高およ
び層間絶縁膜７の膜厚を均一に保つことができない。こ
のような過剰な研磨は、タングステンあるいは窒化チタ
ンがシリコン酸化膜よりもＣＭＰの研磨速度が速いた
め、金属プラグが密に形成された領域（左側領域）では
平均的な研磨速度が速くなり、金属プラグが疎な領域
（右側領域）よりも研磨速度が速くなるために生じる。
このような過剰研磨により生ずる凹みは、いわゆるオキ
サイドロスとして観察されるものである。

【００５９】このように、本発明を適用したシリコン窒
化膜１３を用いる本実施の形態では、金属プラグ９の標
高を半導体基板１の全面にわたって均一（同一）にする
ことができる。

【００６０】次に、シリコン窒化膜１３を除去する（図
９）。シリコン窒化膜１３の除去は、たとえば熱リン酸
によるエッチングにより行うことができる。このように
シリコン窒化膜１３の除去を行うため、ＣＭＰの際にた
とえばスラリを構成する金属不純物が残留する可能性を
取り除くことができる。すなわち、スラリの残留物は主
にシリコン窒化膜１３上に残留しており、これを除去す
るため、シリコン窒化膜１３と同時に不純物も除去でき
るためである。なお、不純物としては主に鉄、カリウ
ム、銅を例示できるが、他にカルシウム（Ｃａ）、亜鉛
（Ｚｎ）、ナトリウム（Ｎａ）、アルミニウム（Ａ
ｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）等も例
示できる。また、このように、不純物をシリコン窒化膜
１３と同時に除去するため、不純物の残留レベルは１０
¹¹ａｔｏｍ／ｃｍ² のオーダー、すなわち１×１０¹²ａ
ｔｏｍ／ｃｍ² 未満にすることができる。

【００６１】また、ＣＭＰの研磨により、スクラッチが
発生し、これに起因して、上層に形成される配線間のシ
ョート不良が発生する恐れが生じるが、本実施の形態で
は、スクラッチは主にシリコン窒化膜１３上に発生し、
このようなスクラッチを有するシリコン窒化膜１３を取
り除くため、スクラッチをも取り除くことができる。こ
の結果、半導体集積回路装置の性能および信頼性を向上
できる。

【００６２】なお、金属プラグ９の標高は、ほぼ均一で
あるが、シリコン窒化膜１３の膜厚程度の標高差は存在
する可能性がある。すなわち、最大５０ｎｍの標高差が
生じる。しかし、この程度の標高差は後の工程マージン
に吸収することが可能であり、特に問題は発生しない。

【００６３】次に、第１層配線Ｍ１を形成する（図１
１）。第１層配線Ｍ１は、たとえば窒化チタン膜、アル
ミニウム膜およびチタン膜を堆積した後、フォトレジス
ト膜をマスクとしてエッチングして形成することができ
る。

【００６４】次に、第１層配線Ｍ１を覆う第２層間絶縁
膜１０を堆積した後、接続孔１１を形成し、金属プラグ
１２を形成する（図１２）。第２層間絶縁膜１０、接続
孔１１および金属プラグ１２の構成および製造方法は、
前記した層間絶縁膜７、接続孔８および金属プラグ９と
同様であるため説明を省略する。すなわち、金属プラグ
１２の形成の際にもシリコン窒化膜をストッパ膜として
使用することが可能であり、シリコン窒化膜の使用によ
り金属プラグ１２の標高および第２層間絶縁膜１０の膜
厚を均一にし、残留不純物のレベルを低くすることがで
きる。また、スクラッチの影響も取り除くことができ
る。

【００６５】最後に、第２層配線Ｍ２を第１層配線Ｍ１
と同様に形成して図１の半導体集積回路装置がほぼ完成
する。

【００６６】本実施の形態の半導体集積回路装置および
その製造方法によれば、金属プラグ９、１２の標高を均
一にして、また、層間絶縁膜７、１０の膜厚を均一にで
きる。これにより、半導体集積回路装置の製造工程の工
程マージンを増加し、半導体集積回路装置の信頼性およ
び歩留まりを向上できる。

【００６７】また、ＣＭＰ研磨により残留する可能性の
ある不純物金属の残留レベルを低減して半導体集積回路
装置の信頼性を向上できる。

【００６８】また、ＣＭＰにより発生するスクラッチを
除去し、上層に形成される配線等のショート不良を防止
して、半導体集積回路装置の性能および信頼性を高くす
ることができる。

【００６９】なお、上記実施の形態では、ＣＭＰ法のス
トッパ膜としてシリコン窒化膜１３を例示したが、これ
に限られず、シリコン酸窒化（ＳｉＯＮ膜）、窒化ボロ
ン（ＢＮ）膜、炭化シリコン（ＳｉＣ）膜、あるいはＳ
ＯＧ膜であってもよい。

【００７０】また、金属プラグ９のバリア膜として窒化
チタン膜９ａを例示したが、スパッタタングステン膜で
あってもよい。

【００７１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７２】たとえば、上記実施の形態では、シリコン
窒化膜１３を除去した例を説明したが、図１３および図
１４に示すように、シリコン窒化膜１３を除去せず、残
存させてもよい。すなわち、図１３に示すように、ＣＭ
Ｐ法でタングステン膜９ｂおよび窒化チタン膜９ａを除
去し、金属プラグ９を形成（前記図８）した後、シリコ
ン窒化膜１３を除去せずに第１層配線Ｍ１を形成する。
その後前記実施の形態と同様な方法により第２層間絶縁
膜１０、金属プラグ１２および第２層配線Ｍ２を形成す
る（図１４）。この場合は、シリコン窒化膜１３の除去
工程を省略して工程を簡略化することができる。

【００７３】また、第２層配線Ｍ２をいわゆるダマシン
法により形成することもできる。すなわち、図１５に示
すように、第２層間絶縁膜１０を堆積後、接続孔１１お
よび配線溝１４を第２層間絶縁膜１０に形成する。その
後、図１６に示すように、バリア膜として窒化チタン膜
１５ａを堆積し、さらに銅膜１５ｂを堆積したのち、第
２層間絶縁膜１０上の銅膜１５ｂおよび窒化チタン膜１
５ａをＣＭＰ法により除去して窒化チタン膜１５ａおよ
び銅膜１５ｂからなる第２層配線Ｍ２を形成することが
できる。この場合、銅を主導電層として、より高性能な
半導体集積回路装置に対応することが可能となる。ま
た、この場合、実施の形態と同様に第２層間絶縁膜１０
上にＣＭＰのストッパとしてシリコン窒化膜を形成する
ことができ、このシリコン窒化膜を除去して残留不純物
の濃度を低減することができる。この場合の残留金属と
しては銅が多くなると考えられることから、本実施の形
態の不純物除去の効果が特に有効に働くこととなる。

【００７４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００７５】（１）金属プラグをＣＭＰ法により形成す
る場合に、プラグの粗密に起因して発生するオキサイド
ロスを防止することができる。

【００７６】（２）金属プラグをＣＭＰ法により形成す
る場合に発生するスクラッチを防止することができる。

【００７７】（３）ＣＭＰ後の不純物の残留レベルを十
分に低いレベルに低減することができる。

【００７８】（４）半導体集積回路装置の高い性能の維
持、信頼性の向上および歩留まりの向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示した断面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図１０】（ａ）は、本発明を適用した場合のＣＭＰ研
磨後の層間絶縁膜および金属プラグの断面形状を示した
ものであり、（ｂ）は、比較のため本発明を適用しない
場合の断面形状を示したものである。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法の他の例を工程順に示した断面図であ
る。

【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法の他の例を工程順に示した断面図であ
る。

【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法のさらに他の例を工程順に示した断面図
である。

【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法のさらに他の例を工程順に示した断面図
である。

【符号の説明】

１ 半導体基板 ２ 分離領域 ２ｂ 浅溝 ３ ゲート絶縁膜 ４ ゲート電極 ４ａ 金属シリサイド膜 ５ 不純物半導体領域 ５ａ 金属シリサイド膜 ６ サイドウォールスペーサ ７ 層間絶縁膜 ８ 接続孔 ９ 金属プラグ ９ａ 窒化チタン膜 ９ｂ タングステン膜 １０ 第２層間絶縁膜 １１ 接続孔 １２ 金属プラグ １２ａ 窒化チタン膜 １２ｂ タングステン膜 １３ シリコン窒化膜 １４ 配線溝 １５ａ 窒化チタン膜 １５ｂ 銅膜 Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｑｎ ＭＩＳＦＥＴ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 その主面に半導体集積回路素子を有する
   半導体基板と、前記半導体基板上に堆積された層間絶縁
   膜と、前記層間絶縁膜に開口された接続孔にＣＭＰ法を
   用いて形成され、前記半導体基板の主面の前記半導体集
   積回路素子に接続されるプラグと、前記プラグに接続さ
   れ、前記層間絶縁膜上に形成された配線とを含む半導体
   集積回路装置であって、 前記層間絶縁膜には、前記プラグが密に形成された第１
   領域と、前記プラグが疎に形成された第２領域とを有
   し、前記第１領域のプラグの前記半導体基板の主面から
   の標高と、前記第２領域のプラグの前記半導体基板の主
   面からの標高とは、ほぼ同一であることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記配線上に形成された第２の層間絶縁膜と、前記第２
   の層間絶縁膜に開口された接続孔にＣＭＰ法を用いて形
   成された第２のプラグとを含み、 前記第２の層間絶縁膜には、前記第２のプラグが密に形
   成された第１領域と、前記第２のプラグが疎に形成され
   た第２領域とを有し、前記第１領域の第２のプラグの前
   記半導体基板の主面からの標高と、前記第２領域の第２
   のプラグの前記半導体基板の主面からの標高とは、ほぼ
   同一であることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記第１領域の前記プラグまたは第２のプラグの前記標
   高と、前記第２領域の前記プラグまたは第２のプラグの
   前記標高との差は、１００ｎｍ未満であることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、 前記層間絶縁膜または第２の層間絶縁膜はシリコン酸化
   膜からなり、前記プラグまたは第２のプラグは主にタン
   グステンからなることを特徴とする半導体集積回路装
   置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   集積回路装置であって、 前記層間絶縁膜の表面または前記第２の層間絶縁膜の表
   面に残留する金属不純物は、１×１０¹²ａｔｏｍ／ｃｍ
   ² 以下であることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置であ
   って、 前記金属不純物は、鉄原子、カリウム原子、銅原子であ
   ることを特徴とする半導体集積回路装置。
7. 【請求項７】 （ａ）半導体基板の主面に半導体集積回
   路素子を形成し、前記半導体集積回路素子の上層に層間
   絶縁膜を堆積する工程、 （ｂ）前記層間絶縁膜上に、前記層間絶縁膜よりもＣＭ
   Ｐ法による研磨速度が遅く、かつ、前記層間絶縁膜に対
   してエッチング選択比を有するストッパ膜を堆積する工
   程、 （ｃ）前記ストッパ膜および前記層間絶縁膜に接続孔を
   開口し、前記接続孔を埋め込む導電膜を前記ストッパ膜
   上に堆積する工程、 （ｄ）前記導電膜をＣＭＰ法により研磨し、前記接続孔
   内に前記導電膜からなるプラグを形成する工程、 （ｅ）前記プラグに接続する配線を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
   法。
8. 【請求項８】 請求項７記載の半導体集積回路装置の製
   造方法であって、 前記プラグの形成後に、前記ストッパ膜を除去する工程
   を有することを特徴とする半導体集積回路装置の製造方
   法。
9. 【請求項９】 請求項７または８記載の半導体集積回路
   装置の製造方法であって、 前記層間絶縁膜はＣＶＤ法により形成されたシリコン酸
   化膜であり、前記ストッパ膜は、シリコン窒化膜、シリ
   コン酸窒化膜、窒化ボロン膜、炭化シリコン膜またはＳ
   ＯＧ膜から選択された単層膜またはそれらの積層膜であ
   ることを特徴とする半導体集積回路装置の製造方法。
10. 【請求項１０】 請求項７、８または９記載の半導体集
    積回路装置の製造方法であって、 前記ストッパ膜の膜厚を５０ｎｍ以下にすることを特徴
    とする半導体集積回路装置の製造方法。