WO2007043100A1 - 半導体装置およびその製造方法 - Google Patents

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polishing
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interlayer insulating
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Masayuki Moriya
Takayuki Enda
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including an inter-layer insulating film having a contact hole and a manufacturing method thereof.
  • FIG. 1A an interlayer insulating film 12 made of, for example, an oxide silicon film is formed on a semiconductor substrate 10.
  • Contact holes 14 a are formed in the interlayer insulating film 12.
  • FIG. 1 (b) a tungsten film 16a is formed in the interlayer insulating film and the contact hole 14a.
  • Figure 1 (b) is a diagram showing the formation process.
  • a tungsten film 16b is formed in the contact hole 14a and on the interlayer insulating film 12.
  • FIG. 2A an interlayer insulating film 12 is formed on the semiconductor substrate 10.
  • Contact holes 14 are formed in the interlayer insulating film 12.
  • the opening at the upper part of the contact hole 14 is formed so as to be wider than the lower part of the contact hole 14.
  • a tandastain film 16 is formed in the contact hole 14 and on the interlayer insulating film 12.
  • the tungsten film 16 is polished up to the upper surface of the interlayer insulating film 12 using a CMP (Chemical Mechanical Polising) method.
  • CMP Chemical Mechanical Polising
  • the plug metal 18 embedded in the contact hole 14 is formed. Thereafter, an upper wiring layer (not shown) connected to the plug metal 18 is formed. In this way, the contact hole 14 and the plug metal 18 are formed.
  • the contact holes 14 and 14a are connected to the semiconductor substrate 10 . Similarly, the contact holes 14 and 14a may be connected to the lower layer wiring.
  • Patent Documents 3 to 5 disclose a polishing method using a polishing agent that uses a silicon nitride film as a polishing stagger layer and contains cerium oxide called abrasive slurry as abrasive grains. ing.
  • Patent Document 1 Japanese Patent Laid-Open No. 9 326436
  • Patent Document 2 JP-A-10-199977
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-146582
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2004-228519
  • Patent Document 5 JP 2001-85373 A
  • an object of the present invention is to provide a semiconductor device capable of reducing the size or interval of contact holes and a method for manufacturing the same.
  • the present invention includes a step of forming an insulating film on a semiconductor substrate, a step of forming a contact hole in the insulating film, a step of forming a metal layer in the contact hole, and an upper portion of the metal layer.
  • a method for manufacturing a semiconductor device comprising: a step of polishing an upper portion of the insulating film below the upper surface of the metal layer; and a step of polishing an upper portion of the metal layer. According to the present invention, it is possible to provide a method of manufacturing a semiconductor device capable of reducing the size or interval of the outer hole.
  • the step of forming the contact hole is a step of forming the contact hole so that the contact hole at the upper part of the insulating film is wider than the contact hole at the lower part of the insulating film. It can be set as a manufacturing method. According to the present invention, the size or interval of the contact hole can be reduced.
  • the step of forming the insulating film includes a step of forming a lower insulating film, a step of forming a polishing stubber layer on the lower insulating film, and an upper insulating film on the stubber layer.
  • the step of polishing the upper portion of the insulating film is a step of polishing the upper insulating film up to the staggered layer
  • the step of polishing the metal layer includes the step of polishing the metal layer. It can be set as the manufacturing method of the semiconductor device which is the process of grind
  • the present invention can be a method for manufacturing a semiconductor device in which the stagger layer is an insulating film containing nitrogen. According to the present invention, the distribution of the film thickness of the lower insulating film and the metal layer in the wafer plane can be further reduced.
  • the present invention may be the method for manufacturing a semiconductor device according to claim 4, wherein the stock layer includes a silicon oxynitride film.
  • the present invention can also be a method for manufacturing a semiconductor device in which the step of polishing the insulating film is a step of polishing the insulating film using a ceria slurry. According to the present invention, the distribution of the film thickness of the lower insulating film and the metal layer in the wafer plane can be further reduced.
  • the present invention can be a method for manufacturing a semiconductor device in which the upper insulating film includes an oxide silicon film. According to the present invention, the selection ratio of the stagger layer can be increased.
  • the present invention may be a method for manufacturing a semiconductor device in which the metal layer contains tungsten.
  • the step of forming the metal layer includes a step of forming a layer to be a metal layer in the contact hole and on the insulating film, and a polishing of the layer to be the metal layer to the insulating film.
  • the manufacturing method of the semiconductor device including the process to perform can be made.
  • the present invention includes a step of forming an interlayer insulating film on a semiconductor substrate, and forming a contact hole so that a contact hole above the interlayer insulating film is wider than a contact hole below the interlayer insulating film.
  • a method of manufacturing a semiconductor device comprising: a step of forming a metal layer in the contact hole; and a step of polishing an upper portion of the contact hole of the metal layer and the interlayer insulating film wider than other portions. .
  • ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can reduce the dimension or space
  • the present invention provides an interlayer insulating film provided on a semiconductor substrate, a silicon oxynitride film provided on the interlayer insulating film, and a contact hole formed in the interlayer insulating film. And a metal layer having a surface substantially in the same plane as the surface of the silicon oxynitride film. According to the present invention, it is possible to provide a semiconductor device capable of reducing the size or interval of contact holes.
  • FIG. 1 (a) to FIG. 1 (c) are cross-sectional views of a manufacturing process of a semiconductor device according to Conventional Example 1.
  • FIG. 2 (a) and FIG. 2 (c) are cross-sectional views of the manufacturing process of the semiconductor device according to Conventional Example 2. [FIG.
  • FIG. 3 (a) and FIG. 3 (d) are cross-sectional views (part 1) of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 4 (a) and FIG. 4 (c) are cross-sectional views of the manufacturing process of the semiconductor device according to Example 1
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a variation of Example 1.
  • FIGS. 6 (a) and 6 (d) are cross-sectional views of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIGS. 7 (a) to 7 (c) are cross-sectional views of a manufacturing process of a semiconductor device according to the second embodiment.
  • FIG. 8 (a) and FIG. 8 (d) are cross-sectional views of the manufacturing process of the semiconductor device according to Example 2
  • FIG. 9 is a diagram showing the polishing rate of each insulating film.
  • Example 1 will be described with reference to FIGS. 3 (a) to 4 (c).
  • an oxide silicon film is formed as an interlayer insulating film 12 on the silicon semiconductor substrate 10 by using, for example, the TEOS method, for example, 650 nm.
  • the outer contour hole 14 penetrating the interlayer insulating film 12 is formed in the interlayer insulating film 12 using a dry etching method.
  • the contact hole 14 of the upper insulating film 12b (upper part of the insulating film) of the interlayer insulating film 12 extends wider than the contact hole of the lower interlayer insulating film 12a (lower part of the insulating film) of the interlayer insulating film 12.
  • the opening is gradually widened.
  • a tungsten film 16 (a layer to be a metal layer) is formed in the contact hole 14 and on the interlayer insulating film 12.
  • the tungsten film 16 (layer to be a metal layer) is polished up to the interlayer insulating film 12 using the CMP method. As a result, a plug metal 18 (metal layer) embedded in the contact hole 14 of the interlayer insulating film 12 is formed.
  • the upper insulating film 12b of the interlayer insulating film 12 is polished by, for example, 50 nm by the CMP method.
  • the plug metal 18 selectively polishes the upper insulating film 12b, which is difficult to be polished, by increasing the concentration of the abrasive, reducing the amount of the oxidizing agent (hydrogen peroxide solution) added, and mechanically polishing. Grind.
  • the plug metal 18 protruding from the lower interlayer insulating film 12a Remains.
  • the plug metal 18 is polished to the lower interlayer insulating film 12a.
  • the plug metal 18 is selectively polished by reducing the concentration of the abrasive and adding a large amount of an oxidizing agent (peroxy-hydrogen water).
  • an oxidizing agent peroxy-hydrogen water
  • the wiring layer 22 is formed on the lower interlayer insulating film 12a and the plug metal 18 using, for example, aluminum.
  • An upper interlayer insulating film or protective film 24 made of, for example, an oxide silicon film is formed on the wiring layer 22. This completes one wiring layer. Thereafter, similarly, a contact hole is formed in the upper interlayer insulating film 24, and a multilayer wiring can be formed by performing the steps of FIG. 3 (a) to FIG. 4 ().
  • FIG. 3 (d) to FIG. 4 (c) show the force that contactor hole 14 is directly connected to semiconductor substrate 10.
  • Contact hole 1 may be connected to lower wiring layer 11 as shown in FIG.
  • the upper opening of the contact hole 14 is widened, and the void of the tungsten film 16 in the contact hole 14 is expanded. Can be suppressed.
  • the upper part where the contact hole 14 of the plug metal 18 (metal layer) and the interlayer insulating film 12 (insulating film) is wider than other portions is polished. As a result, the gap between the openings at the top of the contact hole 14 is widened, and a short circuit between the contact holes 14 can be suppressed. Therefore, the size or interval of the contact hole can be reduced.
  • the polishing rate differs between an interlayer insulating film made of an insulating film such as silicon oxide and a plug metal such as tungsten that has metal power. Therefore, first, the upper insulating film 12b of the interlayer insulating film 12 below the upper surface of the upper part of the plug metal 18 is selectively polished. Thereafter, the upper part of the plug metal 18 (metal layer) is selectively polished. Thereby, the surface of the plug metal 18 and the surface of the interlayer insulating film 12 can be flattened.
  • Example 1 although the surface of the plug metal 18 and the surface of the interlayer insulating film 12 can be flattened, the polishing rate in the wafer surface that is the silicon semiconductor substrate 10 is not uniform in the wafer surface.
  • the film thickness of the lower interlayer insulating film 12a and the plug metal 18 varies depending on the etching. This is due to the position in the wafer and the density of the plug metal.
  • FIG. 6 (a) FIG. 6 (d) is a diagram for explaining the above.
  • FIGS. 6 (a) and 6 (b) are diagrams corresponding to FIG. 4 (a), and are cross-sectional views of different locations in the same wafer. The same members as those in FIG.
  • FIGS. 6 (c) and 6 (d) are diagrams in which the plug metal 18 is polished by CMP after FIGS. 6 (a) and 6 (b), as in FIG. 4 (b).
  • the thickness of the lower interlayer insulating film 12a and the plug metal 18 is thinner than that in FIG. 6 (c).
  • D1 which is the thickness distribution of the lower interlayer insulating film 12a and the plug metal 18 in the wafer surface is about 50 nm.
  • the insulating properties in the vertical direction of the interlayer insulating film 12 are different. Further, when forming the upper layer pattern, exposure defocusing occurs.
  • the second embodiment aims to solve the above problems.
  • a lower interlayer insulating film 12a made of, for example, an oxide silicon film is formed on a silicon semiconductor substrate 10.
  • a silicon oxynitride film or a silicon nitride film is formed on the lower interlayer insulating film 12a (lower insulating film) as the stubber layer 20 using the CVD method.
  • An upper insulating film 12b made of, for example, an oxide silicon film is formed on the stock layer 20.
  • contact hole 14 penetrating through upper insulating film 12b, staggered layer 20 and lower interlayer insulating film 12a is formed.
  • the opening is gradually widened as the contact hole 14 in the upper insulating film 12b extends wider than the contact hole of the lower interlayer insulating film 12a.
  • a tungsten film 16 is formed in the contact hole 14 and on the upper insulating film 12b. Referring to FIG. 7C, the tungsten film 16 is polished to the upper surface of the upper insulating film 12b by the CMP method.
  • FIGS. 8 (a) and 8 (b) show different locations in the wafer plane, similar to FIGS. 6 (a) and 6 (b).
  • the upper insulating film 12b is polished up to the stopper layer 20 by polishing using the CMP method.
  • the polishing rate of the stopper layer 20 is slower than the polishing rate of the upper insulating film 12b, the polishing stops at the stopper layer 20.
  • FIGS. 8 (c) and 8 (d) are diagrams in which the plug metal 18 is polished to the stopper layer 20 by CMP after FIGS. 8 (a) and 8 (b), respectively.
  • FIG. 8 (c) and 8 (d) are diagrams in which the plug metal 18 is polished to the stopper layer 20 by CMP after FIGS. 8 (a) and 8 (b), respectively.
  • the thickness of the lower interlayer insulating film 12a and the plug metal 18 is thinner than that in FIG. 8C.
  • nitriding as a stopper layer in Example 2 When a silicon film is used, D2 which is the thickness distribution of the lower interlayer insulating film 12a and the plug metal 18 in the wafer surface is about lOnm.
  • the D1 in Example 1 can be made smaller than when it is 50 nm.
  • the semiconductor device according to Example 2 using the silicon oxynitride film or the silicon nitride film as the stopper layer 20 is provided on the semiconductor substrate 10 as shown in FIG. 8C.
  • a lower interlayer insulating film 12a (interlayer insulating film) and a stubber layer 20 (silicon oxynitride film) provided on the lower interlayer insulating film 12a, and a contact formed on the lower interlayer insulating film 12a.
  • a plug metal 18 metal layer provided in the hole 14 and having a surface in a plane substantially the same as the surface of the stock layer 20 (silicon oxynitride film).
  • FIG. 9 shows the use of ceria slurry (CeO abrasive grains) as an abrasive, an oxide silicon film, silicon nitride
  • polishing rate of the silicon oxide film is about 210 nmZ, whereas the polishing rate of the silicon nitride film is about 21 nmZ, and the polishing rate of the silicon oxynitride film is about 2.6 nmZ.
  • the insulating film having nitrogen has a low polishing rate, and in particular, the polishing rate of the silicon oxynitride film can be reduced to / J.
  • Example 2 when polishing the silicon oxide film as the upper insulating film 12b, the silicon nitride film as the stopper layer 20, the polishing agent for polishing the upper insulating film 12b, and the plug metal 18
  • the thickness D2 of the lower interlayer insulating film 12a and the plug metal 18 in the wafer surface can be set to about lOnm.
  • D2 can be reduced to about lnm.
  • the distribution of the film thickness of the interlayer insulating film 12 and the plug metal 18 in the wafer surface can be reduced by providing the polishing stopper layer 20.
  • the stocker layer 20 is not limited to the silicon nitride film and the silicon oxynitride film as long as the polishing rate is lower than that of the upper insulating film 12b when the upper insulating film 12b is polished.
  • the stopper layer 20 is preferably an insulating film containing nitrogen. As a result, the polishing rate of the stopper layer 20 is reduced, and the interlayer insulating film 12 and plug metal 18 in the wafer surface are reduced. The film thickness distribution can be further reduced.
  • the stopper layer 20 preferably includes a silicon oxynitride film.
  • the upper insulating film 12b preferably includes an oxide silicon film. As a result, the selection ratio with the stopper layer 20 can be increased.
  • the interlayer insulating film 12 the lower interlayer insulating film 12a and the upper insulating film 12b are made of an oxide silicon film and the plug metal 18 is made of tungsten has been described as an example. Not limited to.
  • the interlayer insulating film 12 and the upper insulating film 12b may be an insulating film, and the plug metal 18 may be a metal layer.

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Abstract

　本発明は、半導体基板（１０）上に絶縁膜（１２ａ）を形成する工程と、絶縁膜（１２ａ）にコンタクトホール（１４）を形成する工程と、コンタクトホール（１４）内に金属層（１８）を形成する工程と、金属層（１８）の上部の上面より下側の絶縁膜（１２ａ）の上部を研磨する工程と、金属層（１８）の上部を研磨する工程と、を有する半導体装置の製造方法である。本発明によれば、コンタクトホールの寸法または間隔の微細化が可能な半導体装置およびその製造方法を提供することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特にコンタクトホールを有する層 間絶縁膜を備えた半導体装置およびその製造方法に関する。
背景技術
[0002] 半導体装置の性能向上および低価格ィ匕のため、レイアウトルールの微細化の開発 が進められている。配線層のレイアウトルールの微細化のためには層間絶縁膜に形 成されたコンタクトホールの寸法および間隔を縮小することが求められている。コンタ タトホールは、その中にプラグ金属が形成されており、下層配線 (または半導体基板） と上層配線とを電気的に接続している。
[0003] 従来のコンタクトホールの形成方法を説明する。まず、図 1 (a)ないし図 1 (c)を用い 特許文献 1に開示された従来例 1について説明する。図 1 (a)を参照に、半導体基板 10上に例えば酸ィ匕シリコン膜からなる層間絶縁膜 12を形成する。層間絶縁膜 12に コンタクトホール 14aを形成する。図 1 (b)を参照に、層間絶縁膜およびコンタクトホー ル 14a内にタングステン膜 16aを形成する。図 1 (b)はその形成途中を示す図である 。図 1 (c)を参照に、タングステン膜 16bがコンタクトホール 14a内および層間絶縁膜 12上に形成される。
[0004] 次に、図 2 (a)および図 2 (b)を用い特許文献 2に開示された従来例 2について説明 する。図 2 (a)を参照に、半導体基板 10上に層間絶縁膜 12を形成する。層間絶縁膜 12にコンタクトホール 14を形成する。このとき、コンタクトホール 14の上部の開口がコ ンタクトホール 14の下部に対し広くなるように形成する。図 2 (b)を参照に、タンダステ ン膜 16をコンタクトホール 14内および層間絶縁膜 12上に形成する。図 2 (c)を参照 に、タングステン膜 16を層間絶縁膜 12の上面まで CMP (Chemical Mechanical Polis hing)法を用い研磨する。これにより、コンタクトホール 14内に埋め込まれたプラグ金 属 18が形成される。その後、プラグ金属 18に接続する上層配線層（図示せず)を形 成する。このようにして、コンタクトホール 14およびプラグ金属 18が形成される。なお 、従来例 1および従来例 2はコンタクトホール 14、 14aが半導体基板 10と接続する場 合を説明したが、同様にコンタクトホール 14, 14aが下層配線と接続する場合もある。
[0005] また、特許文献 3ないし特許文献 5には窒化シリコン膜を研磨のストツバ層とし、セリ ァスラリと称される酸ィ匕セリウムを砥粒として含む研磨剤を用いた研磨方法が開示さ れている。
[0006] 特許文献 1 :特開平 9 326436号公報
特許文献 2 :特開平 10— 199977号公報
特許文献 3 :特開 2004— 146582号公報
特許文献 4：特開 2004 - 228519号公報
特許文献 5：特開 2001— 85373号公報
発明の開示
発明が解決しょうとする課題
[0007] 従来例 1においては、コンタクトホール 14aの寸法が小さくなると、図 1 (b)コンタクト ホール 14aの上部の開口部でタングステン膜 16aが閉塞してしまう。コンタクトホール 14aの上部の開口部ではタングステン膜 16aが成長しやすいためである。この結果、 コンタクトホール 14a内部のタングステン膜 16bの成長が妨げられ、コンタクトホール 1 4a内のタングステン膜 16bにボイド 15が形成されてしまう。ボイド 15により、コンタクト ホール 14a内のプラグ金属 18の電気抵抗の増加や断線等が生じる可能性がある。
[0008] 従来例 2においては、図 2 (a)のように、コンタクトホール 14の上部の開口部を広くし ているため、この部分でのタングステン膜 16の閉塞を遅らせることができる。よって、 図 2 (b)のように、コンタクトホール 14内のタングステン膜 16のボイドの発生を抑制す ることができる。し力しながら、図 2 (c)のように、コンタクトホール 14の間隔が小さくな ると、層間絶縁膜 12の上部ではプラグ金属 18間の層間絶縁膜 12の間隔は非常に 小さくなる。この結果、プラグ金属 18間のショートが生じる可能性がある。
[0009] このように、コンタクトホール 14の寸法、間隔の縮小化にともない、コンタクトホール 14内のプラグ金属 18の電気抵抗の増力！]、断線、プラグ金属 18間のショートが生じる 可能性がある。そのため、コンタクトホールの寸法、間隔の縮小化が難しいという課題 がある。 [0010] 本発明は、上記課題に鑑み、コンタクトホールの寸法または間隔の縮小化が可能 な半導体装置およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0011] 本発明は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホー ルを形成する工程と、前記コンタクトホール内に金属層を形成する工程と、前記金属 層の上部の上面より下側の前記絶縁膜の上部を研磨する工程と、前記金属層の上 部を研磨する工程と、を有する半導体装置の製造方法である。本発明によれば、コン タ外ホールの寸法または間隔の縮小化が可能な半導体装置の製造方法を提供す ることがでさる。
[0012] 本発明は、前記コンタクトホールを形成する工程は、前記絶縁膜の上部のコンタクト ホールが前記絶縁膜の下部のコンタクトホールより広くなるようにコンタクトホールを形 成する工程である半導体装置の製造方法とすることができる。本発明によれば、コン タクトホールの寸法または間隔の縮小化が可能となる。
[0013] 本発明は、前記絶縁膜を形成する工程は、下部絶縁膜を形成する工程と、前記下 部絶縁膜上に研磨のストツバ層を形成する工程と、前記ストツバ層上に上部絶縁膜を 形成する工程とを有し、前記絶縁膜の上部を研磨する工程は、前記上部絶縁膜を前 記ストツバ層まで研磨する工程であり、前記金属層を研磨する工程は、前記金属層を 前記ストツバ層まで研磨する工程である半導体装置の製造方法とすることができる。 本発明によれば、ウェハ面内での下部絶縁膜および金属層の膜厚の分布を小さくす ることがでさる。
[0014] 本発明は、前記ストツバ層は窒素を含む絶縁膜である半導体装置の製造方法とす ることができる。本発明によれば、ウェハ面内での下部絶縁膜および金属層の膜厚の 分布を一層小さくすることができる。
[0015] 本発明は、前記ストツバ層は酸ィ匕窒化シリコン膜を含む請求項 4記載の半導体装 置の製造方法とすることができる。また、本発明は、前記絶縁膜を研磨する工程はセ リアスラリを用い前記絶縁膜を研磨する工程である半導体装置の製造方法とすること ができる。本発明によれば、ウェハ面内での下部絶縁膜および金属層の膜厚の分布 を一層小さくすることができる。 [0016] 本発明は、前記上部絶縁膜は酸ィ匕シリコン膜を含む半導体装置の製造方法とする ことができる。本発明によれば、ストツバ層の選択比を大きくすることができる。
[0017] 本発明は、前記金属層はタングステンを含む半導体装置の製造方法とすることが できる。本発明は、前記金属層を形成する工程は、金属層となるべき層を前記コンタ タトホール内および前記絶縁膜上に形成する工程と、前記金属層となるべき層を、前 記絶縁膜まで研磨する工程を含む半導体装置の製造方法とすることができる。
[0018] 本発明は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上 部のコンタクトホールが前記層間絶縁膜の下部のコンタクトホールより広くなるように コンタクトホールを形成する工程と、前記コンタクトホール内に金属層を形成する工程 と、前記金属層および前記層間絶縁膜の前記コンタクトホールが他の部分より広い 上部を研磨する工程と、を有する半導体装置の製造方法である。本発明によれば、 コンタ外ホールの寸法または間隔の縮小化が可能な半導体装置の製造方法を提供 することができる。
[0019] 本発明は、半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けら れた酸ィ匕窒化シリコン膜と、前記層間絶縁膜に形成されたコンタクトホール内に設け られ、前記酸化窒化シリコン膜の表面と実質的に同じ平面内の表面を有する金属層 と、を具備する半導体装置である。本発明によれば、コンタクトホールの寸法または間 隔の縮小化が可能な半導体装置を提供することができる。
発明の効果
[0020] 本発明によれば、コンタクトホールの寸法または間隔の縮小化が可能な半導体装 置およびその製造方法を提供することができる。
図面の簡単な説明
[0021] [図 1]図 1 (a)ないし図 1 (c)は従来例 1に係る半導体装置の製造工程の断面図である
[図 2]図 2 (a)な 、し図 2 (c)は従来例 2に係る半導体装置の製造工程の断面図である
[図 3]図 3 (a)な 、し図 3 (d)は実施例 1に係る半導体装置の製造工程の断面図（その 1)である。 [図 4]図 4 (a)な 、し図 4 (c)は実施例 1に係る半導体装置の製造工程の断面図（その
2)である。
[図 5]図 5は実施例 1の変形例に係る半導体装置の断面図である。
[図 6]図 6 (a)な 、し図 6 (d)は実施例 1に係る半導体装置の製造工程の断面図（その
3)であり、そこ課題を説明するための図である。
[図 7]図 7 (a)ないし図 7 (c)は実施例 2に係る半導体装置の製造工程の断面図 (その
1)である。
[図 8]図 8 (a)な 、し図 8 (d)は実施例 2に係る半導体装置の製造工程の断面図（その
2)である。
[図 9]図 9は各絶縁膜の研磨レートを示した図である。
発明を実施するための最良の形態
[0022] 以下、図面を用い本発明に係る実施例について説明する。
実施例 1
[0023] 図 3 (a)ないし図 4 (c)を用い実施例 1について説明する。図 3 (a)を参照に、シリコ ン半導体基板 10上に層間絶縁膜 12として酸ィ匕シリコン膜を例えば TEOS法を用い 例えば 650nm形成する。図 3 (b)を参照に、層間絶縁膜 12にドライエッチング法を 用い層間絶縁膜 12を貫通するコンタ外ホール 14を形成する。このとき、層間絶縁膜 12の上部絶縁膜 12b (絶縁膜の上部)のコンタクトホール 14が層間絶縁膜 12の下部 層間絶縁膜 12a (絶縁膜の下部）のコンタクトホールより広ぐ上に行くにしたがい開 口部が徐々に広くなるように形成する。
[0024] 図 3 (c)を参照に、コンタクトホール 14内および層間絶縁膜 12上にタングステン膜 1 6 (金属層となるべき層）を形成する。図 3 (d)を参照に、タングステン膜 16 (金属層と なるべき層）を層間絶縁膜 12まで、 CMP法を用い研磨する。これにより、層間絶縁 膜 12のコンタクトホール 14内に埋め込まれたプラグ金属 18 (金属層）が形成される。
[0025] 図 4 (a)を参照に、層間絶縁膜 12の上部絶縁膜 12bを CMP法により例えば 50nm 研磨する。このとき、研磨材の濃度を高くし、酸化剤 (過酸化水素水）の添加量を減ら し、機械的に研磨することにより、プラグ金属 18は研磨されにくぐ上部絶縁膜 12bを 選択的に研磨する。これにより、下部層間絶縁膜 12aより突き出したプラグ金属 18が 残存する。図 4 (b)を参照に、プラグ金属 18を下部層間絶縁膜 12aまで研磨する。こ のとき、研磨材の濃度を低くし、酸化剤 (過酸ィ匕水素水）を多く添加することにより、プ ラグ金属 18を選択的に研磨する。この結果、プラグ金属 18の表面と下部層間絶縁 膜 12aの表面をほぼ同じ高さとすることができる。
[0026] 図 4 (c)を参照に、下部層間絶縁膜 12aおよびプラグ金属 18上に、例えばアルミ- ゥムを用い配線層 22を形成する。配線層 22上に例えば酸ィ匕シリコン膜からなる上層 層間絶縁膜または保護膜 24を形成する。以上により 1層の配線層が完成する。その 後、同様に上層層間絶縁膜 24にコンタクトホールを形成し、図 3 (a)ないし図 4 ( の 工程を行うことで多層配線を形成することもできる。
[0027] 図 3 (d)ないし図 4 (c)は半導体基板 10に直接コンタクタトホール 14が接続されて いる力 図 5のように、下層配線層 11にコンタクトホール 1を接続しても良い。
[0028] 実施例 1によれば、図 3 (b)のように、タングステン膜 16の形成時はコンタクトホール 14の上部の開口部が広がっており、コンタクトホール 14内のタングステン膜 16のボイ ドを抑制することができる。図 4 (a)および図 4 (b)のように、プラグ金属 18 (金属層）お よび層間絶縁膜 12 (絶縁膜)のコンタクトホール 14が他の部分より広い上部を研磨 する。この結果、コンタクトホール 14の上部の開口部の間隔が広くなり、コンタクトホ ール 14間のショートを抑制することができる。よって、コンタクトホールの寸法または 間隔の縮小化が可能になる。
[0029] また、酸ィ匕シリコン等の絶縁膜からなる層間絶縁膜とタングステン等の金属力もらな るプラグ金属で研磨速度が異なる。このため、まず、プラグ金属 18の上部の上面より 下側の層間絶縁膜 12の上部絶縁膜 12bを選択的に研磨する。その後、プラグ金属 18 (金属層）の上部を選択的に研磨する。これにより、プラグ金属 18の表面と層間絶 縁膜 12の表面とを平坦にすることができる。
実施例 2
[0030] 実施例 1においては、プラグ金属 18の表面と層間絶縁膜 12の表面とを平坦にする ことができるものの、シリコン半導体基板 10であるウェハ面内では、研磨速度のウェハ 面内不均一性ゃデッシングにより下部層間絶縁膜 12aおよびプラグ金属 18の膜厚 が異なってしまう。これは、ウェハ内の位置やプラグ金属の密度に起因する。図 6 (a) ないし図 6 (d)は上記を説明するための図である。図 6 (a)および図 6 (b)は、図 4 (a) に相当する図であり、同じウェハ内で場所の異なる箇所の断面図である。図 4 (a)と同 じ部材は同じ符号を付し説明を省略する。図 6 (b)では図 6 (a)に比べ、下部層間絶 縁膜 12aが多く研磨されている。図 6 (c)および図 6 (d)は、図 6 (a)および図 6 (b)の 後、図 4 (b)と同等に、プラグ金属 18を CMP法を用い研磨した図である。図 6 (d)は 図 6 (c)に比べ、下部層間絶縁膜 12aおよびプラグ金属 18の厚さが薄くなる。実施例 1においては、ウェハ面内の下部層間絶縁膜 12aおよびプラグ金属 18の厚さの分布 である D1は 50nm程度となる。このように、ウェハ面内で下部層間絶縁膜 12aおよび プラグ金属 18の厚さの分布が大きいと、層間絶縁膜 12の縦方向の絶縁性が異なる 。また、上層のパターンを形成する際、露光の焦点ずれを生じる。
[0031] 実施例 2においては、上記課題を解決することを目的とする。図 7 (a)を参照に、シ リコン半導体基板 10上に例えば酸ィ匕シリコン膜からなる下部層間絶縁膜 12aを形成 する。下部層間絶縁膜 12a (下部絶縁膜)上にストツバ層 20として CVD法を用い酸ィ匕 窒化シリコン膜または窒化シリコン膜を形成する。ストツバ層 20上に例えば酸ィ匕シリコ ン膜からなる上部絶縁膜 12bを形成する。
[0032] 図 7 (b)を参照に、上部絶縁膜 12b、ストツバ層 20および下部層間絶縁膜 12aを貫 通するコンタクトホール 14を形成する。このとき、上部絶縁膜 12b内のコンタクトホー ル 14が下部層間絶縁膜 12aのコンタクトホールより広ぐ上に行くにしたがい開口部 が徐々に広くなるように形成する。コンタクトホール 14内および上部絶縁膜 12b上に タングステン膜 16を形成する。図 7 (c)を参照に、タングステン膜 16を上部絶縁膜 12 bの上面まで CMP法を用い研磨する。
[0033] 図 8 (a)および図 8 (b)は図 6 (a)および図 6 (b)と同様に、ウェハ面内の異なる場所 を示している。図 8 (a)および図 8 (b)を参照に、上部絶縁膜 12bを CMP法を用いた 研磨によりストッパ層 20まで研磨する。このとき、ストッパ層 20の研磨レートは上部絶 縁膜 12bの研磨レートより遅いため、研磨はストッパ層 20で停止する。図 8 (c)および 図 8 (d)は、それぞれ図 8 (a)および図 8 (b)の後、プラグ金属 18を CMP法を用いスト ッパ層 20まで研磨した図である。図 8 (d)は図 8 (c)に比べ、下部層間絶縁膜 12aお よびプラグ金属 18の厚さが薄くなる。しかし、実施例 2においてストッパ層として窒化 シリコン膜を使用した場合、ウェハ面内の下部層間絶縁膜 12aおよびプラグ金属 18 の厚さの分布である D2は lOnm程度である。このように、実施例 1の D1が 50nmであ つたのに比べ、小さくすることができる。その後、実施例 1と同様に、配線層 22および 上層層間絶縁膜または保護膜 24を形成する。
[0034] このように、ストッパ層 20として酸ィ匕窒化シリコン膜または窒化シリコン膜を用いた実 施例 2に係る半導体装置は、図 8 (c)のように、半導体基板 10上に設けられた下部層 間絶縁膜 12a (層間絶縁膜)と、下部層間絶縁膜 12a上に設けられたストツバ層 20 ( 酸ィ匕窒化シリコン膜)とを有し、下部層間絶縁膜 12aに形成されたコンタクトホール 14 内に設けられ、ストツバ層 20 (酸ィ匕窒化シリコン膜)の表面と実質的に同じ平面内の 表面を有するプラグ金属 18 (金属層）と、を有する。
[0035] 図 9は研磨剤としてセリアスラリ（CeO砥粒)を用い、酸ィ匕シリコン膜、窒化シリコン
2
膜および酸ィ匕窒化シリコン膜を研磨したときの研磨レートを示す図である。酸化シリコ ン膜の研磨レートは約 210nmZ分であるのに対し、窒化シリコン膜の研磨レートは 約 21nmZ分、酸ィ匕窒化シリコン膜の研磨レートは約 2. 6nmZ分である。このように 、窒素を有する絶縁膜は研磨レートが小さぐ特に酸化窒化シリコン膜の研磨レート を/ J、さくすることができる。
[0036] そこで、実施例 2において、上部絶縁膜 12bとして酸ィ匕シリコン膜、ストッパ層 20とし て窒化シリコン膜、上部絶縁膜 12bを研磨する際の研磨剤およびプラグ金属 18を研 磨する際の研磨剤としてセリアスラリを用いすることにより、ウェハ面内の下部層間絶 縁膜 12aおよびプラグ金属 18の厚さ D2を約 lOnmとすることができる。さらに、ストツ パ層 20として酸ィ匕窒化シリコン膜を用いることにより、 D2を約 lnmとすることができる
[0037] 実施例 2によれば、研磨のストッパ層 20を設けることにより、ウェハ面内での層間絶 縁膜 12およびプラグ金属 18の膜厚の分布を小さくすることができる。ストツバ層 20は 上部絶縁膜 12bを研磨する際、上部絶縁膜 12bに対し研磨レートが小さければ良く 、窒化シリコン膜および酸ィ匕窒化シリコン膜に限られるものではない。
[0038] しかし、ストッパ層 20は窒素を含む絶縁膜であることが好ましい。これにより、ストツ パ層 20の研磨レートを小さくし、ウェハ面内での層間絶縁膜 12およびプラグ金属 18 の膜厚の分布を一層小さくすることができる。
[0039] さらに、ストッパ層 20は酸ィ匕窒化シリコン膜を含むことが好ましい。さらに、セリアスラ リを研磨剤として用い上部絶縁膜 12b (絶縁膜層）を研磨することが好ま ヽ。これに より、ストッパ層 20の研磨レートをより小さくし、ウェハ面内での層間絶縁膜 12および プラグ金属 18の膜厚の分布をより一層小さくすることができる。
[0040] さらに、上部絶縁膜 12bは酸ィ匕シリコン膜を含むことが好ましい。これにより、ストツ パ層 20との選択比を大きくすることができる。
[0041] 実施例 1および実施例 2においては、層間絶縁膜 12、下部層間絶縁膜 12aおよび 上部絶縁膜 12bとして酸ィ匕シリコン膜、プラグ金属 18としてタングステンの場合を例 に説明したが、これらに限られない。層間絶縁膜 12、上部絶縁膜 12bは絶縁膜、プ ラグ金属 18は金属層であれば良い。
[0042] 以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に金属層を形成する工程と、
前記金属層の上部の上面より下側の前記絶縁膜の上部を研磨する工程と、 前記金属層の上部を研磨する工程と、を有する半導体装置の製造方法。
[2] 前記コンタクトホールを形成する工程は、前記絶縁膜の上部のコンタクトホールが 前記絶縁膜の下部のコンタクトホールより広くなるようにコンタクトホールを形成するェ 程である請求項 1記載の半導体装置の製造方法。
[3] 前記絶縁膜を形成する工程は、下部絶縁膜を形成する工程と、前記下部絶縁膜上 に研磨のストツバ層を形成する工程と、前記ストツバ層上に上部絶縁膜を形成するェ 程とを有し、
前記絶縁膜の上部を研磨する工程は、前記上部絶縁膜を前記ストツバ層まで研磨 する工程であり、
前記金属層を研磨する工程は、前記金属層を前記ストツバ層まで研磨する工程で ある請求項 1または 2記載の半導体装置の製造方法。
[4] 前記ストツバ層は窒素を含む絶縁膜である請求項 3記載の半導体装置の製造方法
[5] 前記ストツバ層は酸ィ匕窒化シリコン膜を含む請求項 4記載の半導体装置の製造方 法。
[6] 前記絶縁膜を研磨する工程はセリアスラリを用い前記絶縁膜を研磨する工程であ る請求項 1から 5のいずれか一項記載の半導体装置の製造方法。
[7] 前記上部絶縁膜は酸化シリコン膜を含む請求項 3から 6のいずれか一項記載の半 導体装置の製造方法。
[8] 前記金属層はタングステンを含む請求項 1から 7の 、ずれか一項記載の半導体装 置の製造方法。
[9] 前記金属層を形成する工程は、
金属層となるべき層を前記コンタクトホール内および前記絶縁膜上に形成する工程 と、
前記金属層となるべき層を、前記絶縁膜まで研磨する工程と、を含む請求項 1から 8の 、ずれか一項記載の半導体装置の製造方法。
[10] 半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上部のコンタクトホールが前記層間絶縁膜の下部のコンタクトホ ールより広くなるようにコンタクトホールを形成する工程と、
前記コンタクトホール内に金属層を形成する工程と、
前記金属層および前記層間絶縁膜の前記コンタクトホールが他の部分より広い上 部を研磨する工程と、を有する半導体装置の製造方法。
[11] 半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた酸ィ匕窒化シリコン膜と、
前記層間絶縁膜に形成されたコンタクトホール内に設けられ、前記酸化窒化シリコ ン膜の表面と実質的に同じ平面内の表面を有する金属層と、を具備する半導体装置
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071803A (zh) * 2020-09-17 2020-12-11 长江存储科技有限责任公司 一种半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204520A (ja) * 1998-01-08 1999-07-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001085373A (ja) * 1999-09-17 2001-03-30 Hitachi Chem Co Ltd Ｃｍｐ研磨液
JP2001319929A (ja) * 2000-05-10 2001-11-16 Promos Technologies Inc 化学的機械的研磨のプロセスウインドウを増加する方法
JP2002208633A (ja) * 2001-01-10 2002-07-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002334926A (ja) * 2001-03-23 2002-11-22 Texas Instruments Inc 微細構造のための金属化を容易にする犠牲層の使用
JP2004165434A (ja) * 2002-11-13 2004-06-10 Sony Corp 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600185B1 (en) * 1999-03-10 2003-07-29 Oki Electric Industry Co., Ltd. Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof
KR100338771B1 (ko) * 1999-11-12 2002-05-30 윤종용 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법
EP1777739A3 (en) * 2000-09-11 2008-09-17 Tokyo Electron Limited Semiconductor device and fabrication method therefor
US6753249B1 (en) * 2001-01-16 2004-06-22 Taiwan Semiconductor Manufacturing Company Multilayer interface in copper CMP for low K dielectric

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204520A (ja) * 1998-01-08 1999-07-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001085373A (ja) * 1999-09-17 2001-03-30 Hitachi Chem Co Ltd Ｃｍｐ研磨液
JP2001319929A (ja) * 2000-05-10 2001-11-16 Promos Technologies Inc 化学的機械的研磨のプロセスウインドウを増加する方法
JP2002208633A (ja) * 2001-01-10 2002-07-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002334926A (ja) * 2001-03-23 2002-11-22 Texas Instruments Inc 微細構造のための金属化を容易にする犠牲層の使用
JP2004165434A (ja) * 2002-11-13 2004-06-10 Sony Corp 半導体装置の製造方法

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