JP5672819B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基板にビアが設けられる半導体装置の製造方法に関する。
半導体装置に用いられている半導体基板にビアを設け、そのビアを利用して半導体装置の表裏面間を導通させる技術が知られている。そのような半導体装置を複数積層し、それらを互いに電気的に接続する、スタック構造のデバイスが知られている。また、半導体基板の表裏面側にソースとドレインを有する半導体装置で、フリップチップ実装を可能にするため、その表面側に、ソースに電気的に接続された電極を設けると共に、裏面側ドレインに電気的に接続された貫通ビアの端を露出させる技術も知られている。
特開２００７−１６５４６１号公報 特開２００７−１５０１７６号公報
半導体基板にビアが設けられる半導体装置を製造する際には、トランジスタ等の素子に加え、半導体基板にビアを形成するために、その製造に要する工程数が増加してしまうことがある。尚、半導体基板にビアを形成する場合、半導体基板とビアが直接接触すると、そのビアの材料が半導体基板に拡散する等の問題が生じ得るため、このような点を考慮してビアを形成することが望まれる。
本発明の一観点によれば、半導体基板の第１の面に、ソース領域及びドレイン領域並びにゲート電極を有するトランジスタを形成する工程と、前記第１の面側に、前記トランジスタを被覆する第１絶縁膜を形成する工程と、前記第１絶縁膜上に層間絶縁膜を形成する工程と、前記第１絶縁膜及び層間絶縁膜を貫通し、前記ソース領域又は前記ドレイン領域に達する第１コンタクト部を形成する工程と、前記層間絶縁膜を除去すると共に前記第１コンタクト部の一部を除去して、前記第１コンタクト部の高さを低くすると共に前記ゲート電極を露出させる工程と、前記露出させる工程の後、前記第１コンタクト部及び前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、前記第１開口部の内面及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記第１コンタクト部に達する第２開口部を形成する工程と、前記第１開口部内及び前記第２開口部内に導電材料を形成し、前記第１開口部内にビアを形成すると共に、前記第２開口部内に第２コンタクト部を形成する工程と、を含む半導体装置の製造方法が提供される。
開示の方法によれば、半導体基板に設けられたビアを有する、信頼性の高い半導体装置を、工程数の増加を抑えて、効率的に形成することが可能になる。
半導体装置形成方法の一例の説明図（その１）である。 半導体装置形成方法の一例の説明図（その２）である。 半導体装置形成方法の一例の説明図（その３）である。 半導体装置形成方法の一例の説明図（その４）である。 半導体装置形成方法の一例の説明図（その５）である。 半導体装置形成方法の一例の説明図（その６）である。 半導体装置形成方法の一例の説明図（その７）である。 半導体装置形成方法の一例の説明図（その８）である。 半導体装置形成方法の一例の説明図（その９）である。 半導体装置形成方法の一例の説明図（その１０）である。 半導体装置形成方法の一例の説明図（その１１）である。 半導体装置形成方法の一例の説明図（その１２）である。 半導体装置形成方法の一例の説明図（その１３）である。 半導体装置形成方法の変形例（その１）の説明図である。 半導体装置形成方法の変形例（その２）の説明図である。 半導体装置形成方法の変形例（その３）の説明図である。
図１〜図１３は、半導体装置形成方法の一例の説明図である。ここでは、メタルゲート電極を備えたトランジスタ構造を有する半導体装置の形成方法を例にして説明する。以下、その形成方法を順に説明していく。
まず、図１に示す工程について述べる。図１（Ａ）は素子分離領域形成工程の要部断面模式図、図１（Ｂ）はゲート絶縁膜、犠牲層及びハードマスクの形成工程の要部断面模式図、図１（Ｃ）はダミーゲート加工工程の要部断面模式図である。
はじめに、図１（Ａ）に示すように、半導体基板１の一方の面側に、素子分離領域１ａを形成する。ここでは、半導体基板１としてシリコン（Ｓｉ)基板を用い、素子分離領域１ａとして酸化シリコン（ＳｉＯ2）のＳＴＩ（Shallow Trench Isolation）を形成する場合を例にする。
次いで、素子分離領域１ａを形成したその半導体基板１の一方の面側に、図１（Ｂ）に示すように、ゲート絶縁膜２、犠牲層３及びハードマスク４を形成する。
ゲート絶縁膜２には、例えば、高誘電率（Ｈｉｇｈ−ｋ）材料を用いる。このようなＨｉｇｈ−ｋ材料を用いたゲート絶縁膜２としては、例えば、酸化ハフニウム（ＨｆＯ）膜を用いることができる。その場合、ＨｆＯ膜には、ジルコニウム（Ｚｒ)、チタン（Ｔｉ)、アルミニウム（Ａｌ)、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）のうち１種又は２種以上の元素が含まれていてもよい。これらの各元素は、後述のようにして形成されるトランジスタ構造における閾値Ｖｔｈの制御に利用され得る。
このようなゲート絶縁膜２を、半導体基板１上に、膜厚０．５ｎｍ〜３ｎｍで形成する。ゲート絶縁膜２の形成には、熱ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、ＰＶＤ（Physical Vapor Deposition）法等を用いることができる。
また、ゲート絶縁膜２の形成後には、酸素、窒素雰囲気、又はそれに準ずる雰囲気中、４００℃〜１０５０℃の温度条件で熱処理を行い、ゲート絶縁膜２の膜質を調整するようにしてもよい。この場合、ゲート絶縁膜２と半導体基板１との界面領域には、酸化膜（ここではＳｉＯ2膜）が形成され得る。
また、ゲート絶縁膜２の形成後には、７５０℃〜１１００℃の温度条件で窒素（Ｎ2）プラズマ処理を行い、ゲート絶縁膜２を窒化するようにしてもよい。更にまた、このような窒化処理と、上記のような熱処理とを、共に行うことも可能である。
例えば、ＨｆＯ膜を、ＡＬＤ法により、膜厚２ｎｍで形成し、８５０℃で５秒間の熱処理を行うことで、ゲート絶縁膜２を形成する。
ゲート絶縁膜２の形成後は、図１（Ｂ)に示すように、犠牲層３を形成する。犠牲層３には、ポリシリコンやアモルファスシリコン等のＳｉ系材料を用いることができる。例えば、犠牲層３として、膜厚１０ｎｍ〜１００ｎｍのポリシリコンを、ＣＶＤ法を用いて形成する。
そして、このような犠牲層３上に、図１（Ｂ）に示すように、ハードマスク４を形成する。ハードマスク４として、例えば、膜厚５ｎｍ〜２０ｎｍの窒化シリコン（ＳｉＮ）膜を形成する。ハードマスク４は、後述するダミーゲート加工時のマスクや、ＣＭＰ（Chemical Mechanical Polishing）時の犠牲層３の保護膜（ストッパ膜）としての役割を果たす。
尚、ここでは図示を省略するが、ゲート絶縁膜２上には、後に形成されるゲート電極（メタルゲート電極）の仕事関数を制御する仕事関数制御層を形成してもよい。仕事関数制御層には、例えば、窒化チタン（ＴｉＮ）を用いることができる。仕事関数制御層の膜厚は、例えば、３ｎｍ〜１０ｎｍとする。仕事関数制御層は、ＰＶＤ法、ＭＯ（Metal Organic）−ＣＶＤ法、熱ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。例えば、仕事関数制御層として、膜厚５ｎｍのＴｉＮ膜を、ＰＶＤ法を用いて形成する。ＰＶＤ法を用いてＴｉＮ膜を形成する場合には、Ｔｉターゲット並びに、アルゴン（Ａｒ)ガス及びＮ2ガスを用いたリアクティブスパッタにより、ＴｉＮ膜を形成する。ＴｉターゲットとＮ2ガスを用いたリアクティブスパッタにより、ＴｉＮ膜を形成することもできる。また、形成するトランジスタのチャネル導電型に応じて仕事関数を調整する観点から、チタンアルミニウム（ＴｉＡｌ）合金のターゲットを用い、膜中にＡｌを混入させてもよい。
このようにゲート絶縁膜２上に仕事関数制御層を形成する場合には、その形成した仕事関数制御層上に、上記のようにして犠牲層３及びハードマスク４を形成すればよい。
ハードマスク４の形成まで行った後は、図１（Ｃ）に示すように、そのハードマスク４を用い、ダミーゲート加工を行い、素子分離領域１ａで画定された素子領域に、ダミーゲート電極５を形成する。この例では、犠牲層３とハードマスク４の積層構造部をダミーゲート電極５と言う。このようなダミーゲート電極５を形成するためのダミーゲート加工は、エッチングにより行うことができる。
その際は、まず、ハードマスク４を所定形状にパターニングするエッチングを行う。ハードマスク４をＳｉＮで形成している場合には、ハードマスク４を、例えば、テトラフルオロメタン（ＣＦ4）、フルオロメタン（ＣＨ3Ｆ）、Ａｒ及び酸素（Ｏ2）を用いてエッチングする。
ハードマスク４をパターニングした後は、それをマスクにして犠牲層３のエッチングを行う。犠牲層３をポリシリコンで形成している場合には、犠牲層３を、例えば、ＣＦ4、塩素（Ｃｌ2）及びＮ2を用いてエッチングする。これにより、ダミーゲート電極５が形成される。ダミーゲート電極５の幅（ゲート長方向の長さ）は、例えば、２０ｎｍ〜５０ｎｍとする。
ダミーゲート電極５の形成後は、同様にハードマスク４をマスクにして、更に下のゲート絶縁膜２をエッチングする。ゲート絶縁膜２にハフニウム（Ｈｆ）を含む膜を用いている場合には、ゲート絶縁膜２（半導体基板１との界面領域に酸化膜が形成されている場合はその酸化膜を含む）を、トリクロロボロン（ＢＣｌ3）及びＡｒを用いてエッチングする。
尚、ゲート絶縁膜２上に仕事関数制御層を形成している場合には、このゲート絶縁膜２のエッチングに先立ち、仕事関数制御層のエッチングが行われる。仕事関数制御層をＴｉＮで形成している場合には、仕事関数制御層を、例えば、Ｃｌ2、ＣＦ4及びＮ2を用いてエッチングする。
続いて、図２に示す工程について述べる。図２（Ａ）はエクステンション領域形成工程の要部断面模式図、図２（Ｂ）は絶縁膜形成工程の要部断面模式図、図２（Ｃ）はソース領域及びドレイン領域等の形成工程の要部断面模式図である。
上記のような加工を行った後は、図２（Ａ）に示すように、ダミーゲート電極５の両側の半導体基板１内に、エクステンション領域となる不純物拡散領域６を形成する。この不純物拡散領域６は、所定導電型の不純物を、比較的浅い領域に比較的低濃度でイオン注入することによって、形成する。
不純物拡散領域６の形成後は、まず、図２（Ｂ)に示すように、素子分離領域１ａが形成された半導体基板１、その上に形成されたゲート絶縁膜２及びダミーゲート電極５を被覆するように、所定膜厚（例えば１０００Å未満）の絶縁膜７ａを形成する。絶縁膜７ａには、例えば、ＳｉＮ膜を用いることができる。
絶縁膜７ａの形成後は、それをエッチバックする。これにより、ゲート絶縁膜２及びダミーゲート電極５の側面に、図２（Ｃ）に示すようなスペーサ７が形成される。
スペーサ７の形成後は、図２（Ｃ）に示すように、ソース領域及びドレイン領域となる不純物拡散領域８を形成する。この不純物拡散領域８は、所定導電型の不純物を、比較的深い領域に比較的高濃度でイオン注入することによって、形成する。
このようにして不純物拡散領域８の形成まで行った後は、所定の熱処理を行い、不純物拡散領域８、及び先に形成した不純物拡散領域６に注入された不純物の活性化を行う。例えば、１０００℃を超える温度（例えば１０５０℃）でＲＴＡ（Rapid Thermal Annealing）を行うことで、不純物拡散領域６，８内の不純物を活性化させる。
不純物拡散領域８の表層部には、図２（Ｃ）に示すように、シリサイド層９を形成してもよい。例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属を堆積し、熱処理を行って半導体基板１（不純物拡散領域８の表層部）と反応させ、その後、未反応金属を除去することにより、シリサイド層９を形成する。
尚、図２（Ｂ）に示した工程では、絶縁膜７ａとして、まずＳｉＯ2膜を形成し、その上にＳｉＮ膜を形成するようにしてもよい。その場合、図２（Ｃ）に示した工程で述べたエッチバック後には、ＳｉＯ2膜とＳｉＮ膜の２層構造のスペーサ７が形成される。勿論、同様にして３層以上の積層構造を有するスペーサ７を形成してもよい。
以上のようにして、ダミーゲート電極５を備えるトランジスタ構造Ｔｒが形成される。
続いて、図３に示す工程について述べる。図３（Ａ）は誘電体層形成工程の要部断面模式図、図３（Ｂ）はダミーゲート電極露出工程の要部断面模式図、図３（Ｃ）はダミーゲート電極除去工程の要部断面模式図である。
ダミーゲート電極５を備えるトランジスタ構造Ｔｒを形成した後は、まず、図３（Ａ)に示すように、トランジスタ構造Ｔｒ全体を被覆するように、半導体基板１上に誘電体層１０（絶縁膜）を形成する。誘電体層１０は、ＳｉＯ2、低誘電率（Ｌｏｗ−ｋ）材料、ＵＳＧ（Undoped Silicate Glass）、ＰＳＧ（Phospho Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、ＢＰＳＧ（Boron Phospho Silicate Glass）等の材料を用いて形成することができる。誘電体層１０には、無機系材料のほか、有機系材料を用いることもできる。誘電体層１０は、その材料に応じて、ＣＶＤ等の堆積法や、塗布法を用いて形成される。誘電体層１０の膜厚は、例えば、６００ｎｍとする。
誘電体層１０の形成後は、図３（Ｂ）に示すように、ダミーゲート電極５を誘電体層１０から露出させるための処理を行う。ここでは、ＣＭＰを行い、ダミーゲート電極５の上面（ハードマスク４）が露出するまで、誘電体層１０を研磨する。尚、ＣＭＰ後は、例えば、純水や薬液等を用いた洗浄を行い、残渣等を除去する。
ダミーゲート電極５を誘電体層１０から露出させた後は、その露出させたダミーゲート電極５を除去し、ダミーゲート電極５の除去部１１を有する、図３（Ｃ)に示すような構造を得る。ダミーゲート電極５を除去する際には、例えば、図３（Ｂ）に示した状態から、まずハードマスク４を選択的にエッチングし、続いて、犠牲層３を選択的にエッチングする。この例では、上記のように、ハードマスク４をＳｉＮで、誘電体層１０をＳｉＯ2で、犠牲層３をＳｉ系材料で、それぞれ形成することができる。このような場合には、まず、ＳｉＯ2に対してＳｉＮを選択的にエッチングする条件でハードマスク４をエッチングし、続いて、ＳｉＯ2に対してＳｉを選択的にエッチングする条件で犠牲層３をエッチングする。
続いて、図４に示す工程について述べる。図４（Ａ）はバリアメタル膜及び導電材料の形成工程の要部断面模式図、図４（Ｂ）はゲート電極形成工程の要部断面模式図、図４（Ｃ）は層間絶縁膜形成工程の要部断面模式図である。
上記のようにして半導体基板１の一方の面側にダミーゲート電極５の除去部１１を設けた後は、まず、図４（Ａ)に示すように、除去部１１の内面、及び誘電体層１０の上面に、バリアメタル膜１２を形成する。
バリアメタル膜１２は、例えば、Ｔａ、窒化タンタル（ＴａＮ）、Ｔｉ、ＴｉＮのうち１種又は２種以上を用いて形成する。このようなバリアメタル膜１２は、スパッタ法、ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。バリアメタル膜１２の膜厚は、除去部１１のサイズにもよるが、例えば、３ｎｍ〜５０ｎｍとする。例えば、バリアメタル膜１２として、ＡＬＤ法を用い、膜厚７ｎｍのＴｉＮ膜を形成する。バリアメタル膜１２の形成は、パターンに応じて膜厚が変動する等の、膜厚のパターン依存が生じないような条件を用いて行うことが望ましい。
尚、以上の説明では省略しているが、半導体基板１にチャネル導電型の異なる複数のトランジスタ構造Ｔｒを形成することも可能である。その場合には、それらについて形成されるダミーゲート電極５の除去部１１のうち、いずれかのチャネル導電型のトランジスタ構造Ｔｒ側にのみ、バリアメタル膜１２を形成するようにしてもよい。バリアメタル膜１２の有無により、形成するトランジスタ構造Ｔｒのゲート電極（メタルゲート電極）の仕事関数を調整することができる。
バリアメタル膜１２の形成後は、図４（Ａ）に示すように、バリアメタル膜１２形成後の除去部１１を、導電材料１３で埋め込む。ここでは導電材料１３として、Ａｌ等の金属材料を用いる。例えば、膜厚２０ｎｍ〜２００ｎｍのＡｌ膜を、ＣＶＤ法を用いて形成する。その際、導電材料１３は、パターン依存による膜厚変動が生じないような条件を用いて形成することが望ましい。これにより、導電材料１３は、除去部１１に、少なくとも大きな空隙を生じさせることなく埋め込まれる。
導電材料１３を形成した後は、ＣＭＰにより、誘電体層１０上に形成されている導電材料１３及びバリアメタル膜１２を除去する。このＣＭＰにより、図４（Ｂ）に示すように、除去部１１には、導電材料１３が埋め込まれ、ゲート電極１１ａが形成される。これにより、ゲート電極１１ａ（メタルゲート電極）を備えたトランジスタ構造Ｔｒが得られるようになる。
尚、ここではメタルゲート電極を形成する場合を例にして説明するが、ゲート電極１１ａとなる導電材料１３には、Ａｌ等の金属材料に限らず、形成するトランジスタ構造の形態に応じた様々な材料を用いることが可能である。
ゲート電極１１ａの形成後は、図４（Ｃ）に示すように、誘電体層１０上に層間絶縁膜１４ａを形成する。
続いて、図５に示す工程について述べる。図５（Ａ）は第１コンタクトホール形成工程の要部断面模式図、図５（Ｂ）は導電材料形成工程の要部断面模式図、図５（Ｃ）はＣＭＰ工程の要部断面模式図である。
層間絶縁膜１４ａの形成後は、図５（Ａ）に示すように、層間絶縁膜１４ａ及び誘電体層１０を貫通し、トランジスタ構造Ｔｒのソース領域又はドレイン領域（不純物拡散領域６，８及びシリサイド層９）に達する第１コンタクトホール１５を形成する。第１コンタクトホール１５は、その形成領域に開口部を設けたレジストパターン（図示せず）を形成し、それをマスクにして層間絶縁膜１４ａ及び誘電体層１０のエッチングを行うことにより、形成することができる。第１コンタクトホール１５は、例えば、直径４０ｎｍのサイズで形成する。
第１コンタクトホール１５の形成後は、図５（Ｂ）に示すように、まず、第１コンタクトホール１５の内面、及び層間絶縁膜１４ａの上面に、バリアメタル膜１６を形成する。そして、そのバリアメタル膜１６上に、第１コンタクトホール１５が埋め込まれるように、導電材料１７を形成する。バリアメタル膜１６は、例えば、Ｔｉ、ＴｉＮのうち１種、又はそれらの積層を、スパッタ法、ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。導電材料１７は、例えば、タングステン（Ｗ）を用いて形成することができる。
バリアメタル膜１６及び導電材料１７の形成後は、ＣＭＰを行い、導電材料１７、バリアメタル膜１６、及び層間絶縁膜１４ａを研磨する。このＣＭＰにより、図５（Ｃ）に示すように、第１コンタクトホール１５に第１コンタクト部１５ａ（プラグ）を形成する。
尚、図５（Ｃ）には、ゲート電極１１ａの上面が露出するまでＣＭＰを行い、第１コンタクト部１５ａを形成する場合を図示した。このほか、この図５（Ｃ）の段階では、ゲート電極１１ａの上面近傍までＣＭＰを行う、即ち、ゲート電極１１ａが露出する前にＣＭＰを終えるようにしてもよい。
後述のように、この第１コンタクト部１５ａ上には、更に、層間絶縁膜を形成した後、第１コンタクト部１５ａに達する第２コンタクト部を形成する。そのため、必ずしもゲート電極１１ａの上面が露出するまでＣＭＰを行うことを要しない。但し、第１コンタクト部１５ａの高さが低いほど、第１コンタクト部１５ａ自体、更には第１コンタクト部１５ａとその上に形成する第２コンタクト部の低抵抗化を図ることができる。このような低抵抗化の観点からは、第１コンタクト部１５ａを形成する際、ゲート電極１１ａの上面にできるだけ近い位置まで、或いはゲート電極１１ａの上面が露出するまで、ＣＭＰを行うことが好ましい。
続いて、図６に示す工程について述べる。図６（Ａ）はレジストパターン形成工程の要部断面模式図、図６（Ｂ）はビアホール形成工程の要部断面模式図、図６（Ｃ）は絶縁膜形成工程の要部断面模式図である。
第１コンタクト部１５ａの形成後は、図６（Ａ）に示すように、層間絶縁膜１４を形成する。層間絶縁膜１４は、ＳｉＯ2、Ｌｏｗ−ｋ材料等を用い、膜厚５０ｎｍ〜３００ｎｍで形成することができる。例えば、層間絶縁膜１４として、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により、膜厚１５０ｎｍのＳｉＯ2膜を形成する。
この層間絶縁膜１４上へのレジスト形成とその露光及び現像を行い、図６（Ａ）に示すように、層間絶縁膜１４上に、最終的に半導体基板１を貫通するビアを形成する領域に開口部１８ａを設けたレジストパターン１８を形成する。開口部１８ａの直径は、５０ｎｍ〜３μｍの範囲とすることができる。例えば、直径１μｍの開口部１８ａを設けたレジストパターン１８を形成する。
レジストパターン１８の形成後は、それをマスクにしたエッチングを行い、図６（Ｂ）に示すように、層間絶縁膜１４及び誘電体層１０を貫通し、更に半導体基板１の内部に達する、ビアホール１９（開口部）を形成する。例えば、まず、レジストパターン１８をマスクにして、半導体基板１の表面に達するまで層間絶縁膜１４及び誘電体層１０をエッチングし、次いで、半導体基板１を、その表面から３０μｍの深さまでエッチングする。これにより、所定の直径と深さを有するビアホール１９が形成される。
ビアホール１９の形成後、レジストパターン１８は除去する。
尚、レジストパターン１８は、層間絶縁膜１４及び誘電体層１０が有機系材料を用いて形成されている場合等、層間絶縁膜１４及び誘電体層１０の材質によっては、誘電体層１０上に、ハードマスクや犠牲層等、マスクとなり得る別の層を介して、形成してもよい。その場合は、レジストパターン１８を用いてそのような別の層をパターニングし、そのパターニング後の層をマスクにして、ビアホール１９を形成する。これにより、ビアホール１９の寸法精度を向上させることが可能になる。
ビアホール１９の形成後は、図６（Ｃ）に示すように、ビアホール１９の内面、及び誘電体層１０の上面に、絶縁膜２０を形成する。絶縁膜２０には、ＳｉＯ2膜を用いることができる。ＳｉＯ2膜は、例えば、ＴＥＯＳを用いたＣＶＤ法により形成することができる。絶縁膜２０の膜厚は、ビアホール１９の直径にもよるが、例えば、５ｎｍ〜５００ｎｍの範囲に設定することができる。直径１μｍのビアホール１９の場合、絶縁膜２０の膜厚は、例えば、１００ｎｍとする。
尚、ビアホール１９内に形成される絶縁膜２０は、半導体基板１へのリーク電流が発生するのを抑える役割を果たす。即ち、後述のようにビアホール１９に金属材料が埋め込まれた場合に、そのような金属材料の半導体基板１への拡散や、半導体基板１表面のシリサイド化を抑え、半導体基板１へのリーク電流が発生するのを抑制する。
続いて、図７に示す工程について述べる。図７（Ａ）はレジストパターン形成工程の要部断面模式図、図７（Ｂ）は第２コンタクトホール形成工程の要部断面模式図、図７（Ｃ）はレジストパターン除去工程の要部断面模式図である。
絶縁膜２０の形成後は、絶縁膜２０上へのレジスト形成とその露光及び現像を行い、図７（Ａ）に示すように、第１コンタクト部１５ａ上に形成する第２コンタクト部の形成領域に開口部２１ａを設けたレジストパターン２１を形成する。
尚、図７（Ａ）には、レジストパターン２１の形態の一例を示しているが、レジストパターン２１は、この図７（Ａ）に示すような形態に限らず、例えば、ビアホール１９内に入り込んでいても構わない。
レジストパターン２１の形成後は、それをマスクにしたエッチングを行い、図７（Ｂ）に示すように、絶縁膜２０及び層間絶縁膜１４を貫通し、第１コンタクト部１５ａに達する、第２コンタクトホール２２（開口部）を形成する。この第２コンタクトホール２２は、例えば、ヘキサフルオロブタン（Ｃ4Ｆ6）、Ａｒ、一酸化炭素（ＣＯ）及びＯ2を用いたエッチングにより、形成することができる。第２コンタクトホール２２は、例えば、直径５０ｎｍのサイズで形成する。上記のように、層間絶縁膜１４を膜厚１５０ｎｍ、絶縁膜２０を膜厚１００ｎｍで形成している場合には、第２コンタクトホール２２の深さは２５０ｎｍになる。
第２コンタクトホール２２の形成後は、レジストパターン２１を除去する。これにより、図７（Ｃ)に示すような状態が得られる。
尚、図１４及び図１５は半導体装置形成方法の変形例を示す図である。
ここでは、第１コンタクト部１５ａに達する開口部として、第２コンタクトホール２２を形成する場合を例示した。このほか、次の図１４に示すような開口部７０を形成してもよい。即ち、第１コンタクト部１５ａが底に露出するコンタクトホール７１を下部側に設け、そのコンタクトホールに連通する配線溝７２を上部側に設けた、いわゆるデュアルダマシン構造の開口部７０を形成してもよい。
また、第１コンタクト部１５ａに達する第２コンタクトホール２２や開口部７０と共に、或いは第２コンタクトホール２２や開口部７０は形成せずに、別のコンタクトホールを形成してもよい。例えば、次の図１５に示すように、ゲート電極１１ａに達するコンタクトホール８０（開口部）を形成することも可能である。
但し、以下では、図７に示したような第１コンタクト部１５ａに達する第２コンタクトホール２２を形成する場合を例にして説明する。
これまでの工程により、ビアホール１９と第２コンタクトホール２２との、２種類の開口部が、半導体基板１の一方の面側に存在する構造が得られる。
続いて、図８に示す工程について述べる。図８（Ａ）はバリアメタル膜形成工程の要部断面模式図、図８（Ｂ）は導電材料形成工程の要部断面模式図、図８（Ｃ）はビア及び第２コンタクト部の形成工程の要部断面模式図である。
第２コンタクトホール２２の形成後は、図８（Ａ)に示すように、ビアホール１９及び第２コンタクトホール２２の内側、並びに層間絶縁膜１４上面の絶縁膜２０上に、バリアメタル膜２３を形成する。バリアメタル膜２３は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮのうち１種又は２種以上を、スパッタ法、ＣＶＤ法、ＡＬＤ法等を用いて形成することができる。バリアメタル膜２３の形成は、パターン依存による膜厚変動が生じないような条件を用いて形成することが望ましい。
尚、ここではビアホール１９の内面に絶縁膜２０を形成しているため、バリアメタル膜２３が直接半導体基板１に接触しない。上記のようなＴｉやＴａ等の金属を含むバリアメタル膜２３が、直接半導体基板１に接触する場合には、半導体基板１表面がシリサイド化し、リーク電流が発生する可能性がある。絶縁膜２０を形成していることで、このようなリーク電流の発生を抑えることが可能になる。
バリアメタル膜２３の形成後は、図８（Ｂ）に示すように、バリアメタル膜２３形成後のビアホール１９及び第２コンタクトホール２２を、導電材料２４で埋め込む。ここでは、まず、比較的微細な第２コンタクトホール２２が埋め込まれるように第１導電材料２４ａを形成し、次いで、比較的大体積のビアホール１９が埋め込まれるように第２導電材料２４ｂを形成する。ここでは導電材料２４（第１導電材料２４ａ及び第２導電材料２４ｂ）として、Ａｌ、アルミニウム銅（Ａｌ−Ｃｕ）合金、銅（Ｃｕ）等の金属材料を用いる。
例えば、第１導電材料２４ａとして、膜厚５ｎｍ〜２００ｎｍのＡｌ膜を、ＣＶＤ法を用いて形成する。その際、第１導電材料２４ａは、パターン依存による膜厚変動が生じないような条件を用いて形成することが望ましい。例えば、原料ガスにジメチルアルミニウムハイドライド（ＤＭＡＨ）を用い、キャリアガスに水素（Ｈ2）を用い、基体表面を１５０℃〜３００℃に保持して熱ＣＶＤを実施することにより、膜厚５ｎｍ〜５０ｎｍのＡｌ膜を形成する。ここでは一例として、ＤＭＡＨとＨ2を用い、基体表面を３００℃に保持して熱ＣＶＤを実施し、膜厚２０ｎｍのＡｌ膜を形成する。
第１導電材料２４ａは、第２コンタクトホール２２に、少なくとも大きな空隙を生じさせることなく埋め込まれ、また同時に、ビアホール１９にも所定の膜厚で形成される。
第１導電材料２４ａに続いて形成する第２導電材料２４ｂとしては、例えば、第１導電材料２４ａと同様、Ａｌ膜を形成する。第２導電材料２４ｂとして形成するＡｌ膜は、例えば、２００℃〜４００℃の比較的高温の条件で行われるＰＶＤ法を用いた堆積プロセスと、４００℃の条件のリフロープロセスにより、形成することができる（ホットアルミリフロー処理）。
尚、最終的にビアホール１９に形成されるビアのストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上させるために、導電材料２４として形成するＡｌ膜には、０．１原子％〜５原子％のＣｕを添加してもよい。その場合には、ＰＶＤ法を用いた堆積プロセスの際に、Ａｌ−Ｃｕ合金のターゲットを用いればよい。
また、上記のようにしてＡｌ膜を形成してビアホール１９を埋め込んだ後、後述のＣＭＰ工程での研磨レートを考慮し、Ａｌ粒度を一定にするため、再度４００℃の条件で熱処理を行ってもよい。この熱処理により、先に第１導電材料２４ａとして形成したＡｌ膜と、後に第２導電材料２４ｂとして形成したＡｌ膜との境界は、より曖昧になる。但し、ここでは便宜上、第１導電材料２４ａと第２導電材料２４ｂを別々に図示している。
このようにして導電材料２４を形成した後は、ＣＭＰにより、層間絶縁膜１４上に形成されている導電材料２４、バリアメタル膜２３、及び絶縁膜２０を除去する。このＣＭＰにより、図８（Ｃ）に示すように、ビアホール１９に埋め込まれた導電材料２４（第１導電材料２４ａ及び第２導電材料２４ｂ）と、第２コンタクトホール２２に埋め込まれた導電材料２４（第１導電材料２４ａ）とが分離される。それにより、ビアホール１９にはビア１９ａが形成され、第２コンタクトホール２２には第２コンタクト部２２ａが形成される。即ち、ビア１９ａと第２コンタクト部２２ａが、この段階で同時に形成されるようになる。
尚、ここでは、ＣＭＰにより、層間絶縁膜１４上に形成されている導電材料２４、バリアメタル膜２３、及び絶縁膜２０を除去する場合を例示した。このほか、ＣＭＰの際には、層間絶縁膜１４上面の絶縁膜２０上に形成された導電材料２４及びバリアメタル膜２３を除去し、絶縁膜２０は層間絶縁膜１４上面に残すようにしてもよい。
ところで、上記のようにしてビア１９ａ及び第２コンタクト部２２ａを形成するビアホール１９及び第２コンタクトホール２２は、図６及び図７に示したように、それぞれ別々の工程で、エッチングにより形成する。これは、直径及び深さが共に大きく異なるビアホール１９と第２コンタクトホール２２を、同時にエッチングすることで同時に形成する場合、所望のサイズ（設定値）のビアホール１９と第２コンタクトホール２２を得ることが難しいためである。即ち、エッチングする体積量の大きいビアホール１９に比べ、エッチングする体積量の小さい第２コンタクトホール２２の方がオーバーエッチングとなるため、第２コンタクトホール２２のサイズが設定値よりも大きくなってしまうことが起こり易い。従って、所望のサイズのビアホール１９と第２コンタクトホール２２を得るためには、それらを上記のように別々の工程で形成することが望ましい。
更に、ここでは、ビアホール１９の内面に絶縁膜２０を形成するようにしている。これは、前述のように、ビアホール１９を埋め込むＡｌ等の導電材料２４が半導体基板１へ拡散するのを抑えたり、ビアホール１９内に形成されるバリアメタル膜２３が半導体基板１に接触することでシリサイド化が起こるのを抑えたりするためである。
上記の例では、図６に示したように、ビアホール１９の形成後に絶縁膜２０を形成し、それから、図７に示したように、第２コンタクトホール２２を形成する。一方、仮に前述のようにビアホール１９と第２コンタクトホール２２を同時に形成すると、ビアホール１９の内面に絶縁膜２０を形成するためには、ビアホール１９と第２コンタクトホール２２の同時形成後に絶縁膜２０を形成することになる。即ち、ビアホール１９内と共に、第２コンタクトホール２２内にも絶縁膜２０が形成される。そのため、バリアメタル膜２３及び導電材料２４を形成する前に、そのように第２コンタクトホール２２内に形成された絶縁膜２０を除去する必要が生じ、そのための工程が必要になってくる。
要するに、上記図６及び図７の例では、ビアホール１９の形成、絶縁膜２０の形成、第２コンタクトホール２２の形成、というプロセスである。これに対し、ビアホール１９及び第２コンタクトホール２２の同時形成では、ビアホール１９及び第２コンタクトホール２２の同時形成、絶縁膜２０の形成、第２コンタクトホール２２内の絶縁膜２０の除去、というプロセスになり、工程数の削減にはならない。
このような工程数や、前述のようなビアホール１９及び第２コンタクトホール２２の寸法精度の観点では、ビアホール１９及び第２コンタクトホール２２を同時形成するよりも、図６及び図７に示したように別々の工程で形成することの方が、より好ましいと言える。
続いて、図９に示す工程について述べる。図９は配線層形成工程の要部断面模式図である。
上記のようにしてビア１９ａ及び第２コンタクト部２２ａを形成した後は、ビア１９ａ及び第２コンタクト部２２ａにそれぞれ電気的に接続された配線等の導電部を含む、配線層３０を形成していく。ここでは配線層３０として、多層配線を形成する場合を例示している。
配線層３０の形成では、まずビア１９ａ及び第２コンタクト部２２ａの形成まで行った基体表面に、ハードマスク又はエッチングストッパとして機能する絶縁膜３１を形成し、更にその上に、層間絶縁膜３２を形成する。そして、Ｃｕ或いはＣｕ合金を主体とする配線３３を形成する。配線３３は、ビア１９ａ及び第２コンタクト部２２ａにそれぞれ電気的に接続されたものを含む。配線３３は、例えば、ダマシンプロセスにより形成することができる。配線３３は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を含むバリアメタル膜３４を介して、形成される。
次いで、配線３３を形成した層間絶縁膜３２上に、ハードマスク又はエッチングストッパとして機能する絶縁膜３５を形成し、更にその上に、層間絶縁膜３６を形成する。そして、配線３３に電気的に接続された、Ｃｕ或いはＣｕ合金を主体とするビア３７及び配線３８を形成する。ビア３７及び配線３８は、例えば、デュアルダマシンプロセスにより形成することができる。ビア３７及び配線３８は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を含むバリアメタル膜３９を介して、形成される。
次いで、配線３８を形成した層間絶縁膜３６上に、ハードマスク又はエッチングストッパとして機能する絶縁膜４０を形成し、更にその上に、層間絶縁膜４１を形成する。そして、これら絶縁膜４０及び層間絶縁膜４１を貫通し、配線３８に接続される、Ａｌ等のパッド４２及びバリアメタル膜４３を形成する。Ａｌのパッド４２は、例えば、ホットアルミリフロー処理を用いて形成することができる。バリアメタル膜４３は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうちの１種又は２種以上を用いて形成される。
このようにして形成したパッド４２の少なくとも一部が露出するように、カバー膜４４を形成することで、配線層３０が形成される。カバー膜４４は、感光性ポリイミド樹脂や感光性エポキシ樹脂等の樹脂材料のほか、ＳｉＮ、炭化シリコン（ＳｉＣ）、ＳｉＯ2等のＳｉを含有する材料を用いて、形成することができる。
尚、ここに示した配線層３０の層数、各層の導電部の配置は、単なる例であって、この例に限定されるものではない。
続いて、図１０に示す工程について述べる。図１０はサポート基板貼り付け工程の要部断面模式図である。
上記のようにして配線層３０を形成した後は、その配線層３０の表面（パッド４２及びカバー膜４４の配設面）に、接着剤５０を用いてサポート基板５１を貼り付ける。サポート基板５１は、後述する半導体基板１のバックグラインド時に、配線層３０の形成まで行った基体を支持するために、貼り付けられる。
サポート基板５１には、ガラス基板、Ｓｉ基板等を用いることができるが、半導体基板１のバックグラインド時に基体を支持できる程度の機械的強度を有するものであれば、その材質は特に限定されない。また、接着剤５０は、バックグラインドが終了するまでの間、そのようなサポート基板５１と基体とを接着しておけるものであれば、その材質は特に限定されない。
続いて、図１１に示す工程について述べる。図１１はバックグラインド工程の要部断面模式図である。
上記のようにしてサポート基板５１を貼り付けた後は、半導体基板１の裏面側（サポート基板５１を貼り付けた面側と反対の面側）からバックグラインドを行う。このバックグラインドは、ビア１９ａが露出するまで行う。これにより、半導体基板１を貫通する、貫通シリコンビア（Through Silicon Via；ＴＳＶ）が形成される。
続いて、図１２に示す工程について述べる。図１２はバンプ形成工程の要部断面模式図である。
上記のようにして半導体基板１の裏面にビア１９ａが露出するＴＳＶを形成した後は、絶縁膜６０を形成し、更に、その絶縁膜６０を貫通してビア１９ａに電気的に接続された、マイクロバンプ６１及び密着導電層６２を形成する。
絶縁膜６０には、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯ2等、Ｓｉを含有した膜を用いることができる。この場合、絶縁膜６０は、ＣＶＤ法等を用いて形成することができる。絶縁膜６０の膜厚は、例えば、０．５μｍとする。このような絶縁膜６０を形成した後、レジスト形成とその露光及び現像を行って、ビア１９ａに対応する位置に開口部を設けたレジストパターン（図示せず）を形成し、それをマスクにして絶縁膜６０のエッチングを行う。それにより、絶縁膜６０に、ビア１９ａに連通する開口部６０ａを形成する。
その後、密着導電層６２を形成し、密着導電層６２を介して、マイクロバンプ６１を形成する。密着導電層６２には、クロム（Ｃｒ）、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕのうち１種又は２種以上を用いることができる。また、マイクロバンプ６１には、金（Ａｕ）を用いることができる。
例えば、開口部６０ａの形成後、まず全面に、膜厚８０ｎｍのＣｒ膜と、膜厚５００ｎｍのＣｕ膜をＰＶＤ法で全面に形成した後、レジスト形成並びに露光及び現像を行い、開口部６０ａの領域とその周囲を被覆するレジストパターン（図示せず）を形成する。そして、それをマスクにしてエッチングを行い、図１２のように、開口部６０ａ内からその周囲の絶縁膜６０表面に延びる、密着導電層６２を形成する。その後、無電解めっきを行い、密着導電層６２上に、マイクロバンプ６１となる膜厚５μｍのＡｕ膜を形成する。
尚、絶縁膜６０には、上記のようなＳｉを含有した膜のほか、感光性ポリイミド樹脂や感光性エポキシ樹脂等の感光性樹脂を用いることもできる。その場合は、例えば、まずバックグラインド後の半導体基板１上（ビア１９ａの露出面側）に、そのような感光性樹脂を塗布し、その後、プリベークを行うことで、絶縁膜６０を形成する。例えば、回転数２０００ｒｐｍ、６０秒でスピンコーティングして感光性樹脂を塗布し、それを８０℃でプリベークすることで、絶縁膜６０を形成する。絶縁膜６０の膜厚は、例えば、０．５μｍとする。このようにして感光性樹脂で絶縁膜６０を形成した後は、その絶縁膜６０の露光及び現像を行って開口部６０ａを形成し、ポストベークを行った後、上記の例に従って密着導電層６２及びマイクロバンプ６１を形成すればよい。
マイクロバンプ６１の形成後は、半導体基板１の表面側（配線層３０の形成面側）に貼り付けられたサポート基板５１及び接着剤５０を除去する。これにより、図１３に示したような、表裏面のパッド４２とマイクロバンプ６１の間が、ビア１９ａ（ＴＳＶ）、配線３３，３８、ビア３７を含む導電部で電気的に接続されて導通可能とされた、半導体装置が得られる。
以上説明したように、上記の半導体装置の形成方法では、図６に示したように、トランジスタ構造Ｔｒ、誘電体層１０、第１コンタクト部１５ａ及び層間絶縁膜１４の形成まで行った基体に対し、半導体基板１の内部に達するビアホール１９を形成する。そして、絶縁膜２０を形成した後に、例えば図７に示したように、第１コンタクト部１５ａに達する第２コンタクトホール２２を形成する。その後、図８に示したように、ビアホール１９と第２コンタクトホール２２を導電材料２４で埋め込み、ビアホール１９にビア１９ａを形成すると共に、第２コンタクトホール２２に第２コンタクト部２２ａを形成する。ビア１９ａと第２コンタクト部２２ａが同時に出来上がるようにするため、このようなビアとコンタクト部を別々に形成する場合に比べ、工程数を抑えることができる。
更に、ビアホール１９の内壁に絶縁膜２０を形成したうえで、そこにバリアメタル膜２３及びビア１９ａを形成するため、このようなビア１９ａを有する半導体装置の信頼性向上を図ることができる。
また、ビア１９ａと第２コンタクト部２２ａを同時に形成した後は、その上に配線層３０を形成していくことができ、配線層の形成途中で半導体基板１内部に達するビアを形成することを要しない。
上記の例では、ビアホール１９を形成するために、層間絶縁膜１４及び誘電体層１０と、半導体基板１をエッチングする。層間絶縁膜１４及び誘電体層１０は、同様の材質（ＳｉＯ2等）で形成可能である。しかし、配線層の形成途中、即ち、層間絶縁膜１４上に更にエッチングストッパや層間絶縁膜を積層した後、それらを貫通し半導体基板１の内部に達するようなビアホールを形成する場合には、材質の異なる膜をそれぞれエッチングしていくことになる。そのため、エッチングプロセスが複雑になる。また、配線層内には、その形成過程で行われるＣＭＰで各層の平坦性を確保するためにダミー配線がしばしば設けられる。しかし、配線層の形成途中で半導体基板１の内部に達するビアを形成する場合には、当該ビアの形成可能な位置が、そのようなダミー配線の配置に影響されてしまう。或いは、当該ビアを形成する位置を避けてダミー配線を配置することで、配線層内の各層の平坦性を確保できなくなるといったことも起こり得る。
一方、上記のような半導体装置の形成方法によれば、半導体基板１に達するまでは、同様の材質で形成可能な、或いは異なる材質でも少ない層数の、層間絶縁膜１４及び誘電体層１０をエッチングするため、エッチングプロセスが複雑になるのを抑えることができる。また、ビア１９ａの形成後に配線層３０を形成していくことができるため、配線層３０内にダミー配線を配置する場合でも、その配置の自由度を高め、平坦性の良好な配線層３０を形成することが可能になる。更に、ビア１９ａを形成する位置がそのようなダミー配線に影響されるのを抑えることが可能になる。
また、上記の半導体装置の形成方法では、トランジスタ構造Ｔｒのソース領域又はドレイン領域と、配線層３０とのコンタクト部を、下部側の第１コンタクト部１５ａと上部側の第２コンタクト部２２ａで形成するようにしている。上記の例のように、第１コンタクト部１５ａをＷで形成し、第２コンタクト部２２ａをＡｌで形成した場合には、配線層３０までのコンタクト部全体をＷで形成した場合に比べ、コンタクト部の低抵抗化を図ることが可能になる。
また、上記の例では、第２コンタクト部２２ａをビア１９ａと同時に形成するようにしたが、トランジスタ構造Ｔｒのシリサイド層９に達するコンタクト部をビア１９ａと同時に形成することも可能である。
図１６は半導体装置形成方法の変形例を示す図である。
例えば、上記した図４の工程後、図５の工程を省略し、図６の工程に進んでビアホール１９及び絶縁膜２０を形成する。これにより、図１６（Ａ）に示したような状態が得られる。次いで、図７の工程の例に従ってトランジスタ構造Ｔｒのシリサイド層９に達するコンタクトホールを形成する。即ち、図１６（Ｂ）に示すようなコンタクトホール９０（開口部）を形成した状態を得る。尚、このようなコンタクトホール９０に替えて、図１４に示したような、コンタクトホールとそれに連通する配線溝を有する、デュアルダマシン構造の開口部を形成することも可能である。このようにしてシリサイド層９まで達するような開口部を形成した後は、図８の工程以降の例に従い、バリアメタル膜２３及び導電材料２４の形成及び除去（ＣＭＰ）、配線層３０の形成、バックグラインド、マイクロバンプ６１等の形成を行う。
このような形成方法によれば、より一層少ない工程数で、ＴＳＶを備える半導体装置を形成することが可能になる。更に、このような形成方法によれば、ビアホール１９と、シリサイド層９まで達するコンタクトホール９０のような開口部とを、同じ導電材料で埋め込むことができる。そのため、例えば、ビア１９ａと同じように、Ａｌ等の低抵抗材料（例えばＷよりも低抵抗な材料）でシリサイド層９まで達するコンタクト部を形成することも可能になる。
以上、半導体装置の形成方法の一例について説明したが、半導体基板１に形成するトランジスタ構造Ｔｒは、そのソース領域及びドレイン領域を、半導体基板１と格子定数の異なる半導体層を用いて形成してもよい。このような半導体層としては、例えば、半導体基板１がＳｉ基板の場合には、シリコンゲルマニウム（ＳｉＧｅ）やＳｉＣ等を用いることができる。このような半導体層を形成する場合には、例えば、ダミーゲート電極５を備えるトランジスタ構造Ｔｒの形成段階において、ダミーゲート電極５両側の半導体基板１にリセスを形成し、そのリセスに所定の半導体層をエピタキシャル成長させる。その際、不純物を導入しながら半導体層を成長したり、半導体層の成長後に不純物を導入したりすることが可能である。このようにして半導体層を形成した後、誘電体層１０の形成を行えばよい。
また、誘電体層１０は、単層のほか、複数層を積層した構造としてもよい。例えば、半導体基板１上に、ダミーゲート電極５を備えるトランジスタ構造Ｔｒ全体を被覆するように、トランジスタ構造Ｔｒのチャネル領域に圧縮応力又は引っ張り応力を生じさせることのできる、ＳｉＮ等の応力膜を形成する。その上に、上記のようなＳｉＯ2等の絶縁膜を形成し、誘電体層１０とする。このような応力膜を形成することで、トランジスタのキャリア移動度の向上が図られるようになる。
また、上記の説明では、メタルゲート電極（ゲート電極１１ａ）を備えたトランジスタ構造Ｔｒを有する半導体装置の形成方法を例にしたが、上記のような手法は、様々な形態のトランジスタ構造Ｔｒを有する半導体装置の形成に適用することが可能である。例えば、図１及び図２のような流れで、ポリシリコンのゲート電極を備えるトランジスタ構造Ｔｒを形成した後、図３（Ａ）のように誘電体層１０を形成し、必要に応じてその平坦化を行って、図５の工程以降の例に従った処理を実行する。尚、このような形態のトランジスタ構造Ｔｒの場合にも、上記図１４〜図１６について述べたような方法を用いることも可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の第１の面に、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記第１の面側に、前記トランジスタを被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜を貫通し、前記ソース領域又はドレイン領域に達する第１コンタクト部を形成する工程と、
前記第１コンタクト部及び前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記第１開口部の内面及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記第１コンタクト部に達する第２開口部を形成する工程と、
前記第１開口部内及び前記第２開口部内に導電材料を形成し、前記第１開口部内にビアを形成すると共に、前記第２開口部内に第２コンタクト部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記第２開口部を形成する工程後、前記導電材料を形成する工程前に、前記第３絶縁膜上、及び前記第２開口部の内面に、メタル膜を形成する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記導電材料を形成する工程は、
前記第１開口部内、前記第２開口部内及び前記第３絶縁膜上方に前記導電材料を形成する工程と、
前記第３絶縁膜上方に形成された前記導電材料を研磨し、前記第３絶縁膜又は前記第２絶縁膜を露出させる工程と、
を含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４） 前記導電材料に、前記第１コンタクト部よりも低抵抗の材料を用いることを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記第２開口部は、前記第１コンタクト部に達する孔と、前記孔に連通する溝とを含むことを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記トランジスタは、ダミーゲート電極を有し、
前記トランジスタを被覆する前記第１絶縁膜を形成する工程後、前記第１コンタクト部を形成する工程前に、
前記第１絶縁膜から前記ダミーゲート電極を露出させる工程と、
露出させた前記ダミーゲート電極を除去して第３開口部を形成する工程と、
前記第３開口部にメタルゲート電極を形成する工程と、
を含むことを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記第１の面側に、前記ビア及び前記第２コンタクト部にそれぞれ電気的に接続された導電部を備える配線層を形成する工程を含むことを特徴とする付記１乃至６のいずれかに記載の半導体装置の製造方法。
（付記８） 前記半導体基板を、前記第１の面側と反対の第２の面側から研削し、前記第２の面側に前記ビアを露出させる工程を含むことを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
（付記９） 半導体基板の第１の面に、ゲート電極を有するトランジスタを形成する工程と、
前記第１の面側に、前記トランジスタを被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記第１開口部の内面及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記ゲート電極に達する第２開口部を形成する工程と、
前記第１開口部内及び前記第２開口部内に導電材料を形成し、前記第１開口部内にビアを形成すると共に、前記第２開口部内にコンタクト部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１０） 半導体基板の第１の面に、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記第１の面側に、前記トランジスタを被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
前記第１開口部の内面及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記ソース領域及びドレイン領域に達する第２開口部を形成する工程と、
前記第１開口部内及び前記第２開口部内に導電材料を形成し、前記第１開口部内にビアを形成すると共に、前記第２開口部内にコンタクト部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
１ 半導体基板
１ａ 素子分離領域
２ ゲート絶縁膜
３ 犠牲層
４ ハードマスク
５ ダミーゲート電極
６，８ 不純物拡散領域
７ スペーサ
７ａ，２０，３１，３５，４０，６０ 絶縁膜
９ シリサイド層
１０ 誘電体層
１１ 除去部
１１ａ ゲート電極
１２，１６，２３，３４，３９，４３ バリアメタル膜
１３，１７，２４ 導電材料
１４，１４ａ，３２，３６，４１ 層間絶縁膜
１５ 第１コンタクトホール
１５ａ 第１コンタクト部
１８，２１ レジストパターン
１８ａ，２１ａ，６０ａ，７０ 開口部
１９ ビアホール
１９ａ，３７ ビア
２２ 第２コンタクトホール
２２ａ 第２コンタクト部
２４ａ 第１導電材料
２４ｂ 第２導電材料
３０ 配線層
３３，３８ 配線
４２ パッド
４４ カバー膜
５０ 接着剤
５１ サポート基板
６１ マイクロバンプ
６２ 密着導電層
７１，８０，９０ コンタクトホール
７２ 配線溝
Ｔｒ トランジスタ構造

Claims (7)

  1. 半導体基板の第１の面に、ソース領域及びドレイン領域並びにゲート電極を有するトランジスタを形成する工程と、
    前記第１の面側に、前記トランジスタを被覆する第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に層間絶縁膜を形成する工程と、
    前記第１絶縁膜及び層間絶縁膜を貫通し、前記ソース領域又は前記ドレイン領域に達する第１コンタクト部を形成する工程と、
    前記層間絶縁膜を除去すると共に前記第１コンタクト部の一部を除去して、前記第１コンタクト部の高さを低くすると共に前記ゲート電極を露出させる工程と、
    前記露出させる工程の後、前記第１コンタクト部及び前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板の内部に達する第１開口部を形成する工程と、
    前記第１開口部の内面及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記第１コンタクト部に達する第２開口部を形成する工程と、
    前記第１開口部内及び前記第２開口部内に導電材料を形成し、前記第１開口部内にビアを形成すると共に、前記第２開口部内に第２コンタクト部を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２開口部を形成する工程後、前記導電材料を形成する工程前に、前記第３絶縁膜上、及び前記第２開口部の内面に、メタル膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記導電材料を形成する工程は、
    前記第１開口部内、前記第２開口部内及び前記第３絶縁膜上方に前記導電材料を形成する工程と、
    前記第３絶縁膜上方に形成された前記導電材料を研磨し、前記第３絶縁膜又は前記第２絶縁膜を露出させる工程と、
    を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記導電材料に、前記第１コンタクト部よりも低抵抗の材料を用いることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記第２開口部は、前記第１コンタクト部に達する孔と、前記孔に連通する溝とを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記第２絶縁膜及び前記第３絶縁膜を貫通し、前記ゲート電極に達する第３開口部を形成する工程を有し、
    前記導電材料を形成する工程は、前記第３開口部内にも前記導電材料を形成する工程を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記導電材料を形成する工程は、
    前記第１開口部内及び前記第２開口部内に第１導電材料を形成して前記第２コンタクト部を形成する工程と、
    前記第１開口部内の前記第１導電材料上に第２導電材料を形成して前記ビアを形成する工程と、
    を含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
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