KR100822808B1 - 상변화 기억 소자 및 그 형성 방법 - Google Patents

상변화 기억 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR100822808B1
KR100822808B1 KR1020060107938A KR20060107938A KR100822808B1 KR 100822808 B1 KR100822808 B1 KR 100822808B1 KR 1020060107938 A KR1020060107938 A KR 1020060107938A KR 20060107938 A KR20060107938 A KR 20060107938A KR 100822808 B1 KR100822808 B1 KR 100822808B1
Authority
KR
South Korea
Prior art keywords
heater electrode
dopant
semiconductor
conductor
phase change
Prior art date
Application number
KR1020060107938A
Other languages
English (en)
Inventor
강성관
최시영
신유균
이종욱
정인수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060107938A priority Critical patent/KR100822808B1/ko
Application granted granted Critical
Publication of KR100822808B1 publication Critical patent/KR100822808B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

상변화 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 히터 전극은 도펀트에 의해 도핑된 반도체로 형성된다. 이때, 히터 전극의 아랫부분의 도펀트 농도는 히터 전극의 윗부분의 도펀트 농도에 비하여 높다.

Description

상변화 기억 소자 및 그 형성 방법{PHASE CHANGE MEMORY DEVICE AND METHOD OF FORMIGN THE SAME}
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자에 포함된 히터 전극의 도펀트 농도를 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자의 변형예를 나타내는 단면도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
상변화 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 상변화 기억 소자의 단위 셀(이하, 상변화 기억 셀이라 함)은 데이타를 저장하는 요소로서 상변화 물질을 채택하고 있다. 상변화 물 질은 비저항이 서로 다른 2개의 안정된 상태, 즉, 비정질 상태 및 결정 상태를 갖는다. 비정질 상태인 상변화 물질의 비저항은 결정 상태인 상변화 물질의 비저항에 비하여 높다. 이러한 상변화 물질의 상태별 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상변화 기억 셀에 저장된 데이터를 판별할 수 있다.
통상적으로, 상기 상변화 물질을 용융온도 보다 높은 온도의 열로 가열한 후에 급격히 냉각시키면, 상기 상변화 물질은 비정질 상태로 변환될 수 있다. 이와는 다르게, 상기 상변화 물질을 용융온도에 비하여 낮고 결정화 온도에 비하여 높은 온도의 열로 가열한 후에 천천히 냉각시키면, 상기 상변화 물질은 결정 상태로 변환될 수 있다.
상기 상변화 물질의 상태를 변환시키기 위한 열은 주로 주울 열(Joule heat)을 이용한다. 즉, 상기 상변화 물질 및 상변화 물질과 접촉하는 전극을 통하여 전류를 흘려 주울 열을 발생시킨다. 상기 상변화 물질의 상태 변화를 위한 열은 수백 ℃ 이상으로 대체적으로 높은 편이다. 이에 따라, 상기 상변화 물질의 상태 변화를 위하여, 많은 동작 전류량(즉, 프로그램 및/또는 소거를 위한 동작 전류량)이 요구된다. 상기 동작 전류량이 많아짐으로써, 상기 동작 전류량을 제어하는 단일 소자(예컨대, 모스 트랜지스터, 다이오드, 배선등)의 평면적이 증가될 수 있다. 이로써, 상변화 기억 소자의 고집적화가 어려울수 있다. 또한, 상기 동작 전류량이 많아짐으로써, 상변화 기억 소자의 소비전력이 증가될 수 있다. 반도체 소자의 고집적화 경향 및 저소비전력화가 심화됨에 따라, 상기 동작 전류량을 감소시키는 방안에 대해 많은 연구들이 진행되고 있다.
한편, 상기 동작 전류량을 감소시키는 일 방안으로, 상기 상변화 물질과 접촉하는 전극을 질화티타늄으로 형성하는 방안이 제안된 바 있다. 질화티타늄은 금속에 비하여 높은 비저항을 가지기 때문에, 상기 동작 전류량을 감소시킬 수 있다. 하지만, 질화티타늄으로 상기 전극을 형성하는 경우에, 프로그램 및 소거가 반복됨에 따라, 상기 전극의 상변화 물질에 인접한 부분이 끊어지는 네킹(necking) 현상이 발생될 수 있다. 그 결과, 상변화 기억 소자의 신뢰성을 저하시킬 수 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화되고 소비전력을 감소시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 상변화 기억 소자를 제공한다. 이 소자는 도전체를 포함하는 기판 상에 배치된 몰드 절연층; 상기 몰드 절연층을 관통하는 개구부 내에 배치되어 상기 도전체와 접촉하고, 도펀트에 의해 도핑된 반도체로 이루어진 히터 전극; 및 상기 몰드 절연층 상에 배치되며 상기 히터 전극과 접속된 상변화 패턴을 포함한다. 이때, 상기 히터 전극의 아랫부분의 도펀트 농도는 상기 히터 전극의 윗부분의 도펀트 농도에 비하여 높다.
구체적으로, 상기 히터 전극의 적어도 윗부분은 게르마늄을 포함하는 반도체 로 형성될 수 있다. 상기 히터 전극의 윗부분은 탄소를 포함할 수 있다.
상기 히터 전극의 도펀트 농도는 상기 히터 전극의 하부면으로 부터 상기 히터 전극의 상부면으로 높아질수록 점진적으로 감소될 수 있다. 이와는 달리, 상기 히터 전극의 아랫부분의 도펀트 농도가 균일하고, 상기 히터 전극의 윗부분의 도펀트 농도가 균일할 수도 있다. 상기 도전체는 도펀트에 의해 도핑된 반도체로 형성될 수 있다. 이 경우에, 상기 히터 전극 및 상기 도전체의 상기 히터 전극과 접촉하는 부분은 동일한 타입의 도펀트로 도핑되는 것이 바람직하다.
일 실시예에 따르면, 상기 도전체는 차례로 적층된 제1 단자부 및 제2 단자부로 구성된 PN 다이오드일 수 있다. 상기 제1 단자부는 제1 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 제2 도전형의 도펀트로 도핑된 반도체로 형성된다. 이 경우에, 상기 히터 전극은 상기 제2 단자부와 접촉하고, 상기 히터 전극은 상기 제2 도전형의 도펀트로 도핑된다.
일 실시예에 따르면, 상기 도전체는 금속을 포함하는 도전 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 히터 전극과 상기 개구부의 측벽 사이에 개재된 절연 스페이서를 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자의 형성 방법을 제공한다. 이 방법은 도전체를 포함하는 기판 상에 몰드 절연층을 형성하는 단계; 상기 몰드 절연층을 패터닝하여 상기 도전체를 노출시키는 개구부를 형성하는 단계; 상기 도전체와 접촉하고, 도펀트에 의해 도핑된 반도체로 이루어진 히터 전극을 상 기 개구부내에 형성하는 단계; 및 상기 몰드 절연층 상에 상기 히터 전극과 접속하는 상변화 패턴을 형성하는 단계를 포함한다. 이때, 상기 히터 전극의 아랫부분의 도펀트 농도는 상기 히터 전극의 윗부분의 도펀트 농도에 비하여 높다.
일 실시예에 따르면, 상기 히터 전극을 형성하는 단계는, 선택적 성장 공정을 수행하여 상기 노출된 도전체로부터 반도체층을 성장시키는 단계; 및 상기 개구부내의 반도체층을 도핑하는 단계를 포함할 수 있다. 상기 선택적 성장 공정은 반도체 소스 가스 및 염소 함유 가스를 포함하는 공정 가스를 사용할 수 있다. 상기 염소 함유 가스는 상기 반도체층이 상기 노출된 도전체로부터 성장되는 선택성을 제공할 수 있다.
일 실시예에 따르면, 상기 반도체층은 상기 개구부를 채우고 상기 몰드 절연층의 상부면보다 높게 성장될 수 있다. 이 경우에, 상기 방법은 상기 기판 전면을 덮는 버퍼막을 형성하는 단계; 및 상기 버퍼막 및 상기 반도체층을 상기 몰드 절연층이 노출될때까지 평탄화시키는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층을 성장시키는 단계 및 상기 개구부내의 반도체층을 도핑하는 단계는 인시츄(in-situ)로 수행될 수 있다. 이와는 다르게, 상기 개구부내의 반도체층은 이온 주입 방식으로 도핑될 수 있다.
일 실시예에 따르면, 상기 도전체는 반도체 또는 금속을 포함하는 도전 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 히터 전극을 형성하기 전에, 상기 개구부의 측벽에 절연 스페이서를 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 도전체를 포함하는 기판 상에 몰드 절연층(140, mold insulation layer)이 배치된다. 상기 도전체는 스위칭 소자의 일단자일 수 있다. 상기 도전체를 포함하는 기판을 좀더 구체적으로 설명한다.
반도체 기판(100)에 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 활성영역은 일방향을 따라 수평으로 연장된 라인 형태일 수 있다. 도펀트 도핑 라인(110)이 상기 활성영역에 배치된다. 상기 도펀트 도핑 라인은 상기 일방향을 따라 수평으로 연장된 라인 형태이다. 상기 활성영역은 상기 소자분리막(105)에 의해 둘러싸인 반도체 기판(100)의 일부분이다. 상기 활성영역은 제1 도전형의 도펀트(dopant)로 도핑되어 있다. 이 때, 상기 도펀트 도핑 라인(110)은 제2 도전형의 도펀트로 도핑된다. 하부 절연막(115)이 상기 반도체 기판(100) 전면을 덮고, PN 다이오드(135)가 상기 하부 절연막(115)을 관통하여 상기 도펀트 도핑 라인(110)을 노출시키는 다이오드 홀(120)내에 배치된다. 상기 PN 다이오드(135)는 차례로 적층된 제1 단자부(125) 및 제2 단자부(130)를 포함한다. 상기 제1 단자부(125)는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부(130)는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성된다. 예컨대, 상기 제1 단자부(125)는 제2 도전형의 도펀트로 도핑된 실리콘으로 형성되고, 상기 제2 단자부(130)는 제1 도전형의 도펀트로 도핑된 실리콘으로 형성될 수 있다. 상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형 도펀트일 수 있다. 이와는 달리, 상기 제1 도전형의 도펀트가 N형 도펀트이고, 상기 제2 도전형의 도펀트가 P형 도펀트일 수 있다. 이에 따라, 상기 제1 및 제2 단자부들(125,130)은 PN 접합되어 상기 PN 다이오드(135)를 구성한다. 상기 PN 다이오드(135)의 제2 단자부(125)는 상기 기판에 포함된 도전체에 해당한다.
상기 몰드 절연층(140)이 상기 PN 다이오드(135) 및 상기 하부 절연막(115) 전면을 덮는다. 상기 몰드 절연층(140)은 상기 하부 절연막(115)에 대하여 식각선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 하부 절연막(115)은 산화막으로 형성하고, 상기 몰드 절연층(140)은 질화막 또는 산화질화막으로 형성될 수 있다. 이와는 달리, 상기 몰드 절연층(140)은 산화막등과 같은 다른 절연 물질로도 형성될 수도 있다.
히터 전극(155a, heater electrode)이 상기 몰드 절연층(140)을 관통하여 상기 PN 다이오드(135)의 상부면(즉, 상기 제2 단자부(130)의 상부면)을 노출시키는 개구부(145)내에 배치된다. 상기 히터 전극(155a)의 하부면은 상기 PN 다이오드(135)의 상부면과 접촉한다. 상기 히터 전극(155a)의 상부면은 상기 몰드 절연층(140)의 상부면과 공면(coplanar)을 이룰 수 있다. 절연 스페이서(150)가 상기 히터 전극(155a)과 상기 개구부(145)의 측벽 사이에 개재되는 것이 바람직하다. 상기 절연 스페이서(150)는 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 상기 히터 전극(155a)은 도펀트에 의해 도핑된 반도체로 형성된다. 상기 히터 전극(155a)은 상기 제2 단자부(130)와 동일한 타입인 제1 도전형의 도펀트로 도핑된다. 상기 히터 전극(155a)에 대한 구체적인 내용들은 후술한다.
상기 몰드 절연층(140) 상에 상변화 패턴(165) 및 캐핑 전극(170)이 차례로 적층된다. 상기 상변화 패턴(165)은 상기 히터 전극(155a)의 상부면과 접촉한다. 상기 상변화 패턴(165)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질막으로 이루어지는 것이 바람직하다. 예컨대, 상기 상변화 패턴(165)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(170)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다.
상술한 바와 같이, 상기 히터 전극(155a)은 도핑된 반도체로 형성된다. 이때, 상기 히터 전극(155a)의 아랫부분의 도펀트 농도는 상기 히터 전극(155a)의 윗부분의 도펀트 농도에 비하여 높은 것이 바람직하다. 다시 말해서, 상기 히터 전극(155a)의 상기 상변화 패턴(165)과 접촉하는 부분은 상대적은 낮은 도펀트 농도를 가지고, 상기 히터 전극(155a)의 상기 다이오드(135)와 접속하는 부분은 상대적으로 높은 도펀트 농도를 갖는다. 그 결과, 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분은 높은 비저항을 가지기 때문에, 상변화 기억 소자의 프로그램 및/또는 소거를 위한 동작전류량을 감소시킬 수 있다. 또한, 상기 다이오드(135)와 접촉하는 상기 히터 전극(155a)의 아랫부분은 낮은 비저항을 가지기 때문에, 상기 히터 전극(155a)과 상기 다이오드(135)간의 접촉저항을 감소시킬 수 있다.
상기 히터 전극(155a)의 도펀트 농도를 도 2의 그래프를 참조하여 좀더 구체적으로 설명한다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자에 포함된 히터 전극의 도펀트 농도를 설명하기 위한 그래프이다. 그래프에서 x축은 상기 히터 전극(155a)의 상부면으로부터 깊이를 나타내고, y축은 도펀트 농도를 나타낸다. 그래프의 원점은 상기 히터 전극(155a)의 상부면이다.
도 1 및 도 2를 참조하면, 그래프에서, 수직선(157)은 상기 히터 전극(155a) 의 하부면을 나타낸다. 상기 수직선(157)은 상기 히터 전극(155a)과 상기 제2 단자부(130)간의 경계면을 나타내기도 한다. 그래프의 실선(200)과 같이, 상기 히터 전극(155a)의 도펀트 농도는 상기 히터 전극(155a)의 하부면(157)으로부터 상기 히터 전극(155a)의 상부면으로 높아질수록 점진적으로 증가할 수 있다. 이와는 달리, 상기 그래프의 점선(210)과 같이, 상기 히터 전극(155a)의 윗부분의 도펀트 농도가 균일하고, 상기 히터 전극(155a)의 아랫부분의 도펀트 농도도 균일할 수 있다. 이 경우에, 상기 히터 전극(155a)은 상기 히터 전극(155a)의 아랫부분으로부터 상기 히터 전극(155a)의 윗부분으로 높아질수록 도펀트 농도가 급격히 감소하는 부분을 포함할 수 있다.
상기 히터 전극(155a)의 적어도 윗부분은 게르마늄을 포함하는 반도체로 형성하는 것이 바람직하다. 게르마늄은 열전도도가 낮은 물질이다. 특히, 반도체내에서 게르마늄 농도가 증가할수록 열전도도가 낮아진다. 이에 따라, 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분의 열전도도를 감소시킬 수 있다. 그 결과, 프로그램 및/또는 소거 동작시 발생되는 열이 상기 상변화 패턴(165)에 효율적으로 공급된다. 이로써, 상변화 기억 소자의 동작 전류량이 더욱 감소된다. 상기 히터 전극(155a)의 전체가 게르마늄으로 형성될 수 있다.
이와는 달리, 상기 히터 전극(155a)은 실리콘-게르마늄으로 형성될 수 있다. 상기 히터 전극(155a)이 실리콘-게르마늄으로 형성되는 경우에, 상기 히터 전극(155a)의 윗부분의 게르마늄 농도가 상기 히터 전극(155a)의 아랫부분의 게르마늄 농도에 비하여 높을 수 있다. 이 경우에, 상기 히터 전극(155a)의 하부면으로부 터 높아질수록 상기 히터 전극(155a)의 게르마늄 농도가 증가될 수 있다. 이와는 달리, 상기 히터 전극(155a)의 윗부분은 제1 게르마늄 농도로 균일하고, 상기 히터 전극(155a)의 아랫부분은 제2 게르마늄 농도로 균일할 수 있다. 이때, 상기 제1 게르마늄 농도는 상기 제2 게르마늄 농도보다 높다
이와는 또 다르게, 상기 히터 전극(155a)의 윗부분은 게르마늄 또는 실리콘-게르마늄으로 형성되고, 상기 히터 전극(155a)의 아랫부분은 실리콘으로 형성될 수 있다. 이 경우에도 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분의 열전도도를 낮추어 동작 전류량을 감소시킬 수 있다.
상기 히터 전극(155a)은 다결정 상태 또는 단결정 상태일 수 있다. 다결정 상태인 상기 히터 전극(155a)의 열전도도가 단결정 상태인 상기 히터 전극(155a)의 열전도도에 비하여 낮을 수 있다.
상기 히터 전극(155a)의 윗부분은 탄소를 더 포함할 수 있다. 즉, 상기 히터 전극(155a)의 윗부분은 게르마늄-탄소 또는 실리콘-게르마늄-탄소로 형성될 수 있다. 이 경우에, 상기 히터 전극(155a)의 아랫부분은 게르마늄, 실리콘-게르마늄 또는 실리콘으로 형성될 수 있다. 상기 히터 전극(155a)의 윗부분이 탄소를 포함함으로써, 상기 히터 전극(155a)의 윗부분의 비저항은 더욱 높아진다. 그 결과, 상술한 프로그램 및/또는 소거를 위한 동작 전류량을 더욱 감소시킬 수 있다.
본 발명의 다른 실시예에 따르면, 상기 히터 전극(155a)의 전체가 실리콘으로 형성될 수도 있다. 이와는 달리, 상기 히터 전극(155a)의 윗부분은 실리콘-탄소로 형성되고, 상기 히터 전극(155a)의 아랫부분은 실리콘으로 형성될 수도 있다.
계속해서, 도 1을 참조하면, 상부 절연막(175)이 상기 캐핑 전극(170), 상변화 패턴(165) 및 몰드 절연층(140)을 덮는다. 상기 상부 절연막(175)은 산화막으로 형성할 수 있다. 배선 플러그(180)가 상기 상부 절연막(175)을 관통하여 상기 캐핑 전극(170)에 접속한다. 상기 배선 플러그(180)는 도전 물질로 형성된다. 예컨대, 상기 배선 플러그(180)는 텅스텐, 구리 또는 알리미늄등의 금속을 포함할 수 있다. 배선(190)이 상기 상부 절연막(175) 상에 배치된다. 상기 배선(190)은 상기 배선 플러그(180)의 상부면과 접촉한다. 상기 배선(190)은 상기 도펀트 도핑 라인(110)을 가로지른다. 상기 배선(190)은 도전 물질로 형성된다. 예컨대, 상기 배선(190)은 텅스텐, 구리 또는 알루미늄등의 금속을 포함할 수 있다. 상기 도펀트 도핑 라인(110)은 워드라인에 해당하고, 상기 배선(190)은 비트라인에 해당할 수 있다. 이와는 반대로, 상기 도펀트 도핑 라인(110)이 비트라인에 해당하고, 상기 배선(190)이 워드라인에 해당할 수 있다.
상술한 상변화 기억 소자에 따르면, 상기 히터 전극(155a)은 도핑된 반도체로 형성되고, 상기 히터 전극(155a)의 윗부분의 도펀트 농도는 상기 히터 전극(155a)의 아랫부분의 도펀트 농도에 비하여 적다. 즉, 상기 히터 전극(155a)은 반도체로 형성됨으로써, 종래의 네킹 현상을 최소화할 수 있다. 또한, 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분은 상대적으로 높은 비저항을 가져 상변화 기억 소자의 동작 전류량을 감소시킬 수 있다. 이와는 달리, 상기 다이오드(135)와 접속하는 상기 히터 전극(155a)의 아랫부분은 상대적으로 낮은 비저항을 가져 상기 히터 전극(155a)과 다이오드(135)간의 접촉저항을 감소시킬 수 있 다. 이로써, 상변화 기억 소자의 동작 속도를 증가시키는 등의 효과를 획득할 수 있다.
또한, 상기 히터 전극(155a)의 적어도 윗부분은 게르마늄을 포함하는 반도체로 형성된다. 이에 따라, 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분의 열전도도를 낮출 수 있다. 그 결과, 상기 상변화 패턴(165)에 공급되는 열의 효율성을 증가시켜 상변화 기억 소자의 동작 전류량을 더욱 감소시킬 수 있다.
이에 더하여, 상기 히터 전극(155a)의 윗부분은 탄소를 더 포함할 수 있다. 이로써, 상기 히터 전극(155a)의 윗부분의 비저항을 더욱 높혀 상기 동작 전류량을 더욱 감소시킬 수 있다.
더 나아가서, 상기 히터 전극(155a)은 도핑된 반도체로 형성되기 때문에, 반도체로 형성된 상기 다이오드(135)와 오믹 콘택(ohmic contact)한다. 이로써, 상기 히터 전극(155a)과 상기 다이오드(135) 사이에 오믹 콘택을 위한 다른 구조물, 예컨대, 금속실리사이드등이 요구되지 않는다. 그 결과, 상변화 기억 소자의 공정을 단순화시킬 수 있다.
한편, 상기 히터 전극(155a)은 다른 형태의 스위칭 소자와 전기적으로 접속될 수 있다. 이를 도면을 참조하여 구체적으로 설명한다. 본 변형예에서는, 상기 히터 전극(155a)은 반도체가 아닌 다른 종류의 도전 물질로 형성된 도전체와 접속될 수 있다. 본 변형예에서 도 1 및 도 2를 참조하여 설명한 것과 동일한 구성요소는 동일한 참조부호를 사용하며 이에 대한 설명은 상술한 것과 동일함으로 생략한 다.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자의 변형예를 나타내는 단면도이다.
도 3을 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자분리막(미도시함)이 배치되고, 상기 활성영역 상에 게이트 절연막(300) 및 게이트 전극(310)이 차례로 적층된다. 상기 게이트 전극(310) 양측의 상기 활성영역에 소오스/드레인 영역(320)이 배치된다. 상기 활성영역은 제1 도전형의 도펀트로 도핑되어 있고, 상기 소오스/드레인 영역(320)은 제2 도전형의 도펀트로 도핑되어 있다. 도시하지 않았지만, 상기 게이트 전극(310)의 양측벽에는 게이트 스페이서가 배치될 수 있으며, 상기 게이트 전극(310) 상에는 하드마스크 패턴이 배치될 수 있다.
하부 절연막(330)이 상기 게이트 전극(310)을 포함한 상기 반도체 기판(100) 전면을 덮는다. 상기 하부 절연막(330)은 산화막으로 형성될 수 있다. 도전 플러그(340)가 상기 하부 절연막(330)을 관통하여 상기 소오스/드레인 영역(320)과 전기적으로 접속된다. 상기 도전 플러그(340)는 도전 물질로 형성된다. 특히, 상기 도전 플러그(340)는 금속을 포함하는 도전 물질로 형성된다. 예컨대, 상기 도전 플러그(340)는 텅스텐, 구리 또는 알루미늄등을 포함할 수 있다. 상기 도전 플러그(340)와 상기 소오스/드레인 영역(320) 사이에는 다른 도전성 구조물이 배치될 수도 있다. 상기 도전 플러그(340)는 기판에 포함된 도전체에 해당한다.
상기 도전 플러그(340)를 갖는 반도체 기판(100) 전면 상에 몰드 절연층(140)이 배치되고, 상기 몰드 절연층(140)을 관통하는 개구부(145)내에 히터 전 극(155a)이 배치된다. 이때, 상기 개구부(145)는 상기 도전 플러그(340)를 노출시키고, 상기 히터 전극(155a)은 상기 도전 플러그(340)와 접촉한다. 물론, 절연 스페이서(150)가 상기 개구부(140)의 측벽과 상기 히터 전극(155a) 사이에 개재될 수 있다. 상기 히터 전극(155a) 위의 구조들은 도 1 및 도 2와 동일하다. 즉, 상기 몰드 절연층(140) 상에 상변화 패턴(165) 및 캐핑 전극(170)이 차례로 적층되고, 상기 상변화 패턴(165)은 히터 전극(155a)과 접촉한다.
상술한 바와 같이, 상기 히터 전극(155a)은 금속을 포함하는 상기 도전 플러그(340) 상에도 접속될 수 있다. 이 경우에, 상기 히터 전극(155a)과 상기 도전 플러그(340)간의 경계면에 오믹 콘택을 위한 계면 금속 실리사이드가 배치될 수 있다. 상기 계면 금속 실리사이드는 상기 히터 전극(155a)의 아랫부분내 반도체와 상기 도전 플러그(340)내 금속이 결합된 금속 실리사이드일 수 있다. 물론, 이와는 다르게, 상기 계면 금속 실리사이드는 다른 종류의 금속실리사이드일 수도 있다.
다음으로, 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명한다.
도 4 내지 도 9는 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(100)에 소자분리막(105)을 형성하여 활성영역을 한정한다. 상기 활성영역은 제1 도전형의 도펀트로 도핑된다. 상기 활성영역을 제1 도전형의 도펀트로 도핑하기 위한 웰(well) 형성 공정을 수행할 수 있다. 상기 웰 형성 공정은 상기 소자분리막(105)을 형성하기 전 또는 상기 소자분리막(105)을 형성한 후에 수행될 수 있다. 상기 활성영역에 제2 도전형의 도펀트 이온들을 주입하여 도펀트 도핑 라인(110)을 형성한다. 상기 도펀트 도핑 라인(110)은 일방향을 따라 수평적으로 연장된 라인 형태일 수 있다.
상기 도펀트 도핑 라인(110)을 갖는 반도체 기판(100) 상에 하부 절연막(115)을 형성한다. 상기 하부 절연막(115)은 산화막으로 형성할 수 있다. 상기 하부 절연막(115)을 패터닝하여 상기 도펀트 도핑 라인(110)을 노출시키는 다이오드 홀(120)을 형성한다.
이어서, 상기 다이오드 홀(120)을 채우는 PN 다이오드(135)를 형성한다. 상기 PN 다이오드(135)는 차례로 적층된 제1 단자부(125) 및 제2 단자부(130)를 포함한다. 상기 제1 및 제2 단자부들(125,130)은 서로 접촉하여 PN 접합면을 이룬다. 상기 제1 단자부(125)는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부(130)는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성된다. 상기 제1 및 제2 단자부들(125,130)은 상기 반도체 기판(100)과 동일한 반도체, 예컨대, 실리콘으로 형성될 수 있다.
상기 PN 다이오드(135)를 형성하는 구체적인 방법을 설명한다. 상기 다이오드 홀(120)을 갖는 반도체 기판(100)에 제1 선택적 성장 공정을 수행하여 상기 다이오드 홀(120)을 채우는 다이오드 반도체층을 형성한다. 상기 제1 선택적 성장 공정시, 상기 다이오드 반도체층은 상기 노출된 도펀트 도핑 라인(110)을 시드층(seed layer)으로 하여 성장된다. 상기 다이오드 반도체층은 상기 다이오드 홀(120)을 채우고, 상기 다이오드 홀(120)의 외부에도 형성될 수 있다. 이 경우에, 상기 다이오드 반도체층의 상부면이 상기 하부 절연막(115)의 상부면과 공면을 이루도록 평탄화 공정을 더 수행할 수 있다. 상기 다이오드 홀(120)의 아랫부분을 채우는 상기 다이오드 반도체층을 상기 제2 도전형의 도펀트로 도핑시켜 상기 제1 단자부(125)를 형성하고, 상기 다이오드 홀(120)의 윗부분을 채우는 상기 다이오드 반도체층을 상기 제1 도전형의 도펀트로 도핑시켜 상기 제2 단자부(130)를 형성한다. 상기 제1 및 제2 단자부들(125,130)은 상기 제1 선택적 성장 공정시 인시츄(in-situ)로 도핑될 수 있다. 이와는 다르게, 상기 제1 및 제2 단자부들(125,130)은 도펀트 이온들을 상기 다이오드 반도체층에 주입하는 이온 주입 방식으로 도핑될 수도 있다.
이와는 다르게, 상기 다이오드 반도체층은 화학기상증착법에 의하여 상기 반도체 기판(100) 전면에 형성될 수도 있다. 이 경우에, 상기 다이오드 반도체층을 상기 하부 절연막(115)이 노출될때까지 평탄화시키는 공정을 수행하여 상기 다이오드 홀(120)내에만 상기 다이오드 반도체층을 잔존시킨다. 이어서, 상기 잔존된 다이오드 반도체층에 제2 도전형의 도펀트 이온들 및 제1 도전형의 도펀트 이온들을 순차적으로 주입하여 상기 제1 및 제2 단자부들(125,130)을 형성할 수 있다.
도 5를 참조하면, 상기 PN 다이오드(135)를 갖는 반도체 기판(100) 상에 몰드 절연층(140)을 형성한다. 상기 몰드 절연층(140)은 상기 하부 절연막(115)에 대하여 식각선택비를 갖는 절연 물질로 형성할 수 있다. 예컨대, 상기 몰드 절연층(140)은 질화막 또는 산화질화막으로 형성될 수 있다.
상기 몰드 절연층(140)을 패터닝하여 상기 PN 다이오드(135)의 상부면(즉, 상기 제2 단자부(130)의 상부면)을 노출시키는 개구부(145)를 형성한다. 이어서, 반도체 기판(100) 상에 스페이서막을 콘포말(conformal)하게 형성하고, 상기 스페이서막을 전면 이방성 식각하여 상기 개구부(145)의 측벽에 절연 스페이서(150)를 형성한다. 상기 절연 스페이서(150)는 산화막, 질화막 또는 산화질화막으로 형성할 수 있다. 상기 절연 스페이서(150)는 상기 개구부(145)에 노출된 상기 PN 다이오드(135)의 상부면의 가장자리를 덮는다. 따라서, 상기 PN 다이오드(135)의 상부면의 중앙부는 노출되어 있다.
도 6을 참조하면, 상기 절연 스페이서(150)를 갖는 반도체 기판(100)에 제2 선택적 성장 공정을 수행하여 상기 개구부(145)를 채우는 히터 반도체층(155, heater semiconductor layer)을 형성한다. 상기 제2 선택적 성장 공정은 도전 물질로 형성된 부분에서 상기 히터 반도체층(155)을 성장시키고, 절연 물질로 형성된 부분에서는 상기 히터 반도체층(155)을 성장시키지 않는다. 이에 따라, 상기 제2 선택적 성장 공정시, 상기 PN 다이오드(135)의 노출된 제2 단자부(130)가 도전체임으로 시드층 역할을 하며, 상기 히터 반도체층(155)은 상기 노출된 제2 단자부(130)으로부터 위로 성장된다. 이에 반하여, 상기 제2 선택적 성장 공정시, 상기 히터 반도체층(155)은 절연 물질로 형성된 상기 몰드 절연층(140) 및 절연 스페이서(150)로부터는 성장되지 않는다. 특히, 상기 히터 반도체층(155) 및 상기 제2 단자부(130)는 모두 반도체로 형성됨으로써, 상기 제2 선택적 성장 공정의 선택성은 더욱 향상될 수 있다. 상기 히터 반도체층(155)은 상기 개구부(145)를 충분히 채우기 위하여 상기 몰드 절연층(140)의 상부면 보다 높게 형성될 수 있다.
상기 제2 선택적 성장 공정에 사용되는 공정 가스는 반도체 소스 가스를 포함한다. 또한, 상기 공정 가스는 염소 함유 가스를 포함할 수 있다. 상기 염소 함유 가스는 상기 히터 반도체층(155)이 상기 노출된 PN 다이오드(135)로부터 성장되는 선택성을 제공할 수 있다. 예컨대, 상기 염소 함유 가스는 Cl2 가스 또는 HC1 가스등일 수 있다.
상기 제2 선택적 성장 공정시, 상기 반도체 소스 가스는 게르마늄 소스 가스를 포함하는 것이 바람직하다. 이에 따라, 상기 히터 반도체층(155)은 게르마늄을 포함하는 반도체로 형성된다. 상기 반도체 소스 가스는 게르마늄 소스 가스만을 포함할 수 있다. 이로써, 상기 히터 반도체층(155)의 전체는 게르마늄으로 형성될 수 있다.
상기 반도체 소스 가스는 게르마늄 소스 가스 및 실리콘 소스 가스를 포함할 수 있다. 이 경우에, 상기 게르마늄 및 실리콘 소스 가스들은 공정 초기에서 공정 후기 까지 모두 유입될 수 있다. 이에 따라, 상기 히터 반도체층(155)은 실리콘-게르마늄으로 형성된다. 이 경우에, 상기 제2 선택적 성장 공정의 후기에 사용되는 게르마늄 소스 가스의 유입량이 상기 제2 선택적 성장 공정의 초기에 사용되는 게르마늄 소스 가스의 유입량에 비하여 많을 수 있다. 이에 따라, 상기 히터 반도체층(155)의 윗부분의 게르마늄 농도가 상기 히터 반도체층(155)의 아랫부분의 게르마늄 농도에 비하여 높아진다. 물론, 상기 히터 반도체층(155)의 윗부분은 상기 개구부(145)의 윗부분을 채운다. 이하 설명에서 개시하는 상기 히터 반도체층(155)의 윗부분은 상기 개구부(145)의 윗부분을 채운다. 상기 게르마늄 소스 가스의 유입량은 공정 초기로부터 공정 후기로갈수록 점진적으로 많아질 수 있다. 이와는 다르게, 상기 공정 초기에 상기 게르마늄 소스 가스를 제1 유입량으로 일정하게 유입하고, 상기 공정 후기에 상기 게르마늄 소스 가스를 제2 유입량으로 일정하게 유입할 수 있다. 이때, 상기 제2 유입량은 상기 제1 유입량에 비하여 많다. 이에 따라, 상기 히터 반도체층(155)의 아랫부분 및 윗부분의 게르마늄 농도는 각각 균일할 수 있다.
상기 반도체 소스 가스가 실리콘 소스 가스 및 게르마늄 소스 가스를 포함할때, 상기 실리콘 소스 가스는 상기 제2 선택적 성장 공정의 초기에서 후기까지 모두 유입하고, 상기 게르마늄 소스 가스는 상기 제2 선택적 성장 공정의 후기에 유입할 수 있다. 이 경우에, 상기 히터 반도체층(155)의 아랫부분은 실리콘으로 형성되고, 상기 히터 반도체층(155)의 윗부분은 실리콘-게르마늄으로 형성된다. 상기 제2 선택적 성장 공정의 후기내에서 상기 게르마늄 소스 가스의 유입량은 점진적으로 증가될 수 있다. 이와는 달리, 상기 제2 선택적 성장 공정의 후기내에서 상기 게르마늄 소스 가스는 상기 제1 유입량 및 상기 제2 유입량으로 순차적으로 유입될 수도 있다.
상기 제2 선택적 성장 공정의 공정 가스는 탄소 소스 가스를 더 포함할 수 있다. 이때, 상기 탄소 소스 가스는 상기 제2 선택적 성장 공정의 후기에 유입되는 것이 바람직하다. 이에 따라, 상기 히터 반도체층(155)의 윗부분은 탄소를 더 포함할 수 있다. 다시 말해서, 상기 히터 반도체층(155)의 윗부분은 게르마늄-탄소, 또 는 실리콘-게르마늄-탄소로 형성될 수 있다.
경우에 따라, 상기 반도체 소스 가스는 실리콘 소스 가스만을 포함할 수 있다. 이 경우에, 상기 히터 반도체층(155)은 실리콘으로 형성될 수 있다. 또한, 상기 공정 가스가 상기 탄소 소스 가스를 더 포함하는 경우에, 상기 히터 반도체층(155)의 아랫부분은 실리콘으로 형성되고, 상기 히터 반도체층(155)의 윗부분은 실리콘-탄소로 형성될 수 있다.
상술한 설명에서, 상기 게르마늄 소스 가스는 GexHy, GexHyClz 또는 GexCly 등일 수 있다. 상기 실리콘 소스 가스는 SixHy, SixHyClz 또는 SixCly 등일 수 있다. 상기 탄소 소스 가스는 CxHy, CxHyClz 또는 CxCly 등일 수 있다.
상기 히터 반도체층(155)을 도펀트로 도핑한다. 상기 히터 반도체층(155)은 상기 제2 선택적 성장 공정시 인시츄(in-situ) 방식으로 도핑될 수 있다. 이 경우에, 상기 제2 선택적 성장 공정에 사용되는 상기 공정 가스는 도펀트 소스 가스를 더 포함한다. 이때, 상기 제2 선택적 성장 공정의 초기에 유입되는 상기 도펀트 소스 가스량은 상기 제2 선택적 성장 공정의 후기에 유입되는 상기 도펀트 소스 가스량에 비하여 많다. 그 결과, 상기 히터 반도체층(155)의 아랫부분의 도펀트 농도가 상기 히터 반도체층(155)의 윗부분의 도펀트 농도에 비하여 높다. 물론, 상대적으로 낮은 도펀트 농도의 상기 히터 반도체층(155)은 상기 개구부(145)의 윗부분을 채운다. 상기 제2 선택적 성장 공정의 초기에서 후기로 갈수록 상기 도펀트 소스 가스의 유입량은 점진적으로 증가될 수 있다. 이와는 달리, 상기 제2 선택적 성장 공정의 초기에서 상기 도펀트 소스 가스는 제1 량으로 균일하게 유입되고, 상기 제2 선택적 성장 공정의 후기에서 상기 도펀트 소스 가스는 제2 량으로 균일하게 유입될 수 있다. 이 경우에, 상기 제1 량은 상기 제2 량에 비하여 많다.
상기 히터 반도체층(155)은 상기 제2 단자부(130)와 동일한 타입의 도펀트로 도핑되는 것이 바람직하다. 즉, 상기 히터 반도체층(155)은 상기 제1 도전형의 도펀트로 도핑된다. 상기 히터 반도체층(155)이 n형으로 도핑된 경우에, 상기 제2 선택적 성장 공정의 상기 도펀트 소스 가스는 POCl4, PH3 또는 AsH3등일 수 있다. 이와는 달리, 상기 히터 반도체층(155)이 p형으로 도핑되는 경우에, 상기 도펀트 소스 가스는 B2H6 또는 BCl3등일 수 있다.
상기 제2 선택적 성장 공정은 퍼니스(furnace) 또는 화학기상증착 장비등으로 수행할 수 있다. 상기 제2 선택적 성장 공정시, 상기 히터 반도체층(155)은 다결정 상태 또는 단결정 상태로 형성될 수 있다. 상기 제2 선택적 성장 공정의 공정 온도가 높은 경우에, 상기 히터 반도체층(155)은 단결정 상태가 될 수 있다. 이와는 반대로, 상기 제2 선택적 성장 공정의 공정 온도가 낮은 경우에, 상기 히터 반도체층(155)은 다결정 상태가 될 수 있다.
도 7을 참조하면, 상기 히터 반도체층(155)을 갖는 반도체 기판(100) 전면에 버퍼막(160)을 형성할 수 있다. 상기 버퍼막(160)은 후속에 수행되는 평탄화 공정시, 상기 개구부(145)내에 위치한 상기 히터 반도체층(155)을 보호하는 기능을 수행할 수 있다. 예컨대, 상기 버퍼막(160)은 폴리실리콘등으로 형성될 수 있다.
도 8을 참조하면, 상기 버퍼막(160) 및 히터 반도체층(155)을 상기 몰드 절연층(140)이 노출될때까지 평탄화시키어 상기 개구부(145)를 채우는 히터 전극(155a)을 형성한다. 상기 평탄화 공정에 의하여 상기 히터 전극(155a)의 상부면은 상기 몰드 절연층(140)의 상부면과 공면을 이룰수 있다. 상기 평탄화 공정은 화학적기계적 연마 공정으로 수행할 수 있다. 상술한 바와 같이, 상기 평탄화 공정시, 상기 버퍼막(160)은 상기 개구부(145)내 상기 히터 전극(155a)을 보호한다.
한편, 상기 히터 반도체층(155)은 상술한 인시츄 도핑 이외의 다른 방법으로 도핑될 수 있다. 즉, 상기 히터 반도체층(155)은 이온 주입 방식으로 도핑될 수 있다. 구체적으로, 상기 개구부(145)의 아랫부분을 채우는 상기 히터 반도체층(155)에 제1 도즈(dose)량의 도펀트 이온들을 주입하고, 상기 개구부(145)의 윗부분을 채우는 상기 히터 반도체층(155)에 제2 도즈량의 도펀트 이온들을 주입한다. 이때, 상기 제1 도즈량은 상기 제2 도즈량에 비하여 높다. 이와는 달리, 상기 도펀트 이온의 도즈량을 점진적으로 감소시키거나 여러 단계로 감소시켜 주입할 수도 있다. 상기 도펀트 이온 주입 공정은 상기 히터 반도체층(155)을 성장한 직후(즉, 도 6의 도면 상태)에 수행할 수 있다. 이와는 다르게, 상기 도펀트 이온 주입 공정은 상기 상기 버퍼막(160)을 형성하고 상기 평탄화 공정을 수행한 후에 수행될 수 있다.
도 9를 참조하면, 상기 히터 전극(155a)을 갖는 반도체 기판(100) 전면 상에 상변화막 및 캐핑 도전막을 차례로 형성하고, 상기 캐핑 도전막 및 상변화막을 연속적으로 패터닝하여 차례로 적층된 상변화 패턴(165) 및 캐핑 전극(170)을 형성한다. 상기 상변화 패턴(165)은 상기 히터 전극(155a)의 상부면과 접속한다. 상기 상 변화 패턴(165)을 이루는 물질 및 상기 캐핑 전극(170)을 이루는 물질은 상술하였음으로 생략한다.
상기 상변화 패턴(165) 및 캐핑 전극(170)을 갖는 반도체 기판(100) 전면 상에 상부 절연막(175)을 형성하고, 상기 상부 절연막(175)을 관통하여 상기 캐핑 전극(170)과 접촉하는 배선 플러그(180)를 형성한다. 이어서, 상기 상부 절연막(175) 상에 도 1의 배선(190)을 형성한다. 이로써, 도 1의 상변화 기억 소자를 구현할 수 있다.
상술한 상변화 기억 소자의 형성 방법에 따르면, 상기 히터 전극(155a)은 도핑된 반도체로 형성되기 때문에, 종래의 네킹 현상등을 방지할 수 있다. 또한, 상기 상변화 패턴(165)과 접촉하는 상기 히터 전극(155a)의 윗부분은 낮은 도펀트 농도를 가져 비저항이 높고, 상기 PN 다이오드(135)와 접속하는 상기 히터 전극(155a)의 아랫부분은 높은 도펀트 농도를 가져 상기 히터 전극(155a)과 상기 PN 다이오드(135)간의 콘택저항이 감소된다. 그 결과, 상변화 기억 소자의 동작 전류량을 감소시켜 고집적화 및/또는 저소비전력화된 상변화 기억 소자를 구현할 수 있다.
또한, 상기 히터 전극(155a)의 적어도 윗부분은 게르마늄을 포함하는 반도체로 형성됨으로써, 프로그램 및/또는 소거 동작시 발생되는 열의 효율성을 높혀 상기 동작 전류량을 더욱 감소시킬 수 있다. 이에 더하여, 상기 히터 전극(155a)의 윗부분은 탄소를 더 포함함으로써, 상기 히터 전극(155a)의 윗부분의 비저항이 더욱 증가된다. 이로써, 상기 동작 전류량을 더욱 증가시킬 수 있다.
이에 더하여, 상기 히터 반도체층(155)은 상기 제2 선택적 성장 공정으로 형성된다. 이에 따라, 상기 히터 반도체층(155)은 상기 노출된 PN 다이오드(135)의 상부면으로부터 성장되기 때문에, 상기 히터 전극(155a)은 상기 개구부(140)을 보이드(void) 및/또는 심(seam) 없이 채울수 있다. 이에 따라, 상기 히터 전극(155a)은 보이드 및/또는 심으로 야기되는 특성 불량이 방지된다.
한편, 도 3에 도시된 상변화 기억 소자의 형성 방법은 상술한 방법과 유사하다. 도 3에 도시된 상변화 기억 소자의 형성 방법의 특징적인 부분을 도 3을 다시 참조하여 설명한다.
도 3을 참조하면, 반도체 기판(100)에 소자분리막을 형성하여 활성영역을 한정하고, 상기 활성영역 상에 차례로 적층된 게이트 절연막(300) 및 게이트 전극(310)을 형성한다. 상기 게이트 전극(310) 양측의 상기 활성영역에 도펀트 이온들을 주입하여 소오스/드레인 영역(320)을 형성하고, 상기 반도체 기판(100) 전면을 덮는 하부 절연막(330)을 형성한다. 상기 하부 절연막(330)을 관통하여 상기 소오스/드레인 영역(320)과 접속하는 도전 플러그(340)를 형성한다. 상기 도전 플러그(340)는 텅스텐, 구리 또는 알루미늄등의 금속을 포함할 수 있다.
이어서, 상기 반도체 기판(100) 전면 상에 몰드 절연층(140)을 형성하고, 상기 몰드 절연층(140)을 관통하는 개구부(145)를 형성한다. 이때, 상기 개구부(145)는 상기 도전 플러그(340)의 상부면을 노출시킨다. 이어서, 상기 개구부(145)의 측벽에 절연 스페이서(150)를 형성한다. 상기 절연 스페이서(150)는 상기 개구부(145)에 노출된 도전 플러그(340)의 상부면의 가장자리를 덮고, 상기 도전 플러 그(340)의 상부면의 중앙부가 노출된다.
이 후의 공정은 도 6 내지 도 9를 참조하여 상술한 방법들과 동일하게 수행할 수 있다. 즉, 도 6을 참조하여 설명한 제2 선택적 성장 공정으로 상기 도전 플러그(340)의 노출된 면으로부터 히터 반도체층을 성장시켜 상기 개구부(145)를 채운다. 이때, 도전 플러그(340)의 노출된 면은 금속을 포함하는 도전 물질로 형성되고, 상기 몰드 절연층(140) 및 절연 스페이서(150)은 절연 물질로 형성된다. 이에 따라, 도 6에 설명된 제2 선택적 성장 공정으로 상기 히터 반도체층을 상기 도전 플러그(340)의 노출된 면에서만 성장시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 히터 전극은 도핑된 반도체로 형성되며, 상기 히터 전극의 아랫부분의 도펀트 농도는 상기 히터 전극의 윗부분의 도펀트 농도에 비하여 높다. 이에 따라, 상변화 패턴과 접촉하는 상기 히터 전극의 윗부분은 상대적으로 낮은 도펀트 농도로 인하여 비저항이 높기 때문에, 상변화 기억 소자의 동작 전류량을 감소시킬 수 있다. 또한, 도전체(즉, 스위칭 소자의 일단자로 사용되는 도전체)와 접촉하는 상기 히터 전극의 아랫부분은 상대적으로 높은 도펀트 농도로 인하여 비저항이 낮기 때문에, 상기 히터 전극과 상기 도전체간의 접촉 저항이 감소된다. 그 결과, 상변화 기억 셀의 동작 속도를 향상시킬 수 있다.

Claims (23)

  1. 도전체를 포함하는 기판 상에 배치된 몰드 절연층;
    상기 몰드 절연층을 관통하는 개구부 내에 배치되어 상기 도전체와 접촉하고, 도펀트에 의해 도핑된 반도체로 이루어진 히터 전극; 및
    상기 몰드 절연층 상에 배치되며 상기 히터 전극과 접속된 상변화 패턴을 포함하되, 상기 히터 전극의 아랫부분의 도펀트 농도는 상기 히터 전극의 윗부분의 도펀트 농도에 비하여 높은 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 히터 전극의 적어도 윗부분은 게르마늄을 포함하는 반도체로 형성된 상변화 기억 소자.
  3. 제 2 항에 있어서,
    상기 히터 전극의 윗부분은 탄소를 포함하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 히터 전극의 도펀트 농도는 상기 히터 전극의 하부면으로 부터 상기 히터 전극의 상부면으로 높아질수록 점진적으로 감소하는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 히터 전극의 아랫부분의 도펀트 농도가 균일하고, 상기 히터 전극의 윗부분의 도펀트 농도가 균일한 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 도전체는 도펀트에 의해 도핑된 반도체로 형성되되, 상기 히터 전극 및 상기 도전체의 상기 히터 전극과 접촉하는 부분은 동일한 타입의 도펀트로 도핑된 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 도전체는 차례로 적층된 제1 단자부 및 제2 단자부로 구성된 PN 다이오드이고, 상기 히터 전극은 상기 제2 단자부와 접촉하되,
    상기 제1 단자부는 제1 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 제2 도전형의 도펀트로 도핑된 반도체로 형성되며, 상기 히터 전극은 상기 제2 도전형의 도펀트로 도핑된 상변화 기억 소자.
  8. 제 1 항에 있어서,
    상기 도전체는 금속을 포함하는 도전 물질로 형성된 상변화 기억 소자.
  9. 제 1 항에 있어서,
    상기 히터 전극과 상기 개구부의 측벽 사이에 개재된 절연 스페이서를 더 포함하는 상변화 기억 소자.
  10. 도전체를 포함하는 기판 상에 몰드 절연층을 형성하는 단계;
    상기 몰드 절연층을 패터닝하여 상기 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 도전체와 접촉하고, 도펀트에 의해 도핑된 반도체로 이루어진 히터 전극을 상기 개구부내에 형성하는 단계; 및
    상기 몰드 절연층 상에 상기 히터 전극과 접속하는 상변화 패턴을 형성하는 단계를 포함하되, 상기 히터 전극의 아랫부분의 도펀트 농도는 상기 히터 전극의 윗부분의 도펀트 농도에 비하여 높은 상변화 기억 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 히터 전극의 적어도 윗부분은 게르마늄을 포함하는 반도체로 형성되는 상변화 기억 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 히터 전극의 윗부분은 탄소를 포함하도록 형성하는 상변화 기억 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 히터 전극의 도펀트 농도는 상기 히터 전극의 하부면으로 부터 상기 히터 전극의 상부면으로 높아질수록 점진적으로 감소하는 상변화 기억 소자의 형성 방법.
  14. 제 10 항에 있어서,
    상기 히터 전극의 아랫부분는 도펀트 농도가 균일하게 형성되고, 상기 히터 전극의 아랫부분도 도펀트 농도가 균일하게 형성되는 상변화 기억 소자의 형성 방법.
  15. 제 10 항에 있어서,
    상기 히터 전극을 형성하는 단계는,
    선택적 성장 공정을 수행하여 상기 노출된 도전체로부터 반도체층을 성장시키는 단계; 및
    상기 개구부내의 반도체층을 도핑하는 단계를 포함하는 상변화 기억 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 선택적 성장 공정은 반도체 소스 가스 및 염소 함유 가스를 포함하는 공정 가스를 사용하되, 상기 염소 함유 가스는 상기 반도체층이 상기 노출된 도전 체로부터 성장되는 선택성을 제공하는 상변화 기억 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 반도체층은 상기 개구부를 채우고 상기 몰드 절연층의 상부면보다 높게 성장되되,
    상기 기판 전면을 덮는 버퍼막을 형성하는 단계; 및
    상기 버퍼막 및 상기 반도체층을 상기 몰드 절연층이 노출될때까지 평탄화시키는 단계를 더 포함하는 상변화 기억 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 반도체층을 성장시키는 단계 및 상기 개구부내의 반도체층을 도핑하는 단계는 인시츄(in-situ)로 수행되는 상변화 기억 소자의 형성 방법.
  19. 제 15 항에 있어서,
    상기 개구부내의 반도체층은 이온 주입 방식으로 도핑되는 상변화 기억 소자의 형성 방법.
  20. 제 10 항에 있어서,
    상기 도전체는 도펀트에 의해 도핑된 반도체로 형성되되, 상기 히터 전극 및 상기 도전체의 상기 히터 전극과 접촉하는 부분은 동일한 타입의 도펀트로 도핑되 는 상변화 기억 소자의 형성 방법.
  21. 제 10 항에 있어서,
    상기 도전체는 차례로 적층된 제1 단자부 및 제2 단자부로 구성된 PN 다이오드이고, 상기 개구부는 상기 제2 단자부를 노출시키되,
    상기 제1 단자부는 제1 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 제2 도전형의 도펀트로 도핑된 반도체로 형성되며, 상기 히터 전극은 상기 제2 도전형의 도펀트로 도핑되는 상변화 기억 소자의 형성 방법.
  22. 제 10 항에 있어서,
    상기 도전체는 금속을 포함하는 도전 물질로 형성하는 상변화 기억 소자의 형성 방법.
  23. 제 10 항에 있어서,
    상기 히터 전극을 형성하기 전에,
    상기 개구부의 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 상변화 기억 소자의 형성 방법.
KR1020060107938A 2006-11-02 2006-11-02 상변화 기억 소자 및 그 형성 방법 KR100822808B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060107938A KR100822808B1 (ko) 2006-11-02 2006-11-02 상변화 기억 소자 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060107938A KR100822808B1 (ko) 2006-11-02 2006-11-02 상변화 기억 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100822808B1 true KR100822808B1 (ko) 2008-04-17

Family

ID=39571714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060107938A KR100822808B1 (ko) 2006-11-02 2006-11-02 상변화 기억 소자 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR100822808B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050265072A1 (en) 2004-05-28 2005-12-01 Hart Mark W Indirect switching and sensing of phase change memory cells
KR20060028743A (ko) * 2003-07-09 2006-03-31 어드밴스드 마이크로 디바이시즈, 인코포레이티드 메모리 디바이스 및 상기 디바이스를 이용하고 제조하는방법
KR20060110559A (ko) * 2005-04-20 2006-10-25 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR20070047724A (ko) * 2005-11-02 2007-05-07 키몬다 아게 다중 상 변화 물질 부분들을 포함하는 상 변화 메모리 셀및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060028743A (ko) * 2003-07-09 2006-03-31 어드밴스드 마이크로 디바이시즈, 인코포레이티드 메모리 디바이스 및 상기 디바이스를 이용하고 제조하는방법
US20050265072A1 (en) 2004-05-28 2005-12-01 Hart Mark W Indirect switching and sensing of phase change memory cells
KR20060110559A (ko) * 2005-04-20 2006-10-25 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR20070047724A (ko) * 2005-11-02 2007-05-07 키몬다 아게 다중 상 변화 물질 부분들을 포함하는 상 변화 메모리 셀및 이의 제조 방법

Similar Documents

Publication Publication Date Title
KR100689831B1 (ko) 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
KR100766504B1 (ko) 반도체 소자 및 그 제조 방법
KR100852233B1 (ko) 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법
KR100568109B1 (ko) 상변화 기억 소자 및 그 형성 방법
US8120005B2 (en) Phase change memory devices and their methods of fabrication
US20100163830A1 (en) Phase-change random access memory capable of reducing thermal budget and method of manufacturing the same
US20080111120A1 (en) Non-Volatile Memory Devices Having Cell Diodes and Methods of Fabricating the Same
US20090166600A1 (en) Integrated circuit devices having a stress buffer spacer and methods of fabricating the same
KR101338160B1 (ko) 상변화 기억 소자 및 그 형성 방법
KR20110135285A (ko) 상변화 메모리 소자의 제조방법
KR20080039701A (ko) 상변화 기억 소자 및 그 형성 방법
KR20090011235A (ko) 상변화 기억 소자 및 그 형성 방법
KR20120110448A (ko) 반도체 메모리 장치 및 그 제조 방법
US20080293224A1 (en) Method of forming a diode and method of manufacturing a phase-change memory device using the same
US8053750B2 (en) Phase change memory device having heat sinks formed under heaters and method for manufacturing the same
US8232160B2 (en) Phase change memory device and method of manufacturing the same
KR101163046B1 (ko) 상변화 메모리 소자의 제조 방법
US20100163834A1 (en) Contact structure, method of manufacturing the same, phase changeable memory device having the same, and method of manufacturing phase changeable memory device
KR20090117233A (ko) 상변화 메모리 소자 및 그 제조 방법
TWI441325B (zh) 相位變化記憶體裝置以及形成該相位變化記憶體裝置之方法
KR100973274B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR100822808B1 (ko) 상변화 기억 소자 및 그 형성 방법
KR20090026679A (ko) 상변화 기억 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee