KR20120110448A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20120110448A
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Abstract

반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는 셀 영역들과, 셀 영역들 사이의 코어 영역을 포함하는 반도체 기판, 셀 영역들에 배치된 상변화 메모리 셀들 및 코어 영역에 배치되며, 상변화 메모리 셀들을 구동시키는 셀 구동 트랜지스터들을 포함하며, 셀 구동 트랜지스터들은, 반도체 기판 상의 게이트 전극, 게이트 전극 양측의 반도체 기판 내의 불순물 영역들, 및 게이트 전극과 반도체 기판 사이의 게이트 절연막을 포함하는 셀 구동 트렌지스터들을 포함하되, 불순물 영역들 사이의 반도체 기판은 복수 개의 트렌치들을 가지며, 게이트 절연막 및 게이트 전극은 핀 트렌치들을 덮는다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 집적도가 보다 향상된 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 심화되고 있다. 하지만, 단순한 스케일링 다운(scaling down)에 의하여 반도체 소자를 고집적화시키는 경우에, 여러 문제점이 발생될 수 있다. 예컨대, 최소선폭이 수십 나노미터로 감소됨으로써, 반도체 소자의 제조 공정들의 마진들이 감소될 수 있다. 또한, 반도체 소자에 포함된 다양한 기능의 단일 요소들(ex, 소자 내 다양한 구동회로들 및/또는 기억 셀 등)의 특성들을 모두 최적화시키는 것이 어려워질 수 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 동작 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 집적도 및 동작 특성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 영역들과, 셀 영역들 사이의 코어 영역을 포함하는 반도체 기판, 셀 영역들에 배치된 상변화 메모리 셀들 및 코어 영역에 배치되며, 상변화 메모리 셀들을 구동시키는 셀 구동 트랜지스터들을 포함하며, 셀 구동 트랜지스터들은, 반도체 기판 상의 게이트 전극, 게이트 전극 양측의 반도체 기판 내의 불순물 영역들, 및 게이트 전극과 반도체 기판 사이의 게이트 절연막을 포함하는 셀 구동 트렌지스터들을 포함하되, 불순물 영역들 사이의 반도체 기판은 복수 개의 트렌치들을 가지며, 게이트 절연막 및 게이트 전극은 핀 트렌치들을 덮는다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 셀 영역과, 셀 영역 주변의 코어 영역을 포함하는 반도체 기판을 준비하는 것, 반도체 기판을 패터닝하여, 셀 영역의 제 1 활성 영역과 코어 영역의 제 2 활성 영역을 정의하는 분리 트렌치와, 제 2 활성 영역 내에 복수 개의 핀 트렌치들을 형성하는 것, 분리 트렌치 내에 소자 분리막을 형성하는 것, 핀 트렌치들의 표면을 컨포말하게 덮는 게이트 절연막을 형성하는 것 및 제 2 활성 영역을 가로지르며, 게이트 절연막이 형성된 핀 트렌치들을 덮는 게이트 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 메모리 장치에 따르면, 메모리 셀들을 구동시키는 셀 구동 트랜지스터들의 채널 영역에 트렌치들을 형성함으로써, 셀 구동 트랜지스터들의 유효 채널 폭을 증가시킬 수 있다. 따라서, 메모리 셀에 제공되는 전류 구동 능력을 향상시키면서, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 코어 영역의 일부분을 나타내는 평면도로서, 도 3의 A 부분을 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 6 내지 도 7은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 영역(MEM)과, 메모리 영역(MEM) 둘레의 주변 회로 영역(PERI)을 포함한다.
일 실시예에 따르면, 메모리 영역(MEM)에는 메모리 셀 어레이, 및 메모리 셀들을 구동하는 셀 구동 회로들이 배치될 수 있다. 메모리 셀 어레이는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 메모리 셀들이 연결된다. 메모리 셀들은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 저항성 메모리 소자를 포함한다. 예를 들어, 저항성 메모리 소자는 상변화 물질(phase change materials), 전이 금속 산화물(transition metal oxide) 또는 자성체 물질(magnetic materials)를 포함한다. 일 실시예에서, 메모리 셀들은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 메모리 셀들 및 셀 선택 회로들에 대해서는 도 2 및 도 3을 참조하여 보다 상세히 설명한다.
주변 회로 영역(PERI)에는 어드레스 디코더(31), 비트 라인 선택부(33), 데이터 입출력 회로(35), 입출력 버퍼(37) 및 제어부(39)가 배치될 수 있다.
어드레스 디코더(31)는 외부에서 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL) 및 비트 라인(BL)을 선택한다. 어드레스(ADDR)는 워드 라인(WL)을 선택하기 위한 행 어드레스(row address)와 비트 라인(BL)을 선택하기 위한 열 어드레스(column address)를 포함한다. 어드레스 디코더(31)는 비트 라인(BL)을 선택하기 위한 비트 라인 선택 신호(YSi)를 발생하며, 비트 라인 선택 신호(YSi)를 비트 라인 선택부(33)로 제공한다.
비트 라인 선택부(33)는 비트 라인들(BL)을 통해 메모리 셀 어레이와 연결되며, 데이터 라인(DL) 및 센싱 라인(SL)을 통해 데이터 입출력 회로와 연결된다. 비트 라인 선택부(33)는 어드레스 디코더(31)로부터 제공되는 비트 라인 선택 신호(YSi)에 응답하여 비트 라인(BL)과 데이터 라인(DL)을 전기적으로 연결하거나, 비트 라인(BL)과 센싱 라인(SL)을 연결한다. 일 실시예에 따르면, 메모리 셀과 연결되는 비트 라인들은 다수의 글로벌 비트 라인과 다수의 로컬 비트 라인을 이용한 계층적 구조를 가질 수 있다. 이러한 경우, 비트 라인 선택부(33)는, 글로벌 비트 라인들 중 어느 하나를 선택하는 글로벌 비트 라인 선택부와, 로컬 비트 라인들 중 어느 하나를 선택하는 로컬 비트 라인 선택부를 포함할 수 있다. 또한, 일 실시예에 따르면, 글로벌 비트 라인 선택부는 주변 회로 영역(PERI)에 배치되고, 로컬 비트 라인 선택부는 메모리 영역(MEM)에 배치될 수 있다.
데이터 입출력 회로(35)는 메모리 셀 어레이에 데이터들(DI)을 기입하거나, 메모리 셀 어레이로부터 데이터들(DO)을 독출한다. 이를 위해 데이터 입출력 회로(135)는 쓰기 드라이버(write driver;32) 및 감지 증폭기(sense amplifier; 34)를 포함한다.
쓰기 드라이버(32)는 기입 동작시 데이터 라인(DL)을 통해 선택된 비트 라인(BL)으로 프로그램(또는 쓰기) 전류를 제공한다. 보다 상세하게, 쓰기 드라이버(32)는 제어부(39)로부터 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 입력 받아, 셋 전류(set current) 또는 리셋 전류(reset current)를 발생시킨다. 쓰기 드라이버(32)는 입출력 버퍼(37)로부터 데이터(DI)를 제공받아, 비트라인 선택부(33)를 통해 셋 전류 또는 리셋 전류를 선택된 비트 라인(BL)으로 제공한다. 또한, 쓰기 드라이버(32)는 제어부(39)로부터 제공되는 바이어스 전압(DC_BIAS)에 따라 선택된 비트 라인(BL)에 공급되는 전류량을 제어할 수 있다. 즉, 쓰기 드라이버(32)는 데이터 '0'이 입력되는 경우에는 셋 펄스(P_SET)에 응답하여 메모리 셀에 셋 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스(P_RST)에 응답하여 메모리 셀에 리셋 전류를 제공한다.
감지 증폭기(34)는 독출 동작시 센싱 라인(SL)을 통해 선택된 메모리 셀의 데이터(DO)를 독출한다. 보다 상세하게, 감지 증폭기(34)는 독출 동작시 센싱 라인(SL)을 통해 메모리 셀 어레이로 읽기 전류를 제공한다. 감지 증폭기(34)는 독출 동작시 센싱 라인(SL)의 전압과 기준 전압을 비교함으로써, 메모리 셀에 저장된 데이터(DO)를 독출할 수 있다. 감지 증폭기(34)를 통해 독출된 데이터(DO)는 입출력 버퍼(37)를 통해 외부로 출력될 수 있다.
입출력 버퍼(37)는 외부에서 입력된 데이터(DATA)를 쓰기 드라이버(32)에 제공하거나, 감지 증폭기(34)에서 독출한 데이터(DATA)를 외부로 출력한다.
제어부(39)는 외부에서 제공된 명령 신호(CTRL)에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력한다. 즉, 제어부(39)는 기입 동작시에는 쓰기 드라이버(32)의 동작을 제어하며, 독출 동작시에는 감지 증폭기(34)의 동작을 제어한다. 구체적으로, 제어부(39)에서는 기입 동작시 프로그램 전류를 발생시키기 위한 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 쓰기 드라이버(32)로 제공한다. 그리고, 제어부(39)는 메모리 셀에 공급되는 전류량을 제어하기 위한 바이어스 전압(DC_BIAS)를 쓰기 드라이버(32)로 제공한다. 또한, 제어부(39)에서는 독출 동작시, 센싱 라인(SL)의 전압과 비교하기 위한 기준 전압(VREF)을 감지 증폭기(34)로 제공한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 개략적인 회로도이다.
도 2를 참조하면, 메모리 영역(MEM)은 셀 어레이 영역들(10)과, 셀 어레이 영역들(10) 주변의 코어 영역들(20)을 포함한다.
셀 어레이 영역(10)에는 복수의 워드 라인들 및 복수의 비트 라인들이 배치되며, 워드 라인과 비트 라인이 교차하는 지점들에 메모리 셀들(MC)이 연결된다. 일 실시예에서, 메모리 셀들(MC)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함한다.
코어 영역(20)은 워드 라인들을 선택하는 워드 라인 드라이버(SWD)가 배치되는 워드라인 드라이버 영역(21)과, 비트 라인들을 선택하는 비트라인 선택 회로들(YST)이 배치되는 비트라인 선택영역(22)을 포함할 수 있다.
셀 어레이 영역들(10)은 2차원적으로 배열될 수 있으며, 셀 어레이 영역들(10) 사이에 코어 영역(20)이 배치될 수 있다. 일 실시예에 따르면, 가로 방향으로 인접하는 셀 어레이 영역들(10) 사이에 워드라인 드라이버 영역(21))이 배치되며, 세로 방향으로 인접하는 셀 어레이 영역들(10) 사이에 비트라인 선택 영역(22)이 배치될 수 있다.
보다 상세하게, 각각의 셀 어레이 영역들(10)은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들(MC)을 포함한다. 일 실시예에서, 워드 라인들(WL)은 도면에 도시된 것처럼, 복수의 메인 워드 라인들(MWL)과 복수의 서브 워드 라인들(SWL)을 이용한 계층적 워드 라인 구조를 가질 수 있다. 또한, 비트 라인들은 복수의 글로벌 비트 라인들(GBL)과 복수의 로컬 비트 라인들(LBL)을 이용한 계층적 비트 라인 구조를 가질 수 있다. 그리고, 복수의 서브 워드 라인들(SWL)이 워드라인 드라이버(SWD)를 통해 하나의 메인 워드 라인(MWL)에 선택적으로 연결될 수 있다. 그리고, 복수의 로컬 비트 라인들(LBL) 각각은 비트라인 선택 회로(YST)를 통해 하나의 글로벌 비트 라인(GBL)에 선택적으로 연결될 수 있다. 이러한 구조에서, 메모리 셀들(MC)은 서브 워드 라인(SWL)과 로컬 비트 라인(LBL)의 교차점(cross-point)에 연결될 수 있다. 일 실시예에서, 각각의 메모리 셀들(MC)은 메모리 소자(11)와 선택 소자(12)를 포함한다. 메모리 소자(11)는 로컬 비트 라인(LBL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 메모리 소자(11)와 서브 워드 라인(SWL) 사이에 연결된다.
메모리 소자(11)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 저항성 메모리 소자를 포함한다. 일 실시예에서, 메모리 소자는 GST(Ge-Sb-Te)와 같이 온도에 따라 저항이 변화하는 상변화 물질을 포함하는 것을 예로 들어 설명한다. 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 메모리 소자(11)는 로컬 비트 라인(LBL)을 통해 공급되는 전류의 양에 따라 결정 상태가 변화될 수 있다. 구체적으로, 메모리 소자(11)를 구성하는 상변화 물질은 전류 공급에 의해 제 1 시간 동안 용융 온도보다 높은 온도로 가열한 뒤 급속히 냉각시키면 비정질 상태를 가질 수 있다. 상변화 물질이 비정질 상태일 때, 메모리 셀에는 리셋 상태(RESET state) 또는 데이터 '1'이 저장된 상태일 수 있다. 그리고, 상변화 물질은, 결정화 온도보다 높고 용융 온도보다는 낮은 온도에서 제 1 시간보다 긴 제 2 시간 동안 가열한 뒤 서서히 냉각시키면 결정 상태를 가질 수 있다. 상변화 물질이 결정 상태일 때, 메모리 셀(MC)에는 셋 상태(SET state) 또는 데이터 '0'이 저장된 상태일 수 있다. 이와 같이, 상변화 물질에 전류를 공급하여 데이터를 저장하고, 상변화 물질의 저항값을 측정하여 메모리 셀로부터 데이터를 읽어낼 수 있다.
일 실시예에서, 선택 소자(12)는 PN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 메모리 소자(11)와 연결되며, 다이오드의 캐소드(cathode)가 서브 워드 라인(SWL)과 연결된다. 즉, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 메모리 소자(11)에 전류가 공급될 수 있다.
일 실시예에 따르면, 워드라인 드라이버 영역(21)에는 서브 워드라인 선택신호들(SAi)에 응답하여 서브 워드라인들(SWL) 중 하나를 메인 워드라인(MWL)과 연결하는 워드 라인 드라이버들(SWD)이 배치될 수 있다. 워드라인 드라이버들(SWD)은 모스(MOS) 트랜지스터들로 구성되는 인버터를 포함할 수 있다. 또한, 복수의 메인 워드 라인들(MWL)은 주변 회로 영역(도 1의 PERI)의 어드레스 디코더(도 1의 31 )와 연결될 수 있다.
일 실시예에 따르면, 비트라인 선택 영역(22)은 로컬 비트라인 선택신호들(YSi)에 응답하여 로컬 비트라인들(LBL) 중 하나를 글로벌 비트라인(GBL)과 연결하는 비트라인 선택 회로들(YST)이 배치될 수 있다. 여기서, 비트라인 선택 회로들(YST)은 MOS 트랜지스터들을 포함할 수 있다. 또한, 복수의 글로벌 비트 라인들(GBL)은 주변 회로 영역(도 1의 PERI)의 어드레스 디코더(도 1의 31) 및 비트 라인 선택부(도 1의 33)와 연결될 수 있다. 일 실시예에 따르면, 비트 라인들이 복수의 글로벌 비트 라인들(GBL)과 복수의 로컬 비트 라인들(LBL)을 이용한 계층적 구조를 가질 때, 비트라인 선택 영역(22)에는 로컬 비트 라인 선택 회로들(YST)이 배치될 수 있다.
일 실시예에서, 메모리 소자(11)가 전류량에 따라 결정 상태가 변화하는 상변화 물질을 포함할 때, 코어 영역(20)에 배치되는 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)은 메모리 셀들(MC)에 제공되는 전류량을 제어한다. 즉, 메모리 소자들(11)에 제공되는 전류량은 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)의 구동 능력에 의하여 제어될 수 있다.
일 실시예에서, 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)이 모스(MOS) 트랜지스터들로 구성되는 경우, 모스 트랜지스터들은 서브 워드 라인들(WL) 및 로컬 비트 라인들(LBL) 각각에 연결되므로, 모스 트랜지스터 및 모스 트랜지스터와 연결된 배선구조가 차지하는 면적의 비율이 증가될 수 있다. 즉, 반도체 메모리 장치에서 셀 어레이 영역(10)이 차지하는 면적보다 코어 영역(20)이 차지하는 면적이 클 수 있다. 나아가, 반도체 메모리 장치에서 셀 어레이 영역(10)이 차지하는 면적에 대한 코어 영역(20)의 면적의 비율이 저항성 메모리 소자가 아닌 다른 메모리 소자들보다 높을 수 있다.
또한, 워드라인 드라이버들(SWD) 및 비트라인 선택회로들(YST)을 구성하는 모스 트랜지스터들의 구동 능력(driving performance)은 모스 트랜지스터의 채널 폭(width)을 증가시킴으로써 향상될 수 있다. 그런데, 모스 트랜지스터의 채널 폭을 물리적으로 증가시킬 경우, 코어 영역(20)의 면적을 보다 증가시키게 된다. 이에 따라, 본 발명의 실시예들에서는 코어 영역(20)의 면적을 감소시키면서, 워드라인 드라이버들(SWD) 및 비트라인 선택회로들(YST)의 구동능력이 향상된 반도체 메모리 장치를 제공한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 평면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 코어 영역의 일부분을 나타내는 평면도로서, 도 3의 A 부분을 확대한 평면도이다. 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 3 내지 도 5를 참조하면, 반도체 기판(100)은 메모리 영역(MEM)과 주변 회로 영역(PERI)을 포함하며, 나아가, 메모리 영역(MEM)은 셀 어레이 영역(10) 및 코어 영역(20)을 포함한다. 셀 어레이 영역(10)의 반도체 기판(100) 상에는 도 2를 참조하여 설명한 것처럼, 메모리 소자들(11) 및 선택 소자들(12)이 형성될 수 있다. 또한, 코어 영역(20)의 반도체 기판(100) 상에는 메모리 셀들(MC)로의 전류 공급을 제어하는 워드 라인 드라이버들(도 2의 SWD) 및 비트 라인 선택 회로들(도 2의 YST)이 형성될 수 있다.
보다 상세하게, 반도체 기판(100)에는 셀 활성 영역들(101), 코어 활성 영역들(102) 및 주변 활성 영역들(103)을 정의하는 소자분리막(110)이 형성된다. 셀 활성 영역(101)은 라인(line) 형태를 가질 수 있으며, 코어 활성 영역(102) 및 주변 활성 영역(103)은 바(bar) 형태를 가질 수 있다. 그리고, 소자 분리막(110)의 상면은 반도체 기판(100)의 상면과 공면(coplanar)을 이룰 수 있으며, 이와 달리 소자 분리막(110)은 반도체 기판(100)의 상면 위로 돌출될 수도 있다. 즉, 반도체 기판(100)의 상면이 소자 분리막(110)의 상면보다 아래에 위치할 수 있다.
셀 활성 영역(101)에는 도 5에 도시된 것처럼, 도펀트를 도핑하거나, 도전막을 패터닝하여 형성된 도전 라인들(105)이 형성될 수 있다. 여기서, 도전 라인(105)은 소자 분리막(110)에 자기 정렬될 수 있다. 셀 활성 영역(101)이 제 1 도전형을 가질 때, 반도체 기판(100) 내에 불순물을 도핑하여 형성된 도전 라인은 제 2 도전형을 가질 수 있다. 일 실시예에서, 도전 라인(105)은 도 2에 도시된 서브 워드 라인(SWL)에 해당할 수 있다.
코어 활성 영역들(102) 각각은, 도 4에 도시된 바와 같이, 채널 영역(CH)과 채널 영역(CH) 양측의 불순물 영역들(S/D)을 포함한다. 여기서, 채널 영역(CH)의 반도체 기판(100)은 복수 개의 핀 트렌치들(112)을 가질 수 있으며, 핀 트렌치들(112)에 의해 채널 영역(CH)에 복수의 돌출부들(즉, 요철(凹凸))이 형성될 수 있다.
일 실시예에서, 코어 활성 영역(102) 및 핀 트렌치들(112)은 장축 및 단축을 갖는 바 형태일 수 있으며, 핀 트렌치들(112)의 장축은 코어 활성 영역(102)의 장축과 실질적으로 평행할 수 있다. 그리고, 반도체 기판(100)의 상면으로부터 핀 트렌치들(112)의 바닥면 간의 거리는, 반도체 기판(100)의 상면으로부터 소자 분리막(110)의 바닥면 간의 거리와 실질적으로 동일할 수 있다. 그리고, 채널 영역(CH)에 형성된 핀 트렌치(112)의 폭은 코어 활성 영역(102)의 폭보다 작다. 예를 들어, 핀 트렌치들(112)은 채널 영역(CH)에 적어도 2개 이상 형성될 수 있다. 그리고, 핀 트렌치(112)의 폭은 코어 활성 영역(102)의 폭의 약 1/2 내지 1/240일 수 있다. 또한, 바 형태를 갖는 핀 트렌치들(112)의 길이(L)는 채널 영역(CH)을 가로지르는 게이트 전극(141)의 폭(W)보다 작을 수 있다.
코어 영역(20)에는 채널 영역(CH)의 반도체 기판(100) 상에 코어 활성 영역(102)을 가로지르는 게이트 전극(141)이 배치된다. 그리고, 도 5에 도시된 바와 같이, 게이트 전극(141)과 채널 영역(CH)의 반도체 기판(100) 사이에 게이트 절연막(131)이 개재된다. 여기서, 게이트 절연막(131)은 채널 영역(CH)에서 형성된 핀 트렌치들(112)의 표면을 연속적으로 컨포말하게 덮을 수 있다. 그리고, 게이트 전극(141)은 게이트 절연막(131)이 형성된 복수의 핀 트렌치들(112)을 가로지르며, 게이트 절연막(131)이 형성된 핀 트렌치들(112)을 덮을 수 있다. 이 때, 게이트 전극(141)은 게이트 절연막(131)이 형성된 핀 트렌치들(112)의 일부분 또는 전부를 채울 수 있다. 또한, 게이트 전극(141)의 폭(W)은 채널 영역(CH)에 형성된 핀 트렌치들(112)의 장축의 길이(L)보다 클 수 있다. 이러한 게이트 전극(141)은 폴리실리콘막, 폴리실리콘막과 실리사이드막의 적층막, 또는 금속막으로 이루어질 수 있다.
이와 같이, 코어 영역(20)에서 복수의 핀 트렌치들(112)을 가로지르면서 핀 트렌치들(112)을 채우는 게이트 전극(141)을 형성함에 따라, 게이트 전극(141)에 소정 전압이 인가되면 핀 트렌치들(112)이 형성된 반도체 기판(100)의 표면을 따라 반전 영역이 형성될 수 있다. 즉, 모스 트랜지스터의 유효 채널 폭이 코어 활성 영역(102)의 폭보다 증가될 수 있다. 이에 따라, 모스 트랜지스터에서 소오스 및 드레인 전극들 간의 전류량이 증가될 수 있다.
한편, 도 7에 도시된 또 다른 실시예에 따르면, 반도체 기판(100)에 핀 트렌치들이 형성되는 대신, 코어 영역(20)의 반도체 기판(100) 상에 바 형태의 활성 패턴들(102a)이 형성될 수도 있다. 즉, 코어 활성 영역(102) 내에 코어 활성 영역(102)의 장축과 평행한 바 형태의 활성 패턴들(102a)이 배치될 수 있다. 즉, 이 실시예에 따르면, 코어 영역(20)의 셀 구동 트랜지스터들은, 복수 개의 활성 패턴들(102a) 및 코어 활성 영역(102)의 표면들을 컨포말하게 덮는 게이트 절연막(131), 및 게이트 절연막(131) 상에서 복수 개의 활성 패턴들(102a)들을 덮는 게이트 전극(141)을 포함할 수 있다. 이와 같은 셀 구동 트랜지스터들은 게이트 전극(141)에 소정 전압이 인가될 때, 활성 패턴들(102a) 및 활성 패턴들(102a) 사이의 반도체 기판(100)의 표면 부근에 채널이 형성될 수 있다.
또한, 주변 활성 영역(103)은 코어 활성 영역(102)처럼, 채널 영역과 채널 영역 양측의 소오스/드레인 영역들(S/D)을 포함할 수 있다. 일 실시예에서, 주변 활성 영역(103)에서는 평탄한 반도체 기판(100)의 상면에 주변 게이트 절연막(133)이 형성될 수 있으며, 게이트 절연막(133) 상에 주변 활성 영역(103)을 가로지르는 주변 게이트 전극(143)이 형성될 수 있다. 이와 달리, 도 6에 도시된 것처럼, 주변 활성 영역(103)의 채널 영역에도 적어도 하나 이상의 주변 트렌치가 형성될 수도 있다. 이러한 경우, 주변 게이트 전극(143)의 일부분은 주변 트렌치를 채울 수 있다. 또한, 주변 활성 영역(103)에 형성된 주변 트렌치의 깊이는 코어 영역(20)에 형성된 핀 트렌치들(112)의 깊이와 실질적으로 동일할 수 있다.
이와 같이, 도전 라인들이 형성된 셀 영역(10), 셀 구동 트랜지스터들이 형성된 코어 영역(20) 및, 주변 트랜지스터들이 형성된 주변 회로 영역(PERI)의 반도체 기판(100) 상에는, 제 1 층간 절연막(150)이 형성된다.
도 5 내지 도 7을 참조하면, 셀 영역의 제 1 층간 절연막(150)은 셀 홀들을 가지며, 셀 홀들은 2차원적으로 배열되어 도전 라인(105)의 소정 영역들을 노출시킨다. 셀 홀 내에는 다이오드(160)가 배치되어 도전 라인(105)과 전기적으로 연결된다. 구체적으로, 다이오드(160)는 제 1 반도체층(161) 및 제 2 반도체층(163)으로 구성되며, 제 1 반도체층(161)은 도전 라인(105)과 동일한 도전형을 갖는 불순물이 도핑되며, 제 2 반도체층(163)은 제 1 반도체층(161)과 반대의 도전형을 갖는 불순물이 도핑될 수 있다. 즉, 셀 홀 내에서 제 1 및 제 2 반도체층들(161, 163)은 PN 접합을 이루어 PN 접합 다이오드(160)를 구성한다. 다이오드(160)를 구성하는 제 1 및 제 2 반도체층들(161, 163)은 실리콘, 게르마늄 또는 실리콘-게르마늄 등으로 형성될 수 있다.
셀 영역(10)에서, 각각의 다이오드들(160) 상에는 하부 전극(171)이 배치된다. 하부 전극(171)은 필라 형태, L자 형태 또는 U자 형태를 가질 수 있다. 하부 전극(171)의 단면적은 다이오드(160) 및 가변 저항 패턴(173)의 단면적보다 작을 수 있다. 이러한 하부 전극(171)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 하부 전극(171) 은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다. 한편, 하부 전극(171)과 다이오드(160) 사이에는 오믹 콘택(ohmic contact)을 위해 금속 실리사이드막이 개재될 수 있다.
가변 저항 패턴들(173)은 셀 활성 영역(101)에 형성된 도전 라인들(105)과, 도전 라인들(105)을 가로지르는 배선 라인들(LBL)이 교차하는 지점들에 형성되어, 2차원적으로 배열될 수 있다. 이와 달리, 가변 저항 패턴들(173)은 라인 형태를 가질 수도 있으며, 라인 형태의 가변 저항 패턴들(173)은 도전 라인들(105)과 평행하거나 수직할 수 있다. 그리고 가변 저항 패턴들(173)은 하부 전극(171)을 통해 다이오드(160)와 연결되며, 상부 전극(175)을 통해 배선 라인(즉, 로컬 비트 라인(LBL))과 연결될 수 있다. 한편, 가변 저항 패턴들(173)은 콘택 플러그 또는 전극들 없이 배선 라인과 직접 연결될 수도 있다.
일 실시예에 따르면, 가변 저항 패턴(173)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 상변화 물질막으로 이루어질 수 있다. 예를 들어, 가변 저항 패턴(173)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 그리고, 상부 전극(175)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 상부 전극(175)은 하부 전극(171)과 동일한 물질로 형성될 수도 있다. 예를 들어, 상부 전극(175)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다.
이러한 상변화 물질로 이루어진 가변 저항 패턴(173)은, 하부 전극(171)을 통해 공급되는 전류에 의해 주울 열(Joule's heat)이 발생되어 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
제 3 층간 절연막(180)은 가변 저항 패턴들(173)을 덮을 수 있다. 셀 영역(10)의 제 3 층간 절연막(180)에는 가변 저항 패턴(173)과 접속되는 상부 전극(175)이 형성될 수 있으며, 코어 영역(20) 및 주변 회로 영역(PERI)의 제 3 층간 절연막(180)에는 배선 플러그들(미도시)이 형성될 수 있다. 일 실시예에 따르면, 상부 전극(175) 가변 저항 패턴(173) 상에 국소적으로 형성되는 콘택 플러그이거나, 도전 라인 일 수 있다.
또한, 제 3 층간 절연막(180) 상에는 층간 절연막들(190, 195)을 개재하여 적층된 배선 라인들(LBL, SWL, GBL, MWL, ICL)이 배치될 수 있다. 구체적으로, 셀 영역(10)에 형성된 배선 라인들은 도 2 및 도 3을 참조하여 설명한 것처럼, 로컬 비트 라인들(LBL), 서브 워드 라인들(SWL), 글로벌 비트 라인들(GBL), 및 메인 워드 라인들(MWL)일 수 있다. 코어 영역(20) 및 주변 회로 영역(PERI)에는 연결 배선들(ICL)이 배치된다.
이와 같은 셀 영역(10)에 형성된 배선 라인들은 (LBL, SWL, GBL, MWL)은 코어 영역(20)으로 연장될 수 있으며, 로컬 비트 라인들(LBL)은 코어 영역(20)에 형성된 셀 구동 트랜지스터들에 의해 글로벌 비트 라인(GBL)과 선택적으로 연결될 수 있다. 또한, 서브 워드 라인들(SWL)은 코어 영역(20)에 형성된 셀 구동 트랜지스터들에 의해 메인 워드 라인들(MWL)과 선택적으로 연결될 수 있다. 한편, 서브 워드 라인들(SWL)은 셀 스트랩핑의 콘택(미도시)을 통해 셀 활성 영역(101)에 불순물을 도핑하여 형성된 도전 라인(105)과 전기적으로 연결될 수 있다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 8을 참조하면, 셀 영역(10)과 코어 영역(20)을 포함하는 메모리 영역(MEM)과, 주변 회로 영역(PERI)을 포함하는 반도체 기판(100)을 준비한다. 예를 들어, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
이어서, 반도체 기판(100)을 패터닝하여 활성 영역들을 정의하는 분리 트렌치들(111)을 형성한다. 반도체 기판(100)에 분리 트렌치들(111) 및 핀 트렌치들(112)을 형성하는 것은, 반도체 기판(100) 상에 트렌치들(111, 112)을 형성하기 위한 마스크 패턴들(120)을 형성하는 것, 마스크 패턴들(120)을 이용하여 반도체 기판(100)을 이방성 식각하는 것을 포함한다. 여기서, 마스크 패턴들(120)은 반도체 기판(100) 상에 차례로 적층된 패드 산화막 패턴(121) 및 하드 마스크 패턴(123)으로 이루어질 수 있다. 또한, 이방성 식각 공정에 의해 분리 트렌치들(111) 및 핀 트렌치들(112)은 경사진 측벽을 가질 수 있다.
반도체 기판(100)에 분리 트렌치들(111)을 형성함에 따라 셀 영역(10)의 셀 활성 영역(101), 코어 영역(20)의 코어 활성 영역(102) 및 주변 회로 영역(PERI)에 주변 활성 영역(103)이 정의될 수 있다. 분리 트렌치들(111)에 의해 정의된 셀 활성 영역들(101)은 라인 형태를 가질 수 있으며, 코어 활성 영역들(102) 및 주변 활성 영역들(103)은 도 3 및 도 4에 도시된 것처럼 바 형태를 가질 수 있다. 또한, 일 실시예에서, 분리 트렌치(111)에 의해 정의되는 셀 활성 영역(101)의 폭은 코어 활성 영역(102)의 폭보다 작을 수 있다.
나아가, 코어 활성 영역(102) 내에 복수 개의 핀 트렌치들(112)이 형성될 수 있으며, 핀 트렌치들(112)은 활성 영역들을 정의하는 분리 트렌치들(111)과 동시에 형성될 수 있다. 구체적으로, 핀 트렌치들(112)은 바 형태를 가질 수 있으며, 핀 트렌치들(112)의 장축은 코어 활성 영역(102)의 장축과 평행하게 형성될 수 있다. 그리고, 분리 트렌치들(111) 및 핀 트렌치들(112)은 동시에 형성될 수 있으므로, 분리 트렌치들(111)과 핀 트렌치들(112)의 깊이가 실질적으로 동일할 수 있다. 나아가, 핀 트렌치들(112)의 폭은 도 4에 도시된 것처럼, 분리 트렌치(111)에 의해 정의되는 코어 활성 영역(102)의 폭보다 작을 수 있다. 예를 들어, 핀 트렌치들(112)의 폭은 코어 활성 영역(102)의 폭의 약 1/2 내지 1/240일 수 있다.
도 9를 참조하면, 분리 트렌치들(111) 및 핀 트렌치들(112)을 채우는 소자 분리막들(110)을 형성한다.
일 실시예에 따르면, 소자 분리막들(110)을 형성하기 전에 분리 트렌치들(111) 및 핀 트렌치들(112)을 형성하기 위한 마스크 패턴들(도 8의 120)을 제거하는 공정이 수행될 수 있다. 이후, 소자 분리막들(110)은 트렌치들(111, 112)이 형성된 반도체 기판(100) 전면에 매립 절연막을 증착하고, 반도체 기판(100)의 표면이 노출되도록 매립 절연막을 평탄화함으로써 형성될 수 있다. 여기서, 매립 절연막은 HDP(High Density Plasma) 산화막, BPSG(boron-phosphor silicate glass)막, USG(Undoped Silicate Glass)막, 또는 SOG(Spin On Glass)막으로 이루어질 수 있다. 한편, 트렌치들(111, 112)을 채우는 매립 절연막을 형성하기 전에, 매립 절연막의 부피 팽창에 의해 트렌치들(111, 112) 내벽에서 발생하는 스트레스를 완화시키기 위한 라이너막(미도시)이 트렌치의 표면에 컨포말하게 형성될 수도 있다.
다른 실시예에 따르면, 소자 분리막들(110)은 트렌치들(111, 112)이 형성된 반도체 기판(100) 전면에 매립 절연막을 증착하고, 마스크 패턴들(도 8의 121, 123)의 상면이 노출되도록 매립 절연막을 평탄화함으로써 형성될 수 있다. 이와 같이, 소자 분리막들(110)을 형성한 후 마스크 패턴들(도 8의 121, 123)을 제거하는 공정이 수행될 수 있다. 이에 따라 소자 분리막들(110)이 반도체 기판(100)의 상면 위로 돌출될 수도 있다.
도 10을 참조하면, 코어 영역(20)의 핀 트렌치들(112)에 채워진 소자 분리막들(110)을 선택적으로 제거하여 핀 트렌치들(112)을 노출시킨다.
구체적으로, 반도체 기판(100) 상에 핀 트렌치들(112) 내의 소자 분리막들(110)을 노출시키는 코어 마스크 패턴(125)을 형성하고, 습식 식각 공정을 수행하여 소자 분리막들(110)을 선택적으로 제거함으로써, 핀 트렌치들(112)의 표면이 노출될 수 있다. 여기서, 코어 마스크 패턴(125)은 코어 활성 영역(102)을 가로지르며, 핀 트렌치들(112) 내의 소자 분리막들(110)을 노출시키는 오프닝을 가질 수 있다. 그리고, 소자 분리막(110)이 실리콘 산화막으로 형성된 경우, SC-1(Standard Cleaning-1) 용액, LAL 용액 또는 HF 용액을 사용하여 소자 분리막들(110)을 습식 식각할 수 있다. 이와 같이, 핀 트렌치들(112)을 형성함에 따라, 코어 활성 영역(102) 내부에 복수의 돌출부들이 형성될 수 있다. 핀 트렌치들(112)을 형성한 후에는 코어 마스크 패턴들(125)을 제거하는 공정이 수행될 수 있다.
도 11을 참조하면, 핀 트렌치들(112)이 형성된 반도체 기판(100) 상에 게이트 절연막(131, 133)을 형성한다.
게이트 절연막(131, 133)은 열산화(thermal oxidation) 공정을 수행하여 형성될 수 있다. 이러한 열산화 공정은 트렌치의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다. 이와 달리, 게이트 절연막(131, 133)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 이와 같이 형성된 게이트 절연막(131, 133)은 셀 활성 영역(101), 코어 활성 영역(102) 및 주변 활성 영역(103)의 표면에 형성될 수 있다.
이어서, 게이트 절연막(131, 133) 상에 게이트 도전막을 형성하고, 게이트 도전막을 패터닝하여 코어 영역(20) 및 주변 회로 영역(PERI)에 게이트 전극들(141, 143)을 형성한다. 게이트 도전막은 코어 영역(20)에서 게이트 절연막(131)이 형성된 핀 트렌치들(112)을 채울 수 있다. 게이트 도전막은 화학 기상 증착(CVD) 및 원자층 증착(ALD) 방법 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 게이트 도전막은 도전성 폴리실리콘(polysilicon)막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다.
코어 영역(20) 및 주변 회로 영역(PERI)에 게이트 전극들(141, 143)을 형성한 후, 게이트 전극들(141, 143) 양측에 불순물을 이온주입하여 소오스/드레인 영역들(S/D)을 형성한다. 이에 따라, 코어 영역(20)의 셀 구동 트랜지스터들과 주변 회로 영역(PERI)의 주변 회로들이 형성될 수 있다.
또한, 셀 활성 영역(101)에 불순물을 도핑하여, 불순물층(105)을 형성한다. 소오스/드레인 영역들(S/D) 및 불순물층(105)은 반도체 기판(100)과 반대되는 도전형을 갖는 불순물을 도핑하여 형성될 수 있다. 예를 들어, 반도체 기판(100)이 p형인 경우, n형 불순물이 도핑될 수 잇다. 일 실시예에서, 셀 활성 영역(101) 형성된 불순물층은 소자 분리막(110)에 자기 정렬될 수 있다. 한편, 셀 활성 영역(101)에 불순물층(105)을 형성하는 대신 반도체 기판(100) 상에 도전성 물질을 증착하여 도전 라인들을 형성할 수도 있다.
도 12를 참조하면, 반도체 기판(100) 전면을 덮는 제 1 층간 절연막(150)을 형성한다. 즉, 제 1 층간 절연막(150)은 코어 영역(20)의 셀 구동 트랜지스터들과 주변 회로 영역(PERI)의 주변 회로들을 덮는다. 예를 들어, 제 1 층간 절연막(150)은 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 제 1 층간 절연막(150)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 그리고, 제 1 층간 절연막(150)을 증착한 후에는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 제 1 층간 절연막(150)의 상부를 평탄화할 수 있다.
이어서, 제 1 층간 절연막(150)을 패터닝하여, 셀 영역(10)의 불순물층(105)의 소정 영역들을 노출시키는 셀 홀들(151)을 형성한다. 여기서 셀 홀들(151)은 제 1 층간 절연막(150)에 매트릭스 형태로 배열될 수 있다.
각각의 셀 홀들(151) 내에 다이오드(160)들을 형성한다. 각각의 셀 홀들(151) 내에 형성되는 다이오드들(160)은 제 1 반도체층(161) 및 제 2 반도체층(163)으로 이루어진다. 제 1 반도체층(161)은 셀 활성 영역(101) 내의 불순물층(105)과 동일한 도전형을 갖는 불순물이 도핑되며, 제 2 반도체층(163)은 제 1 반도체층(161)과 반대의 도전형을 갖는 불순물이 도핑될 수 있다. 보다 상세하게, 다이오드들(160)을 형성하는 것은, 제 1 층간 절연막(150)에 셀 홀들(151)을 형성한 후에, 셀 홀들(151)을 채우는 에피택셜층을 형성하는 것을 포함할 수 있다. 에피택셜층은 셀 홀들(151)에 의해 노출된 불순물층(105)을 씨드(seed)로 이용한 선택적 에피택셜 성장(SEG: selective epitaxial growth) 기술을 사용하여 형성될 수 있다. 이후, 셀 홀들(151)을 채우는 에피택셜층의 하부에 n형 불순물을 주입하여 제 1 반도체층(161)이 형성될 수 있으며, 에피택셜층의 상부 즉, 제 1 반도체층(161) 상에 p형 불순물을 주입하여 제 2 반도체층(163)이 형성될 수 있다. 이와 달리, 선택적 에피택시얼 성장 공정 동안, n형 및 p형 불순물을 순차적으로 인시츄(insitu)로 도핑하여, 다이오드(160)의 제 1 및 제 2 반도체층들(161, 163)을 형성할 수도 있다. 이와 같이 셀 홀들(151) 내에 형성된 제 1 및 제 2 반도체층들(122, 124)은 PN 접합을 이루어 PN 접합 다이오드를 형성할 수 있다.
이어서, 도 13을 참조하면, 다이오드들(160)을 포함하는 제 1 층간 절연막(150) 상에 제 2 층간 절연막(170)을 형성하고, 제 2 층간 절연막(170) 내에 각각의 다이오드들(160)과 연결되는 하부 전극들(171)을 형성한다.
하부 전극들(171)을 형성하는 것은, 제 2 층간 절연막(170)을 패터닝하여 하부 전극용 홀들을 형성하고, 내부에 도전 물질을 충진시키는 것을 포함한다. 그리고, 하부 전극(171)은 원형, 링형, 또는 호형의 단면을 가질 수 있다. 하부 전극(171)은, 예를 들어, Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSiX, NiSiX, 도전성 탄소군(conductive carbon group), Cu, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나로 형성될 수 있다.
이어서, 각각의 하부 전극들(171) 상에 가변 저항 패턴(173)을 형성한다. 일 실시예에서, 가변 저항 패턴은 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질로 형성될 수 있다. 예를 들어, 가변 저항 패턴은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 여기서, 가변 저항 패턴은 물리화학기상 증착(PVD: Physical Vapor Deposition) 또는 화학기상증착(CVD: Chemical Vapor Deposition) 방법을 통해 상변화 물질막을 증착하고 패터닝하여 형성될 수 있다. 한편, 가변 저항 패턴을 형성하기 위한 패터닝 공정 전에 상변화 물질막 상에 캡핑 전극막이 형성될 수도 있으며, 차례로 적층된 상변화 물질막 및 캡핑 전극막을 패터닝하여 하부 전극(171) 상에 가변 저항 패턴(즉, 상변화 패턴; 173) 및 캡핑 전극이 형성될 수도 있다.
셀 영역(10)에 가변 저항 패턴들(173)을 형성한 후에, 반도체 기판(100) 전면에는 제 3 층간 절연막(180)이 형성될 수 있다. 이후, 셀 영역(10)의 제 3 층간 절연막(180)에는 가변 저항 패턴(173)과 접속되는 상부 전극(175)이 형성될 수 있으며, 코어 영역(20) 및 주변 회로 영역(PERI)의 제 3 층간 절연막(180)에는 배선 플러그들(미도시)이 형성될 수 있다. 상부 전극들(175) 및 배선 플러그들(미도시)은 하부 전극(171)과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 가변 저항 패턴들(173)과 연결되는 상부 전극(173)과 상부 전극(173)과 연결되며, 하부의 도전 라인(105)과 교차하는 로컬 비트 라인들(도 2 및 도 3의 LBL 참조)은 다마신 공정을 통해 형성될 수도 있다. 여기서, 상부 전극(173) 및 로컬 비트 라인들(도 2 및 도 3의 LBL 참조)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 상부 전극(173) 및 로컬 비트 라인들(도 2 및 도 3의 LBL 참조)은 하부 전극(171)과 동일한 물질로 형성될 수도 있다. 예를 들어, 상부 전극(173) 및 로컬 비트 라인들(도 2 및 도 3의 LBL 참조)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다.
또한, 제 3 층간 절연막(180) 상에는 도 5에 도시된 것처럼, 층간 절연막들(190, 195)을 개재하여 수직적으로 적층된 배선 라인들(SWL, GBL, MWL, ICL)이 형성될 수 있다. 배선 라인들(SWL, GBL, MWL, ICL)은 도 2 및 도 3을 참조하여 설명한 것처럼, 서브 워드 라인들(SWL), 글로벌 비트 라인들(GBL), 및 메인 워드 라인들(MWL)일 수 있다. 그리고, 셀 영역(10)에 형성된 배선 라인들(LBL, SWL, GBL, MWL, ICL)은 코어 영역(20)으로 연장될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 14를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 반도체 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
반도체 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 반도체 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역들과, 상기 셀 영역들 사이의 코어 영역을 포함하는 반도체 기판;
    상기 셀 영역들에 배치된 상변화 메모리 셀들; 및
    상기 코어 영역에 배치되며, 상기 상변화 메모리 셀들을 구동시키는 셀 구동 트랜지스터들을 포함하되,
    상기 셀 구동 트랜지스터들은,
    상기 반도체 기판 상의 게이트 전극;
    상기 게이트 전극 양측의 상기 반도체 기판 내의 불순물 영역들; 및
    상기 게이트 전극과 상기 반도체 기판 사이의 게이트 절연막을 포함하는 셀 구동 트렌지스터들을 포함하되,
    상기 불순물 영역들 사이의 상기 반도체 기판은 복수 개의 트렌치들을 가지며, 상기 게이트 절연막 및 상기 게이트 전극은 상기 핀 트렌치들을 덮는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 코어 영역의 상기 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리막을 더 포함하되,
    상기 활성 영역 및 상기 핀 트렌치들은 장축 및 단축을 갖는 바 형태를 갖되, 상기 활성 영역의 장축과, 상기 핀 트렌치들의 장축이 실질적으로 평행한 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 소자 분리막의 바닥면 간의 수직적 거리는, 상기 반도체 기판의 상면으로부터 상기 핀 트렌치들의 바닥면 간의 수직적 거리와 실질적으로 동일한 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 핀 트렌치들 각각의 폭은, 상기 활성 영역의 폭의 1/2 내지 1/140인 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 핀 트렌치들은 상기 활성 영역 내부에 적어도 2개 이상 형성된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 상기 트렌치들을 가로지르며, 상기 트렌치의 길이는 상기 게이트 전극의 폭보다 작은 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 반도체 기판 내에 형성되어, 상기 셀 영역의 제 1 활성 영역과, 상기 코어 영역의 제 2 활성 영역을 정의하는 소자 분리막을 더 포함하되,
    상기 반도체 기판의 상면으로부터 상기 소자 분리막의 바닥면 간의 수직적 거리는, 상기 반도체 기판의 상면으로부터 상기 핀 트렌치들의 바닥면 간의 수직적 거리와 실질적으로 동일한 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 상기 셀 영역과 상기 코어 영역 주변에 배치되며, 주변 회로들이 형성된 주변 회로 영역을 더 포함하되,
    상기 셀 영역 및 상기 주변 회로 영역의 상기 반도체 기판은 평탄한 상면을 가지며, 상기 코어 영역의 상기 반도체 기판은 상기 핀 트렌치들을 갖는 반도체 메모리 장치.
  9. 셀 영역과, 상기 셀 영역 주변의 코어 영역을 포함하는 반도체 기판을 준비하는 것;
    상기 반도체 기판을 패터닝하여, 상기 셀 영역의 제 1 활성 영역과 상기 코어 영역의 제 2 활성 영역을 정의하는 분리 트렌치와, 상기 제 2 활성 영역 내에 복수 개의 핀 트렌치들을 형성하는 것;
    상기 분리 트렌치 내에 소자 분리막을 형성하는 것;
    상기 핀 트렌치들의 표면을 컨포말하게 덮는 게이트 절연막을 형성하는 것; 및
    상기 제 2 활성 영역을 가로지르며, 상기 게이트 절연막이 형성된 상기 핀 트렌치들을 덮는 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 상변화 메모리 셀은,
    상기 셀 영역의 상기 반도체 기판의 평탄한 상면에 형성된 워드 라인;
    상기 워드 라인과 연결된 다이오드;
    상기 다이오드와 연결된 상변화 패턴; 및
    상기 워드 라인을 가로지르며, 상기 상변화 패턴과 연결된 비트 라인을 포함하는 반도체 메모리 장치.
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