KR101394263B1 - 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 비휘발성 기억 소자와 그 형성방법을 제공한다. 이 소자는 반도체 기판 상에 형성된 하부 전극, 하부 전극 상에 형성된 상변화 물질 패턴, 상변화 물질 패턴 상에 형성된 접착 패턴, 및 접착 패턴 상에 형성된 상부 전극을 포함하되, 접착 패턴은 질소를 포함하는 도전체이다.
상변화 물질, 비휘발성 기억 소자, 금속 질화막, 조성비

Description

비휘발성 기억 소자 및 그 형성 방법{A NONVOLATILE MEMORY DEVICE AND FORMIGN METHOD OF FORMING THE SAME}
본 발명은 반도체 기억 소자에 관한 것으로, 구체적으로 상변화를 이용하는비휘발성 기억 소자에 관한 것이다.
본 발명은 반도체 기억 소자에 대한 것으로, 더 구체적으로, 상변화 메모리 에 관한 것이다.
비휘발성 기억소자는 전원 공급이 중단된 상태에도 저장된 정보가 소멸하지 않고 유지되는 반도체 장치이다. 비휘발성 기억소자인 상변화 랜덤 억세스 메모리(Phase-change Random Access Memory, PRAM)는 상변화 물질 패턴의 저항 상태에 따라 정보를 저장할 수 있다. PRAM은 이진정보를 기억하는 메모리 셀은 스위치 소자, 하부전극, 상변화 물질 패턴 및 상부전극으로 구성된다. 상기 스위치 소자는 반도체 기판 상에 형성되며, 하부전극, 상변화 물질 패턴, 상부전극은 상기 스위치 소자 상에 형성된다. 상기 상변화 물질 패턴은 찰코제나이드(chalcogenide) 물질로 GST(GeSeTe) 계열이 사용된다. 상기 하부전극은 상변화 물질 패턴을 가열하기 위하여 사용된다. 상기 하부전극에 의하여 상기 상변화 물질 패턴을 가열하는 정도에 따라 상기 상변화 물질 패턴의 일부 또는 전부가 결정상태에서 비정질 상태, 또는 비정질 상태에서 결정 상태로 상변화함에 따라 상기 상변화 물질 패턴의 저항값이 변한다. 구체적으로, PRAM은 이진정보를 저장하기 위하여 셋 펄스와 리셋 펄스를 인가한다. 상기 셋 펄스는 상기 상변화 물질 패턴을 결정 상태로 만들기 위한 것으로 결정화하는데 필요한 이상의 온도를 하부 전극을 통하여 통상 수 나노초 (nsec)정도 가해준다. 상기 리셋 펄스는 상기 상변화 물질 패턴을 비정질 상태로 만들기 위한 것으로 비정질화하는데 필요한 이상의 온도를 하부 전극을 통하여 통상 수십 나노초 (nsec)정도 가해준다. 통상적으로, 상기 리셋 펄스에 의한 상기 상변화 물질 패턴의 온도는 상기 셋 펄스에 의한 상기 상변화 물질 패턴의 온도보다 높다. 따라서, 상기 셋 펄스의 인가시 상기 상변화 물질 패턴에 흐르는 셋 전류는 리셋 펄스의 인가시 상기 상변화 물질 패턴에 흐르는 리셋 전류보다 작다. 상기 상변화 물질 패턴의 저항 상태에 따라 이진정보를 저장하고 판독할 수 있다. 상기 비정질 상태는 상기 결정 상태에 비하여 높은 비저항을 갖는다. 상기 결정 상태는 셋 상태로 불리우고, 상기 비정질 상태는 리셋 상태로 불린다. 판독 동작시에, 상기 결정 상태 또는 셋 상태에서 상기 상변화 물질 패턴의 저항(이하 셋 저항)이 작아야 빠른 동작 속도를 유지할 수 있다. 한편, 저장 동작시, 상기 상변화 물질 패턴을 비결정 상태 또는 리셋 상태로 변환하기 위한 리셋 전류가 작아야 빠른 저장 동작이 가능하다.
PRAM에 사용되는 상기 상변화 물질 패턴의 물질은 주로 GST 계열의 물질이 사용되고, 상기 상전층이층에 전압이 인가되면 부성저항 특성(negative registance characteristics)을 보이고 상기 상변화 물질 패턴의 저항은 급격히 감소한다. PRAM은 이진정보를 저장하는 기억 장치로서 이진 정보의 상태에 따른 저항의 비율이 커서 이진정보를 판별하기 용이하고 고전압을 인가할 필요가 없이 다른 기억 장치에 비하여 유리하다. 다만, 빠른 기억 동작을 위하여, 리셋 전류의 감소가 필요하고, 빠른 판독 동작을 위하여 셋 저항의 감소가 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는 리셋 전류를 감소시킨 상변화 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 일 기술적 과제는 리셋 전류를 감소시킨 상변화 메모리 장치의 형성 방법을 제공하는 것이다.
본 발명에 따른 비휘발성 기억 소자는 반도체 기판 상에 형성된 하부 전극,상기 하부 전극 상에 형성된 상변화 물질 패턴, 상기 상변화 물질 패턴 상에 형성된 접착 패턴, 및 상기 접착 패턴 상에 형성된 상부 전극을 포함하되, 상기 접착 패턴은 질소를 포함하는 도전체이다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴 및 상기 상부 전극은 금속질화막 또는 금속산화질화막을 포함하되, 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 접착 패턴과 상기 상부 전극에서 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 금속 및 질소를 포함하는 금속 질화막을 포함하고, 상기 금속과 상기 질소의 조성비는 1:0. 95 내지 1: 1.03 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극은 금속, 금속 질화막, 금속 산화질화막 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상변화 물질 패턴은 Ge-Sb-Te, Sb-Te,As-Sb-Te, Sb-Se 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상변화 물질 패턴은 적어도 하나의 Metal을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은 금속 질화물, 금속, 금속 산화질화물, 실리사이드, 도전성 카본 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따른 비휘발성 기억 소자의 형성 방법은 반도체 기판 상에 형성된 하부 전극을 형성하는 단계, 상기 하부 전극 상에 형성된 상변화 물질 패턴을 형성하는 단계, 상기 정보 저장층 상에 형성된 접착 패턴을 형성하는 단계, 및 상기 접착 패턴 상에 형성된 상부 전극을 형성하는 단계를 포함하되, 상기 접착 패턴은 질소를 포함하는 도전체로 형성된다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴을 형성하는 단계 및 상기 상부 전극을 형성하는 단계는 금속 질화막 또는 금속 산화질화막으로 형성되되, 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 접착 패턴과 상기 상부 전극에서 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴 및 상기 상부 전극을 형성하는 단계는 금속 타겟에 아르곤 및 질소 플라즈마를 이용하여 형성하되, 상기 아르곤과 질소의 분압에 따른 제네릭 커브(generic curve)에서 금속질화막은 히스테리시스 영역에서 상기 접착 패턴이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 금속 및 질소를 포함하는 금속 질화막이고, 상기 금속과 상기 질소의 조성비는 1:0. 95 내지 1: 1.03 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극은 금속, 금속 질화막, 금속 산화질화막 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상변화 물질 패턴은 Ge-Sb-Te, Sb-Te,As-Sb-Te, Sb-Se 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상변화 물질 패턴은 적어도 하나의 Metal층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은 금속 질화물, 금속, 금속 산화질화물, 실리사이드, 도전성 카본 중에서 적어도 하나를 포함할 수 있다.
본 발명에 의하면, 상변화 물질 패턴과 전극 사이에 금속 질화막의 조성비를 조절하여 리셋 전류가 현저히 감소시킨 상변화 메모리를 구현할 수 있다.
PRAM에서 리셋 전류를 감소시키 위하여, 첫째 하부 전극의 콘택의 구경을 감소시키는 방법, 상변화 물질 패턴 및 상부 전극 사이의 배치된 접착 패턴의 성능을 향상시키는 방법, 및 상변화 물질 패턴의 특성을 향상시키는 방법이 있다. 본 발명은 PRAM에서 접착 패턴으로 사용되는 물질을 개선하여 상기 리셋 전류를 감소시키는 것을 제공한다. 구체적으로, 상부 전극과 상기 접착 패턴은 금속 및 질소를 포 함하는 물질이다. 상기 상부 전극과 상기 접착 패턴의 조성비를 달리하여, 상술한 접착 패턴의 요구 조건 및 상술한 상부 전극의 요구조건을 모두 만족할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 기억 소자는 반도체 기판(100) 상에 하부 절연막(112)이 배치된다. 상기 하부 절연막(112)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 절연막(112)을 관통하는 제1 콘택홀(110a) 내에 하부 전극(110)이 배치된다. 상기 하부 전극(110) 상에 상변화 물질 패턴(120) 및 상부 전극(140)이 차례로 적층된다. 상기 상변화 물질 패턴(120) 및 상부 전극(140)은 정렬된 측벽을 가진다. 상기 상변화 물질 패턴(120)과 상기 상부 전극(140) 사이에 접착 패턴(130)이 배치된다. 상기 접착 패턴(130)은 상기 상부 전극(140)과 상기 상변화 물질 패턴(120)의 접착 특성을 향상시킨다. 상기 하부전 극(110)은 상기 상변화 물질 패턴(120)의 하부면의 소정의 영역과 접촉한다. 상기 하부전극(110)의 하부면은 상기 반도체 기판(100)에 형성된 트렌지스터의 소오스/드레인에 전기적으로 접속할 수 있다. 상기 하부 전극(110)은 온도에 비례하여 비저항이 증가하는 갖는 물질로 상기 상변화 물질 패턴(120)과 접촉하는 영역을 가열할 수 있다. 상기 상부 전극(140)은 비트라인 콘택 플러그(150)를 통하여 비트라인(160)과 연결될 수 있다. 상기 하부 절연막(112)과 상기 비트라인(160) 사이에는 상부 절연막(122)이 배치될 수 있다.
상기 상부 전극(140)과 상기 상변화 물질 패턴(120)의 접착력을 증가시키기 위하여 통상적으로 상기 접착 패턴(130)은 타이타늄이 사용된다. 상기 타이타늄은 후속 열공정에서 상기 상변화 물질 패턴(120)으로 확산할 할 수 있다. 이 경우, 상기 상변화 물질 패턴(120)의 리셋 전류는 증가할 수 있다. 한편, 상기 타이타늄의 두께를 감소하거나 상기 타이타늄을 제거하면, 상기 상변화 물질 패턴(120)과 상기 상부전극(140) 사이의 계면의 접착력이 감소하여 리프팅(lifting)이 발생하거나 또는 상기 상변화 물질 패턴(120)과 상기 상부전극(140) 사이의 기생저항에 의하여 리셋 전류가 증가할 수 있다. 이를 극복하기 위하여 새로운 접착 패턴으로 사용될 재료가 필요하다. 상기 접착 패턴(130) 및 상기 상부전극(140)의 저항이 작을수록 셋(set) 저항을 감소시킬 수 있어, 판독 동작의 속도가 증가할 수 있다. 상기 셋 저항을 감소시키기 위하여 상기 접착 패턴(130) 및 상부 전극(140)의 비저항이 감소될 필요가 있다. 이를 위하여, 상기 접착 패턴(130)은 질소를 포함하는 도전체일 수 있다. 구체적으로, 상기 접착 패턴(130) 및 상기 상부 전극(140)은 금속 질화막 또는 금속 산화질화막일 수 있다. 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 접착 패턴(130)과 상기 상부 전극(140)에서 다를 수 있다. 이에 따라, PRAM의 리셋 전류는 종래보다 50%이상 감소하였다. 예를 들면, 상기 접착 패턴(130)은 금속 및 질소를 포함하는 금속 질화막을 포함할 수 있다. 상기 금속과 상기 질소의 조성비는 1:0.95 내지 1: 1.03 일 수 있다. 상기 접착 패턴(130)의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함할 수 있다.
상기 상부 전극(140)은 금속, 금속 질화막, 금속 산화질화막 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상기 상부 전극(140)은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다.
상기 상변화 물질 패턴(120)은 Ge-Sb-Te, Sb-Te, As-Sb-Te, Sb-Se 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상기 상변화 물질 패턴(140)은 Ge2Sb2Te5일 수 있다. As-Sb-Te-금속 화합물, As-Ge-Sb-Te-금속 화합물, 금속-Sb-Te-금속 화합물, 5A족 원소-Sb-Te-금속 화합물, 6A족 원소-Sb-Te-금속 화합물, 5A족 원소-Sb-Se-금속 화합물, 6A족 원소-Sb-Se-금속 화합물 중에서 적어도 하나를 포함할 수 있다. 상기 화합물들의 조성비는 다양하게 변할 수 있다. 구체적으로 상기 5A원소는 N(질소),P(인)일 수 있고, 상기 6A원소는 O(산소), S(황)일 수 있다.
상기 하부 전극(110)은 상기 상변화 물질 패턴(120)을 가열하는 수단일 수 있다. 상기 하부 전극(110)은 판독 동작시에는 낮은 비저항을 가지고, 기록 동작시에는 높은 비저항을 가질 수 있다. 즉, 상기 하부 전극(110)은 온도에 따라 비저항이 급격히 증가할 수 있다. 상기 하부 전극(110)은 금속 질화물, 금속, 금속 산화질화물, 실리사이드, 도전성 카본 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상기 하부 전극(110)은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다. 상기 하부 전극(110)의 직경은 상기 상변화 물질 패턴(130)의 직경 보다 작을 수 있다. 상기 하부 전극(130)의 직경의 감소는 저항의 단면적을 감소시키어 저항값을 증가시킨다. 따라서, 상기 저항값이 큰 경우, 낮은 파워로도 많은 높은 온도를 올릴 수 있다. 즉, 리셋 전류의 값을 감소시키는 기능을 수행할 수 있다.
상기 반도체 기판(100)은 하부 구조물(미도시)을 포함할 수 있다. 상기 하부 구조물은 다이오드 또는 트렌지스터일 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 게리마늄 기판, SOI 기판 중에서 적어도 하나를 포함할 수 있다.
상기 하부 절연막(112) 및 상기 상부 절연막(122)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다. 상기 하부 절연막(112)을 불순물을 포함할 수 있다. 상기 하부 절연막(112)은 화학 기상 증착법, 스핀 코딩, 플라즈마 화학 기상 증착법 중에 적어도 하나의 방법으로 형성될 수 있다. 상기 하부 절연막(112) 및/또는 상기 상부 절연막(122)의 상부면은 평탄화될 수 있다. 상기 하부 절연막(112) 및 상기 상부 절연막(122)은 복층 구조를 가질 수 있다. 따라서, 각각의 층의 물질은 다를 수 있다.
도 2는 본 발명에 일 실시예에 따른 접착 패턴을 형성하는 스퍼터 장치에서 제네릭 커브(generic curve)를 나타내는 도면이다. 도 2를 참조하면, 상기 스퍼터 장치의 타켓은 타이타늄(Ti)이고, 총 유량(total gas flow rate)은 고정하고 아르곤(Ar) 및 질소(N2)의 비율에 따른 상기 스퍼터링 장치의 압력의 변화를 나타낸다. 상기 스퍼터 장치의 펌핑 스피드는 일정할 수 있다. 이 경우, 질소의 분압을 증가시키면, 타이타늄과 질소가 결합하여 TiN를 형성하는 양이 증가하므로, 상기 스퍼터링 장치의 압력이 감소함을 알 수 있다. 도 2를 참조하면, 질소(N2)의 분압을 증가하면서 측정한 압력과 질소의 분압을 감소하면서 측정한 압력이 차이 나는 영역이 존재함을 수 있다. 이 영역을 히스테리시스 영역이라고 정의하자. 상기 질소의 분압이 낮은 곳에서 압력이 분리되는 지점은 제1 지점(A1)이다. 그리고 상기 질소의 분압 높은 곳에서 압력이 분리되는 지점은 제2 지점(A2)이다. 즉, 질소의 분압이 A1 미만인 경우, 상기 반도체 기판(100) 상에 증착되는 물질은 Ti가 풍부한 TiN 일 수 있다. 한편, 질소의 분압이 A2 초과인 경우, 상기 반도체 기판 상에 증착되는 물질은 N이 풍부한 TiN일 수 있다. 상기 질소의 분압이 A1인 경우, 상기 반도체 기판 상에 증착되는 물질은 TiNx이고, 상기 질소의 분압이 A2인 경우 상기 반도체 기판 상에 증착되는 물질은 TiNy일 수 있다. 질소의 분압이 A1 내지 A2 인 경우 상기 기판에 증착되는 물질은 TiNz일 수 있다. 여기서, x는 y보다 작을 수 있다. 또한, z는 x 내지 y일 수 있다.
타이타늄(Ti)만으로 상기 접착 패턴(130)을 형성하면, 상기 접착 패턴(130) 형성 후에 수행되는 열처리 공정에서 상기 접착 패턴이 일어나는 리프팅이 발생할 수 있다. 그러나, 상기 A2 지점에서 형성된 TiNy을 상기 접착 패턴으로 형성하는 경우, 상술한 리프팅 문제를 극복할 수 있었다. 또한 상기 TiNy는 상기 상변화 물질 패턴(130)으로 Ti가 확산하는 현상이 현저히 감소함을 알 수 있었다. 이에 따라, 상기 PRAM의 리셋 전류가 현저히 감소함을 알 수 있었다. 또한, 상기 TiNy의 비저항은 N가 풍부한 통상의 TiN의 비저항보다 작아 셋 저항을 감소시킬 수 있다. 이에 더불어, 상기 상부 전극(140)으로 N가 풍부한 통상의 TiN을 사용하는 경우, 하나의 장비에서 연속적인 공정이 진행할 수 있어 공정을 단순화할 수 있다. 상기 상부 전극으로 N가 풍부한 통상의 TiN은 A2 지점 초과 영역에서 형성된 물질일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 접착 패턴(130)은 상기 히스테리시스 영역에서 형성된 TiNz일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 접착 패턴(130)은 상기 TiNy로 형성하고, 상기 상부 전극(140)은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 접착 패턴(130)은 다른 금속 질화막 또는 금속 산화질화막을 포함할 수 있다. 또한, 상기 접착 패턴(130) 상에 형성되는 상부 전극(140)은 조성이 다른 금속 질화막 또는 금속 산화질화막을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 접착 패턴을 사용한 경우 리셋 전류의 분포를 나타내는 그래프이다. 도 3을 참조하면, 종래의 기술에 비하여 50 % 정도의 리셋 전류의 감소를 나타낸다. x축은 리셋 전류를 나타내고, y축은 분포를 나타낸다. 1차 상변화와 2차 상변화에 따라 리셋 전류가 다를 수 있다. 본 발명에 따르면, 2차 상변화의 경우, 리셋 전류는 종래에 비하여 대략 50% 정도의 리셋 전류의 감소를 보였다. 이 경우, 상기 접착 패턴(130)은 A2영역에서 형성된 TiNy를 사용하였다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 1과 중복되는 설명은 생략한다. 도 4를 참조하면, 본 발명의 실시예들에 따른 비휘발성 기억 소자는 반도체 기판(100) 상에 하부 절연막(112)이 배치된다. 상기 하부 절연막(112)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 절연막(112) 상에 상변화 물질 패턴(120) 및 상부 전극(140)이 차례로 적층된다. 상기 상변화 물질 패턴(120) 및 상부 전극(140)은 정렬된 측벽을 가진다. 상기 상변화 물질 패턴(120)과 상기 상부 전극(140) 사이에 접착 패턴(130)이 배치된다. 상기 접착 패턴(130)은 상기 상부 전극(140)과 상기 상변화 물질 패턴(120)의 접착 특성을 향상시킨다. 상기 하부 절연막(112)을 관통하는 제1 콘택홀(110a) 내에 하부 전극(110)이 배치된다. 상기 하부전극(110)은 상기 상변화 물질 패턴(120)의 하부면의 소정의 영역과 접촉한다. 상기 하부전극(110)의 하부면은 상기 반도체 기판(100)에 형성된 트렌지스터의 소오스/드레인에 전기적으로 접속할 수 있다. 상기 하부 전극(110)은 온도에 비례하여 비저항이 증가하는 갖는 물질로 상기 상변화 물질 패턴(120)과 접촉하는 영역을 가열할 수 있다. 상기 상부 전극(140)은 비트라인 콘택 플러그(150)를 통하여 비트라인(160)과 연결될 수 있다. 상기 하부 절연막(112)과 상기 비트라인(160) 사이에는 상부 절연막(122)이 배치될 수 있다. 상기 상변화 물질 패턴(120), 상기 접착 패턴(130), 및 상기 상부 전극(140)의 측면에는 보호막(132)이 배치될 수 있다. 상기 보호막(132)은 상기 상부 전극(140)의 상부면으로 연장될 수 있다. 상기 비트라인 콘택 플러그(150)는 상기 보호막(132)을 관통하여 상기 상부전극(140)과 접촉할 수 있다. 상기 보호막(132)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 5를 참조하면, 본 발명의 실시예들에 따른 비휘발성 기억 소자는 반도체 기판(100) 상에 하부 절연막(112)이 배치된다. 상기 하부 절연막(112)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 절연막(112) 상에 상변화 물질 패턴(120), 하부 접착 패턴(132),상부 전극(140), 및 상부 접착 패턴(134)이 차례로 적층된다. 상기 상변화 물질 패턴(120), 상기 하부 접착 패턴(132), 상기 상부 전극(140), 및 상기 상부 접착 패턴(134)은 정렬된 측벽을 가질 수 있다. 상기 하부 접착 패턴(130)은 상기 상부 전극(140)과 상기 상변화 물질 패턴(120)의 접착 특성을 향상시킬 수 있다. 상기 상부 접착 패턴(134)과 상기 하부 접착 패턴(132)은 같은 물질로 형성될 수 있다. 상기 하부 절연막(112)을 관통하는 제1 콘택홀(110a) 내에 하부 전극(110)이 배치된다. 상기 하부전극(110)은 상기 상변화 물질 패턴(120)의 하부면의 소정의 영역과 접촉한다. 상기 하부전극(110)의 하부면은 상기 반도체 기 판에 형성된 트렌지스터의 소오스/드레인에 전기적으로 접속할 수 있다. 상기 하부 전극(110)은 온도에 비례하여 비저항이 증가하는 갖는 물질로 상기 상변화 물질 패턴(120)과 접촉하는 영역을 가열할 수 있다. 상기 상부 접착 패턴(136)은 비트라인 콘택 플러그(150)를 통하여 비트라인(160)과 연결될 수 있다. 상기 하부 절연막(112)과 상기 비트라인(160) 사이에는 상부 절연막(122)이 배치될 수 있다. 상기 상변화 물질 패턴(120), 상기 하부 접착 패턴(134), 상기 상부 전극(140), 및 상기 상부 접착 패턴(136)의 측면에는 보호막(132)이 배치될 수 있다. 상기 보호막(132)은 상기 상부 접착 패턴(136)의 상부면으로 연장될 수 있다. 상기 비트라인 콘택 플러그(150)는 상기 상부 절연막(122) 및 상기 보호막(132)을 관통하여 상기 상부 접착 패턴(136)과 접촉할 수 있다. 상기 보호막(132)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
상기 하부 접착 패턴(134)은 질소를 포함하는 도전체일 수 있다. 구체적으로, 도 2에서 설명한 A2 영역에서 형성된 TiNy일 수 있다. 상기 하부 접착 패턴 및 상기 상부 전극(140)은 금속 질화막 또는 금속 산화질화막이되, 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 하부 접착 패턴과 상기 상부 전극에서 다를 수 있다. 상기 하부 접착 패턴(134)은 금속 및 질소를 포함하는 금속 질화막을 포함하고, 상기 금속과 상기 질소의 조성비는 1:0. 95 내지 1: 1.03 일 수 있다. 상기 하부 접착 패턴의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함할 수 있다. 상기 상부 접착 패턴(136)은 상기 하부 접착 패턴(134)과 같은 물질로 형성할 수 있다.
도 6는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 6을 참조하면, 본 발명의 실시예들에 따른 비휘발성 기억 소자는 반도체 기판(200) 상에 하부 절연막(212)이 배치된다. 상기 하부 절연막(212)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 절연막(212) 상에 상변화 물질 패턴(220) 및 상부 전극(240)이 차례로 적층된다. 상기 상변화 물질 패턴(220) 및 상부 전극(240)은 정렬된 측벽을 가질 수 있다. 상기 상변화 물질 패턴(220)과 상기 상부 전극(240) 사이에 접착 패턴(230)이 배치된다. 상기 접착 패턴(230)은 상기 상부 전극(240)과 상기 상변화 물질 패턴(220)의 접착 특성을 향상시킨다. 상기 하부 절연막(212)을 관통하는 제1 콘택홀(210a) 내에 하부 전극(210)이 배치된다. 상기 하부전극(210)은 상기 상변화 물질 패턴(220)의 하부면의 소정의 영역과 접촉한다. 상기 하부전극(210)의 하부면은 상기 반도체 기판에 형성된 트렌지스터의 소오스/드레인에 전기적으로 접속할 수 있다. 상기 하부 전극(210)은 온도에 비례하여 비저항이 증가하는 갖는 물질로 상기 상변화 물질 패턴(220)과 접촉하는 영역을 가열할 수 있다. 상기 상부 전극(240)은 비트라인(260)과 직접 접촉하여 연결될 수 있다. 상기 하부 절연막(212)과 상기 비트라인(260) 사이에는 상부 절연막(222)이 배치될 수 있다. 상기 상변화 물질 패턴, 상기 접착층, 및 상기 상부 전극의 측면에는 보호막(232)이 형성될 수 있다. 상기 보호막은 실리콘질화막일 수 있다.
도 7은 본 발명의 일 실시예에 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 셀 어레이를 나타내는 블록도이다. 도 7을 참조하면, 본 발명에 따른 비휘발성 기억 소자는 메모리 셀 어레이 영역(CA) 및 주변회로 영역(PA)를 구비한 다. 상기 메모리 셀 어레이 영역(CA)에서 복수의 워드라인들은 x축 방향으로 진행하고, 복수의 비트라인들은 상기 x축 방향에 교차하는 y축 방향으로 진행한다. 상기 워드라인(WL)과 비트라인(BL)이 교차하는 영역에 메모리 셀이 배치된다. 상기 주변회로 영역(PA)에 X-디코더 및 Y-디코더가 배치된다. 상기 복수의 워드라인들은 상기 X 디코더에 연결될 수 있고, 상기 복수의 비트라인들은 상기 Y-디코더에 연결될 수 있다. 상기 X-디코더는 특정한 워드라인(WL)을 선택할 수 있고, 상기 Y-디코더는 특정한 비트라인(BL)을 선택할 수 있다. 상기 메모리 셀은 상변화 저항체(Rp)와 상기 상변화 저항체(Rp)에 전기적으로 접속된 스위칭 소자(TA)를 포함할 수 있다. 상기 스위칭 소자는 모스(MOS) 트렌지스터일 수 있다. 상기 메모리 셀은 하부 전극, 상변화 물질 패턴, 접착층, 상부 전극을 포함할 수 있다. 상기 상변화 물질 패턴에 열을 인가하기 위한 하부 전극은 상기 상변화 물질 패턴과 상기 스위칭 소자 사이에 배치될 수 있다. 상기 변화 저항체는 상기 비트라인에 전기적으로 접속할 수 있다. 상기 스위칭 소자는 게이트 전극, 소오스, 및 드레인을 포함할 수 있다. 상기 게이트 전극은 상기 워드라인에 접속되고, 상기 드레인은 상기 상변화 저항체(Rp)에 접속되고, 상기 소오스는 상기 공통 소오스 라인(CLS)에 접속될 수 있다.
선택된 메모리 셀에 데이터를 저장하기 위하여, 상기 선택된 메모리 셀의 스위칭 소자를 터온시키고, 상기 선택된 메모리 셀에 연결된 비트라인(BL)을 통하여 기록 전류를 인가할 수 있다. 상기 기록 전류는 리셋 전류 또는 셋 전류일 수 있다. 이에 따라, 상기 선택된 메모리 셀의 상기 상변화 물질 패턴의 저항 상태는 변할 수 있다. 판독 동작을 위하여, 상기 선택된 메모리 셀의 스위칭 소자를 터온시키고, 상기 선택된 메모리 셀에 연결된 비트라인에 읽기 전압을 인가할 수 있다. 이에 따라, 상기 상변화 물질 패턴에 흐르는 전류를 감지하여, 상기 상변화 물질 패턴에 저장된 정보를 판단할 수 있다.
도 8는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 셀 어레이를 나타내는 레이아웃이다. 도 9는 도 8의 I-I' 에 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 반도체 기판(300) 상에 소자 분리막(301)을 형성하여 활성영역(302)을 정의한다. 상기 활성 영역(302)은 스위칭 소자가 배치되는 영역을 포함한다. 상기 활성영역(302)은 평면도 상에서 타원형 또는 직사각형일 수 있다. 상기 활성영역(302)의 장축은 y축과 나란히 배치될 수 있다. 상기 활성영역(302)은 x축 방향으로 일정한 간격을 가지고 배치될 수 있고, y축 방향으로 일정한 간격을 가지고 배치될 수 있다. 상기 활성영역(302)의 구조는 다양하게 변형될 수 있다. 2 개의 워드 라인(306)이 하나의 상기 활성영역(302) 상을 가로지르도록 배치된다. 이에 따라, 하나의 상기 활성 영역(302) 상에 한쌍의 스위칭 소자가 형성될 수 있다. 상기 워드라인(306)은 상기 반도체 기판(300) 상에 차례로 적층된 게이트 절연막(306a)과 게이트 도전 패턴(306b)을 포함할 수 있다. 상기 게이트 절연막(306a)은 실리콘 산화막일 수 있다. 상기 게이트 도전 패턴(306b)은 폴리실리콘, 금속 실리사이드, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인(306)의 측벽에는 스페이서(305)가 배치될 수 있다. 상기 워드라인(306)의 양측의 반도체 기판(300)에 불순물 영역이 있을 수 있다. 상기 불순물 영역은 상기 스위칭 소자의 소오스/드레인을 형성할 수 있다. 한쌍의 워드라인(306) 사이에 상기 반도체 기판(300) 상의 불순물영역은 공통 소오스 영역(304)을 형성하고, 상기 한쌍의 워드라인(306)의 양측의 상기 반도체 기판(300)의 불순물 영역은 제1 드레인 영역(303a) 및 제2 드레인 영역(303b)을 형성할 수 있다.
상기 워드라인(306)이 형성된 상기 반도체 기판(300) 상에 제1 층간 절연막(309)이 형성될 수 있다. 상기 제1 층간 절연막(309)은 실리콘산화막일 수 있다. 제1 콘택 플러그(308a)는 상기 제1 층간 절연막(309)을 관통하여 상기 제1, 제2 드레인 영역(303a,303b)과 접촉할 수 있다. 상기 제1 콘택 플러그(308a)는 도전성 물질일 수 있다. 랜딩 패드(308b)가 상기 제1 콘택 플러그(308a)의 상부면 상에 형성될 수 있다. 제2 콘택 플러그(307a)는 상기 제1 층간 절연막(309)을 관통하여 상기 공통 소오스 영역(304)과 접촉할 수 있다. 상기 제1,2 콘택 플러그(308a,307a)는 폴리실리콘, 금속실리사이드, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 제2 콘택 플러그(307a) 상에 공통 소오스 라인(307b,CSL)이 형성될 수 있다. 상기 공통 소오스 라인(307b)은 상기 제2 콘택 플러그(307a) 상에서 워드라인(306) 방향으로 진행할 수 있다. 상기 공통 소오스 라인(307b)과 상기 랜딩 패드(308b)는 동시에 형성될 수 있다. 상기 랜딩 패드(308b)와 상기 공통 소오스 라인(307b)은 폴리실리콘, 금속 실리사이드, 금속 중에서 적어도 하나를 포함할 수 있다.
상기 공통 소오스 라인(307b) 및 상기 랜딩 패드(308b) 상에 하부 층간 절연막(312)이 형성될 수 있다. 상기 하부 층간 절연막(312)의 상부면을 평탄화될 수 있다. 상기 하부 층간 절연막(312)을 관통하여 상기 랜댕 패드에 접촉하는 하부 전극(310)이 형성될 수 있다. 상기 하부 전극(310)의 상부면은 상기 하부 층간 절연막(312)과 같은 높이일 수 있다. 상기 하부 전극(310) 상에 상변화 물질 패턴(320), 접착 패턴(330), 및 상부 전극(340)이 차례로 적층될 수 있다. 상기 상변화 물질 패턴(320), 상기 접착 패턴(330), 및 상부 전극(340)의 측면은 서로 정렬될 수 있다. 상기 상부전극(340) 상에 비트라인 콘택 플러그(350)가 배치될 수 있다. 비트라인(360)은 상기 비트라인 콘택 플러그(350) 상에 y축 방향으로 진행할 수 있다. 상기 비트라인(360)과 상기 하부 층간 절연막(310) 사이는 상부 층간 절연막(322)이 배치될 수 있다.
상기 접착 패턴(330) 및 상기 상부 전극(340)은 금속 질화막 또는 금속 산화질화막이되, 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 접착 패턴과 상기 상부 전극에서 다를 수 있다. 이에 따라, PRAM의 리셋 전류는 종래보다 50%이상 감소하였다. 상기 접착 패턴(330)은 금속 및 질소를 포함하는 금속 질화막을 포함하고, 상기 금속과 상기 질소의 조성비는 1:0. 95 내지 1: 1.03 일 수 있다. 상기 접착 패턴(330)의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함할 수 있다.
도 10a 내지 10d는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 형성하는 방법을 나타내는 단면도이다. 도 10a를 참조하면, 반도체 기판(300) 상에 소자 분리막(301)을 형성하여 활성영역(302)을 정의할 수 있다. 상기 소자분리막(302)을 형성하는 공정은 얇은 트렌치 분리(shallow trench isolation) 기술을 사용할 수 있다. 상기 소자분리막(302)이 형성된 반도체 기판(300) 상에 게이트 절연막(306a)을 형성한다. 상기 게이트 절연막(306a)은 실리콘 산화막일 수 있다. 상기 게이트 절연막(306a) 상에 게이트 도전막(미도시)을 형성할 수 있다. 상기 게이트 도전막은 폴리실리콘, 금속 실리사이드, 금속를 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 도전막 상에 제1 하드마스크막을 더 포함할 수 있다. 상기 게이트 도전막 상에 포토 레지스트 패턴(미도시)을 형성할 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 게이트 도전막을 식각하여 게이트 도전 패턴(306b)을 형성할 수 있다. 상기 게이트 도전 패턴(306b)에 양측에 배치된 상기 게이트 절연막(306a)은 습식 식각 공정에 의하여 제거될 수 있다.
워드라인(306)은 상기 게이트 도전패턴(306b) 및 상기 게이드 절연막(306a)을 포함할 수 있다. 상기 워드라인(306)의 측벽에 스페이서(305)를 이방성 식각 공정을 이용하여 형성할 수 있다. 상기 스페이서는 실리콘 질화막일 수 있다. 상기 스페이서(305)가 형성된 반도체 기판(300) 상에 이온 주입 공정을 수행하여 상기 워드라인(306) 양측의 상기 반도체 기판(300) 상에 불순물 영역을 형성할 수 있다. NMOS인 경우, 상기 불순물 영역의 도전형은 N형일 수 있고, PMOS인 경우, 상기 불순물 영역의 도전형은 P형일 수 있다. 한 쌍의 상기 워드라인(306) 사이에 배치된 불순물 영역은 공통 소오스 영역(304)이고, 한 쌍의 상기 워드라인의 외측에 배치된 불순물 영역은 제1 드레인 영역(303a) 및 제2 드레인 영역(303b)일 수 있다.
도 10b를 참조하면, 상기 불순물 영역이 형성된 반도체 기판(300) 상에 제1 층간 절연막(309)을 형성한다. 상기 층간 절연막은 실리콘산화막일 수 있다. 상기 제1 층간 절연막(309)의 상부면은 평탄화될 수 있다. 상기 제1 층간 절연막(309) 상에 포토 레지스트 패턴을 형성하여 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 층간 절연막(309)을 상기 불순물 영역에 도달할 때까지 식각하여 콘택 홀을 형성한다. 상기 콘택 홀은 상기 제1,2 드레인 영역 상에 형성된 제1 콘택홀(318a)과 상기 공통 소오스 영역 상에 형성된 제2 콘택홀(317a)을 포함할 수 있다. 상기 제1, 2 콘택 홀(319a,317a)은 도전성 물질로 채우고, 평탄화 공정을 수행하여 제1 콘택 플러그(308a) 및 제2 콘택 플러그(307a)를 형성할 수 있다. 상기 평탄화 공정은 에치백 또는 화학 기계적 연마 공정일 수 있다. 상기 제1 콘택 플러그(308a)의 상부면과 상기 제1 층간 절연막(309)의 상부면은 같은 높이일 수 있다. 상기 제1 층간 절연막(309) 상에 공통 소오스 도전막을 형성한다. 상기 공통 소오스 도전막상에 포토 레지스트 패턴을 형성하여 상기 공통 소오스 도전막을 식각하여 상기 제1 콘택 플러그(308b) 상에는 랜딩패드(308b)를 형성하고, 상기 제2 콘택 플러그(307a) 상에는 공통 소오스 라인(307b)을 형성할 수 있다. 상기 공통 소오스 라인(307b)은 워드라인 방향으로 진행할 수 있다. 상기 공통 소오스 도전막은 폴리실리콘, 금속 실리사이드, 및 금속 중에서 적어도 하나를 포함할 수 있다.
도 10c를 참조하면, 상기 공통 소오스 라인(307b)가 형성된 상기 반도체 기판(300) 상에 하부 절연막(312)을 형성할 수 있다. 상기 하부 절연막(312)은 실리콘 산화막일 수 있다. 상기 하부 절연막(312)의 상부면은 평탄화될 수 있다. 상기 하부 절연막(312) 상에 포토 레지스트 패턴을 형성하여 상기 포토 레지스토 패턴을 식각 마스크로 상기 하부 절연막을 식각하여 하부 전극 콘택홀(310a)을 형성한다. 상기 하부 전극 콘택홀(310a)은 상기 랜딩 패드(308b)를 노출할 수 있다. 상기 하부 전극 콘택홀(310a)이 형성된 반도체 기판(300) 상에 하부 전극막(미도시)을 증착할 수 있다. 상기 하부 전극막이 형성된 반도체 기판(300)에 평탄화 공정을 수행하여 상기 하부 전극 콘택 홀(310a)을 채우는 하부 전극(310)을 형성할 수 있다.
도 10d를 참조하면, 상기 하부 전극(310)이 형성된 반도체 기판(300) 상에 상변화 물질막(미도시) 및 접착막(미도시) 및 상부 전극막(미도시)을 차례로 적층한다. 상기 상부 전극막 상에 포토 레지스트 패턴을 형성하여 상기 포토 레지스트 패턴을 식각 마스크로 연속적으로 상기 상부 전극막, 접착 패턴, 및 상변화 물질막을 패터닝하여, 상부 전극(340), 접착 패턴(330), 및 상변화 물질 패턴(320)을 형성할 수 있다. 상기 상부 전극막과 상기 접착막은 하나의 장치에서 연속적으로 진행할 수 있다.
다시 도 9를 참조하면, 상기 상부 전극(340)이 형성된 반도체 기판(300) 상에 상부 절연막(322)을 형성할 수 있다. 상기 상부 절연막(322)의 상부면은 평탄화될 수 있다. 상기 상부 절연막 상에 포토 레지스트 패턴을 형성하여, 상기 포토 레지스토 패턴을 식각 마스크로 패터닝하여 비트라인 콘택홀(350a)을 형성할 수 있다. 상기 비트라인 콘택홀(350a)은 상기 상부 전극(340)을 노출할 수 있다. 상기 비트라인 콘택홀(350a)이 형성된 반도체 기판(300) 상에 콘퍼멀하게 비트라인 콘택 도전체를 형성할 수 있다. 상기 비트라인 콘택 도전체는 상기 비트라인 콘택홀(350a)을 채울 수 있다. 상기 반도체 기판(300)을 평탄화여 상기 비트라인 콘택홀에만 상기 비트라인 콘택 도전체가 채워진 비트라인 콘택 플러그(350)를 형 성할 수 있다. 상기 비트라인 콘택 플러그(350)가 형성된 반도체 기판(300) 상에 비트라인막을 형성한다. 상기 비트라인막 상에 포토레지스토 패턴을 형성하여 상기 비트라인막을 패터닝하여 비트라인을 형성한다. 상기 비트라인막은 폴리실리콘, 금속 실리사이드, 및 금속 중에서 적어도 하나를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 셀 어레이를 나타내는 블록도이다. 스위칭 소자가 MOS 트렌지스터 대신에 다이오드가 사용되었다. 도 11을 참조하면, 상기 셀 어레이(cell array)는 복수 개의 비트라인들(BL), 상기 복수 개의 비트라인들(BL)을 가로지르는 복수 개의 워드라인들(WL), 상기 비트라인(BL)과 상기 워드라인(WL)의 교차점들에 배치된 상변화 메모리 셀(10)을 포함할 수 있다.
상기 상변화 메모리 셀(10)은 각각 상기 비트라인들(BL) 중 어느 하나에 전기적으로 접속된 상변화 저항체(Rp') 및 상기 상변화 저항체(Rp')에 전기적으로 접속된 셀 다이오드(D)를 포함할 수 있다. 상기 상변화 저항체(Rp')는 차례로 적층된 하부 전극, 상변화 물질 패턴, 접착 패턴, 상기 상부 전극을 포함할 수 있다. 상기 셀 다이오드(D)는 p형 반도체 및 n형 반도체를 구비한다. 상기 하부 전극은 상기 셀 다이오드의 P형 반도체에 전기적으로 접속하고, 상기 상부 전극은 비트라인 중 어느 하나에 전기적으로 접속한다. 또한, 상기 셀 다이오드(D)의 n형 반도체는 상기 워드라인(WL) 중 어느 하나에 전기적으로 접속한다. 상기 비트라인(BL)은 Y-디코더에 접속하고, 상기 워드라인은 X-디코더에 접속한다. 상기 Y-디코더는 상기 비트라인 중에서 어느 하나를 선택할 수 있고, 상기 X-디코더는 상기 워드라인 중 에서 어느 하나를 선택할 수 있다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 셀 어레이를 나타내는 레이아웃이다. 도 13은 본 발명의 일 실시예에 따른 비휘발성 기억소자의 단면도이다.
제1 도전형의 반도체 기판(500)의 소정 영역에 소자분리막(501)이 제공되어 라인형의 활성영역(502)을 한정한다. 상기 활성영역(502)은 상기 제1 도전형과 다른 도전형으로 도핑되어 워드라인(WL)의 역활을 수행할 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 워드라인(WL)은 상기 반도체 기판(500) 상에 적층된 도전성 배선 또는 에피탁시얼 반도체 패턴일 수 있다.
상기 워드라인(WL) 및 상기 소자분리막(501) 상에 하부 층간 절연막(512)이 제공될 수 있다. 상기 워드라인(WL)의 소정 영역은 상기 하부 층간 절연막(512)을 관통하는 셀 다이오드 홀(505)에 의해 노출될 수 있다. 상기 셀 다이오드 홀(505) 내에 셀 다이오드(D)가 제공된다. 상기 셀 다이오드(D)는 차례로 적층된 n형 반도체(570) 및 p형 반도체(572)를 구비한다. 즉, 상기 셀 다이오드(D)는 수직 셀 다이오드에 해당된다. 상기 셀 다이오드(D)의 상부면은 상기 하부 층간 절연막(512)의 상부면보다 낮을 수 있다. 상기 셀 다이오드(D) 상에 셀 다이오드 전극(574) 및 하부 전극(510)이 차례로 배치될 수 있다. 상기 하부 전극(510)의 상부면은 상기 하부 절연막(512)의 상부면과 같은 높이일 수 있다. 상기 셀 다이오드 전극(574)은 금속 실리사이드(metal silicide)일 수 있다. 상기 금속 실리사이드는 살리사이드 공정(salicide process)에 의하여 형성될 수 있다.
상기 하부 전극(510) 상에 상변화 물질 패턴(520), 접착 패턴(530), 및 상부 전극(540)이 배치될 수 있다. 상기 상변화 물질 패턴(510), 접착 패턴(520), 및 상부 전극(530)의 측면은 서로 정렬될 수 있다. 상기 상부 전극(540) 상에는 비트라인 콘택 플러그(550)가 배치될 수 있다. 상기 비트라인 콘택 플러그(550) 상에 비트라인 배치될 수 있다. 상기 비트라인(560)과 상기 하부 층간 절연막(512) 사이에 상부 층간 절연막(522)이 배치될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 셀 다이어드 홀(505)에 셀 다이오드(D), 셀 다이오드 전극, 하부 전극, 및 상변화 물질 패턴이 배치될 수 있다. 상기 하부 전극은 상기 셀 다이오드 전극 상에 형성된 스페이서(미도시)에 의하여 둘러싸이게 배치될 수 있다. 또한, 상기 하부 전극의 상부면은 상기 하부 절연막의 상부면보다 낮을 수 있다. 이 경우, 상기 상변화 물질 패턴은 "T"의 형태를 가질 수 있다.
본 발명에 따른 비휘발성 기억 소자의 형성 방법을 설명한다. 다시 도 13을 참조하면, 제1 도전형의 반도체 기판(500)의 소정 영역에 소자분리막(501)을 형성하여 라인형의 활성 영역(502)을 정의한다. 상기 활성 영역(502)에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 워드라인(WL)을 형성할 수 있다. 상기 제1 도전형은 p형, 상기 제2 도전형은 n형일 수 있다.
상기 워드라인(WL)이 형성된 반도체 기판(500) 상에 하부 층간 절연막(512)할 수 있다. 상기 하부 층간 절연막(512)을 패터닝하여 상기 워드라인(WL)의 소정 영역을 노출시키는 셀 다이오드 홀(505)을 형성한다. 상기 셀 다이오드 홀(505) 내에 n형 반도체(570) 및 p형 반도체(572)를 차례를 형성한다. 상기 n형 반도체(570) 및 상기 p형 반도체(572)는 상기 워드라인(WL)을 씨드(seed)로하여 선택적 에피택시얼 성장(selectiv epitaxial growth:SEG) 기술을 이용할 수 있다. 상기 n형 반도체(570) 및 상기 p형 반도체(572)는 인시츄 도핑될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 선택적 에피택시얼 성장 기술에 의하여 성장한 p형 반도체(572)의 상부면은 상기 하부 층간 절연막(512) 보다 높을 수 있다. 이에 따라, 상기 p형 반도체(572) 및 상기 하부 층간 절연막(512)은 평탄화될 수 있다. 또한, 상기 평탄화된 상기 p형 반도체(572)의 상부면은 선택적으로 리세스될 수 있다.
상기 n형 반도체(570) 및 상기 p형 반도체(572)는 셀 다이오드(D)를 구성한다. 이어서, 상기 p형 반도체(572) 상에 선택적으로 셀 다이오드 전극(574)을 형성할 수 있다. 상기 셀 다이오드 전극(574)은 금속 실리사이드일 수 있다. 상기 금속 실리사이드는 살리사이드 공정을 통하여 형성될 수 있다. 상기 셀 다이오드 전극(574)의 상부면은 상기 하부 층간 절연막(574)의 상부면보다 낮을 수 있다. 상기 셀 다이오드 전극(574) 상에 하부 전극(510)을 형성할 수 있다. 상기 하부 전극(510)의 상부면은 상기 하부 층간 절연막(512)과 같은 높이일 수 있다. 즉, 상기 하부 전극(510)은 상기 셀 다이오드 홀(505)을 채우도록 콘퍼멀하게 도전막을 형성하고 상기 도전막을 평탄화하여 형성할 수 있다. 상기 평탄화는 에치백 공정 또는 화학적 기계적 연마기술에 의하여 수행될 수 있다.
상기 하부 전극(510)이 형성된 반도체 기판(500) 상에 상변화 물질막, 접착막 및 상부 전극막을 형성한다. 상기 상부 전극막, 상기 접착막, 상기 상변화 물질막을 연속적으로 패터닝하여, 상부 전극(540), 접착 패턴(530), 상변화 물질 패턴(520)을 형성할 수 있다. 상기 하부전극(510), 상기 상변화 물질 패턴(520), 접착 패턴(530), 및 상기 상부전극(540)은 상변화 저항체(RP')를 구성한다.
상기 상부전극(540)이 형성된 반도체 기판(500) 상에 상부 층간 절연막(522)을 형성할 수 있다. 상기 상부 층간 절연막(522)을 패터닝하여 비트라인 콘택홀(550a)을 형성한다. 상기 비트라인 콘택홀(550a)은 상기 상부 전극(540)과 접촉한다. 상기 비트라인 콘택홀(550a)에 도전성 물질을 채우고 평탄화하여 비트라인 콘택 플러그(550)를 형성한다. 상기 비트라인 콘택 플러그(550) 상에 비트라인막을 형성하고, 상기 비트라인막을 패터닝하여 비트라인(560)을 형성한다.
본 발명의 변형된 실시예에 따르면, 상기 비트라인 라인 콘택 플러그(550) 및 비트라인(560)은 동시에 형성될 수 있다. 구체적으로, 상기 비트라인 콘택홀에 도전성물질을 형성하고 패터닝하여 상기 비트라인 콘택 플러그와 상기 비트라인을 동시에 형성할 수 있디.
도 14는 본 발명에 따른 시스템을 개략적으로 보여주는 블록도이다. 도 14를 참조하며, 컴퓨팅 시스템, 모바일 장치 등과 같은 본 발명에 따른 시스템(1000)은 버스(1001)에 전기적으로 연결된 마이크로 프로세서(1100), 사용자 인터페이스(1200), 베이스 밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 그리고 상변화 메모리 장치(1400)를 포함할 수 있다. 상기 상변화 메모리 장치(1400)는 상술한 것과 동일한 상변화 메모리를 포함할 수 있다. 상기 상변화 메모리 장치(1400)는 마이크로 프로세서(1100)에 의하여 처리된 데이터를 저장할 수 있다. 본 발명에 따른 시스템은 모바일 장치의 경우, 시스템의 동작 전압을 공급하기 위한 베터리(1500)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템(1000)은 응용 칩셋, 카메라 이미지 프로세서, 모바일 디램, 낸드 플래시 장치 등이 더 제공될 수 있음은 이 분야의 통상의 지식을 습득한 자들에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 2는 본 발명에 일 실시예에 따른 접착 패턴을 형성하는 스퍼터 장치에서 제네릭 커브(generic curve)를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 접착 패턴을 사용한 경우 리셋 전류의 분포를 나타내는 그래프이다.
도 4 내지 6은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 셀 어레이를 나타내는 블록도이다.
도 8는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 셀 어레이를 나타내는 레이아웃이다.
도 9는 도 8의 I-I' 에 따라 취해진 단면도이다.
도 10a 내지 10d는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 형성하는 방법을 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 셀 어레이를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 셀 어레이를 나타내는 레이아웃이다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 기억소자의 단면도이다.
도 14는 본 발명에 따른 시스템을 개략적으로 보여주는 블록도이다.

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  11. 반도체 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 상변화 물질 패턴을 형성하는 단계 ;
    상기 상변화 물질 패턴 상에 접착 패턴을 형성하는 단계; 및
    상기 접착 패턴 상에 상부 전극을 형성하는 단계를 포함하되,
    상기 접착 패턴은 질소를 포함하는 도전체로 형성되고, 상기 접착 패턴은 금속 타겟에 아르곤 및 질소 플라즈마를 이용하는 스퍼터 장치에서 형성되며, 상기 아르곤과 질소의 분압에 따른 제네릭 커브(generic curve)에서 금속 질화막은 히스테리시스 영역에서 상기 접착 패턴이 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 접착 패턴을 형성하는 단계 및 상기 상부 전극을 형성하는 단계는 금속 질화막 또는 금속 산화질화막으로 형성되되, 상기 금속 질화막 또는 금속 산화질화막의 금속과 질소의 조성비는 상기 접착 패턴과 상기 상부 전극에서 다른 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 접착 패턴은 금속 및 질소를 포함하는 금속 질화막이고, 상기 금속과 상기 질소의 조성비는 1:0.95 내지 1: 1.03 인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 접착 패턴의 금속은 타이타늄, 탄탈늄, 몰리브텐, 텅스텐 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  16. 제 11항에 있어서,
    상기 상부 전극은 금속, 금속 질화막, 금속 산화질화막 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  17. 제 11 항에 있어서,
    상기 상부 전극은 Ti, Ta, Mo,W, TiN,TaN,WN,MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW,TiSi,TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  18. 제 11 항에 있어서,
    상기 상변화 물질 패턴은 Ge-Sb-Te, Sb-Te,As-Sb-Te, Sb-Se 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 상변화 물질 패턴은 적어도 하나의 Metal층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  20. 제 11 항에 있어서,
    상기 하부 전극은 금속 질화물, 금속, 금속 산화질화물, 실리사이드, 도전성 카본 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형 성 방법.
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