KR20130062211A - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자가 제공된다. 상기 복수의 메모리 셀들 각각은, 제 1 및 제 2 전극들; 및 상기 제 1 전극과 상기 제 2 전극들 사이에 배치되는 SbmSen 재료막을 포함하며, 상기 SbmSen 재료막은, 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 포함한다
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 비휘발성 메모리 소자인 플래시 메모리가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리 소자로서 가역적으로 저항값이 변할 수 있는 가변 저항체를 이용한 상변화 메모리 소자(PcRAM) 또는 저항성 메모리 소자(ReRAM)와 같은 비휘발성 메모리 소자가 주목을 받고 있다. 이들 비휘발성 메모리 소자들은 상기 가변 저항체의 저항 값이라는 물리적 특성을 그 자체로 데이터 상태로서 이용할 수 있기 때문에, 셀 구성이 단순화되어, 메모리 소자의 미세화를 실현할 수 있다.
상기 비휘발성 메모리 소자들 중 상변화 메모리 소자는 저저항 값을 갖는 결정질 상태 (또는 SET 상태라고도 함)와 상대적으로 고저항 값을 갖는 비정질 상태(또는 RESET 상태라고도 함) 사이에서 가역적으로 스위칭될 수 있는 상변화 재료막을 포함하는 메모리 셀로 구성된다. 이들 서로 다른 저항 상태에 논리 값을 부여하고, 각 메모리 셀의 저항값의 차이를 독출함으로써 가변 저항 메모리 소자가 실현될 수 있다.
현재 상기 상변화 재료로서 칼코겐 화합물인 Ge-Sb-Te계 합금, 특히 Ge2Sb2Te5 합금이 가장 많이 연구되고 있다. 상기 Ge-Sb-Te계 재료는 상변화 속도가 빠르고 안정적이며, 내산화성이 우수한 이점으로 인하여 상변화 메모리 소자에 적합하다. 그러나, 상기 장점에도 불구하고, 상기 Ge-Sb-Te계 재료는 셋 상태와 리셋 상태에 해당하는 2 종류의 저항값만을 갖기 때문에, 단위 셀당 1 비트의 정보 저장 밀도밖에 얻을 수 없는 한계가 있다. 상변화 재료를 이용한 가변 저항 메모리 소자의 기록 용량을 증가시키기 위해서는 단위 셀당 2 비트 이상의 정보 저장 밀도를 얻을 수 있는 새로운 재료의 개발이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 정보 저장 밀도를 향상시킬 수 있는 상변화 재료막를 이용한 가변 저항 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 가변 저항 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 복수의 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자가 제공된다. 상기 복수의 메모리 셀들 각각은, 제 1 및 제 2 전극들; 및 상기 제 1 전극과 상기 제 2 전극들 사이에 배치되는 SbmSen 재료막을 포함할 수 있다. 상기 SbmSen 재료막은, 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 포함할 수 있다.
일부 실시예에서, 상기 SbmSen 재료막의 화학양론 m : n은 m = n 또는 m > n 을 만족할 수 있다. 바람직하게는, 상기 SbmSen 재료막의 화학양론 m : n은 m = n 을 만족할 수 있다.
일부 실시예에서, 상기 가변 저항 메모리 소자는, 상기 복수의 메모리 셀들의 어레이에 셋(set) 및 리셋(reset) 펄스를 인가하는 프로그래밍 모드를 가지며, 상기 SbmSen 재료막 내부에 Sb4Se4 단사정계 결정 구조를 형성하기 위한 제 1 셋 펄스를 인가하는 회로를 더 포함할 수도 있다. 또한, 상기 회로는, 상기 SbmSen 재료막 내부에 Sb2Se3 사방정계(orthorhombic) 구조를 형성하기 위한 제 2 셋 펄스를 인가할 수 있다. 일부 실시예에서, 상기 제 1 및 제 2 셋 펄스는 상기 SbmSen 재료막을 170 ℃ 내지 280 ℃ 범위 내로 가열할 수 있다.
일부 실시예에서, 상기 복수의 Sb 원자들 및 상기 복수의 Se 원자들 중 적어도 어느 하나는 층 구조를 가질 수 있다. 이 경우, 상기 복수의 Sb 원자들 및 상기 복수의 Se 원자들은 각각 제 1 및 제 2 층 구조를 가지며, 상기 제 1 및 제 2 층 구조들은 서로 교번하여 반복 적층될 수 있다. 다른 실시예에서, 상기 복수의 Sb 원자들은 Sb 삼방정계 (trigonal) 응집(segregation) 구조를 포함할 수도 있다.
일부 실시예에서, 상기 가변 저항 메모리 소자는, 상기 제 1 및 제 2 전극들 중 어느 하나의 전극과 상기 SbmSen 재료막 사이에 제 2 상변화 재료막을 더 포함할 수도 있다. 상기 제 2 상변화 재료막은, Ge2Sb2Te5, In0 .5Sb2Te2 .9, Sb2Te3, Ge7.5Sb92.5, GeSb2Te3, GeSb2Te4, BiSe, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 및 AgInSbTe 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 제 1 및 제 2 전극들; 및 상기 제 1 전극과 상기 제 2 전극들 사이에 배치되는 SbmSen 재료막을 포함하며, 상기 SbmSen 재료막 내에 제 1 셋 펄스를 인가하여 생성되는 Sb4Se4 단사정계 결정 구조에 의한 제 1 저항값에 제 1 비트 정보를 할당하는 가변 저항 메모리 소자가 제공될 수 있다. 또한, 상기 가변 저항 메모리 소자는, 상기 SbmSen 재료막 내에 제 2 셋 펄스를 인가하여 생성되는 Sb2Se3 사방정계 결정 구조에 의한 제 2 저항값에 제 2 비트 정보를 할당할 수도 있다.
일부 실시예에서는, 상기 가변 저항 메모리 소자는, 제 1 및 제 2 전극들 중 어느 하나의 전극과 상기 SbmSen 재료막 사이에 제 2 상변화 재료막을 더 포함할 수도 있다. 상기 제 2 상변화 재료막은 Ge2Sb2Te5, In0 .5Sb2Te2 .9, Sb2Te3, Ge7 .5Sb92 .5, GeSb2Te3, GeSb2Te4, BiSe, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 및 AgInSbTe 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 SbmSen 재료막을 형성하는 단계; 및 상기 SbmSen 재료막 상에 제 2 전극을 형성하는 단계를 포함하며, 상기 SbmSen 재료막은 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 포함하는 가변 저항 메모리 소자의 제조 방법이 제공된다.
상기 SbmSen 재료막을 형성하는 단계는, 상기 복수의 Sb 원자들의 제 1 층, 및 상기 복수의 Se 원자들의 제 2 층을 교번시켜 적층하는 단계를 포함할 수 있다. 일부 실시예에서, 상기 SbmSen 재료막의 화학양론 m : n은 m = n 또는 m > n 을 만족할 수 있다. 바람직하게는, 상기 SbmSen 재료막의 화학양론 m : n은 m = n 을 만족할 수 있다.
일부 실시예에서, 상기 SbmSen 재료막을 형성하는 단계는, 이퓨전 셀, 분자빔 에피택시 및 원자층 증착법 중 어느 하나 또는 이들의 조합에 의해 수행될 수 있다.
본 발명의 실시예들에 따르면, 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 갖는 SbmSen 재료막은 준안정 결정상인 Sb4Se4 단사정계 결정 구조를 생성하며, 이의 저항 상태에 논리값을 할당함으로써 멀티 비트 정보 저장이 가능한 가변 저항 메모리 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예들에 따르면, 전술한 이점을 갖는 가변 저항 메모리 소자의 신뢰성 있고 경제적인 제조 방법이 제공될 수 있다.
도 1a 내지 도 1c는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자들의 메모리 셀을 도시하는 단면도들이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 메모리 셀을 포함하는 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 다양한 실시예들 및 비교 실시예에 따른 메모리 셀들의 온도에 대한 면저항 의존성을 나타내는 그래프이다.
도 4a 내지 도 4d는 상변화 재료막들 각각의 증착 상태 및 저항 변화가 나타나는 온도 구간(도 3의 화살표로 표시된 온도)에서의 X선 회절 패턴 이미지들이다.
도 5는 상기 제 2 실시예의 상변화 재료막을 포함하는 메모리 셀의 I-V 특성을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자를 도시하는 블록도이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 메모리 셀을 포함하는 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 다양한 실시예들 및 비교 실시예에 따른 메모리 셀들의 온도에 대한 면저항 의존성을 나타내는 그래프이다.
도 4a 내지 도 4d는 상변화 재료막들 각각의 증착 상태 및 저항 변화가 나타나는 온도 구간(도 3의 화살표로 표시된 온도)에서의 X선 회절 패턴 이미지들이다.
도 5는 상기 제 2 실시예의 상변화 재료막을 포함하는 메모리 셀의 I-V 특성을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 집합적으로 지칭한다.
본 명세서에서 "화학양론(stoichiometry)"이란 용어는 소정 부피를 갖는 상변화 재료막에 있어서 2 개의 물질들 사이의 원자 농도의 정량적 관계를 지칭하며, 예룰 들면, 러더포드 백스캐터링 분석법(Rutherford Backscattering Spectrometery; RBS) 및 에너지 분산성 X선 분광법(Energy Dispersive X-ray Spectroscopy) 또는 이들과 유사한 기술을 이용하여 측정될 수 있다.
또한, 본 명세서에서, "상변화"란 용어는, 완전 결정 상태와 완전 비정질 상태 사이에서의 전환에 한정되지 않으며, 완전 결정 상태 및 완전 비정질 상태의 전체 스펙트럼 내에서 차이를 검출할 수 있을 정도의 서로 다른 두 상태간의 전환도 포함하는 개념이다. 또한, 상기 상변화는 상변화 재료막 전체에 걸쳐 일어날 수도 있으며, 일부에 걸쳐 일어날 수도 있는 것이다.
도 1a 내지 도 1c는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자들(100A, 100B, 100C)의 메모리 셀(SE)을 도시하는 단면도들이다.
도 1a를 참조하면, 메모리 셀(SE)은, 제 1 전극(BE), 제 2 전극(TE) 및 이들 전극들(BE, TE) 사이의 상변화 재료막(ML)을 포함하는 버섯형 구조를 가질 수 있다. 제 1 전극(BE)의 폭은 제 2 전극(TE) 및 상변화 재료막(ML)의 폭 보다 작으며, 이에 의해 제 1 전극(BE)과 상변화 재료막(ML)의 접촉 영역이 제 2 전극(TE)과 상변화 재료막(ML)이 접촉 영역보다 작을 수 있다. 따라서, 제 1 전극(BE)과 제 2 전극(TE) 사이에 프로그래밍 전압이 인가되면, 제 1 전극(BE)에 인접하는 부근에서 전류 밀도가 최대화되어, 상변화 재료막(ML) 내에 버섯 모양의 활성 영역(AR)이 형성될 수 있다.
상변화 재료막(ML)은 SbmSen 재료막을 포함할 수 있다. 상기 SbmSen 재료막은 화학 양론, m : n (m 및 n은 양수임)을 만족하는 막이다. 상기 화학 양론은 m > n 울 만족하여 Sb-과량의 SbmSen이 되거나, m = n 을 만족하여, 1 : 1 화학 양론을 만족할 수 있다. 바람직하게는, m = n 이다. 상기 화학 양론과 관련된 본 발명의 특징들과 이점들에 관하여는 도 3을 참조하여 후술하도록 한다.
상기 SbmSen 재료막은 복수의 Sb 원자들로 이루어진 제 1 표면; 및 복수의 Se 원자들로 이루어진 제 2 표면을 포함하고, 이들 제 1 표면과 제 2 표면은 서로 접촉하여 상기 복수의 Sb 원자들과 상기 복수의 Se 원자들은 상분리될 수 있다. 이 경우, 상기 SbmSen 재료막 내부에 약 100 Å 이상의 롱 레인지 오더를 갖는 접촉 계면(도 2의 IS 참조)이 형성될 수 있다. 이러한 구조는 Sb 원자와 Se 원자가 서로 결합된 Sb-Se합금 구조와 구별될 수 있다.
상기 상분리 구조는, 상기 제 1 표면을 제공하는 상기 복수의 Sb 원자들과 상기 제 2 표면을 제공하는 상기 복수의 Se 원자들은 제 1 및 제 2 층 구조를 각각 가지며, 이들 제 1 및 제 2 층 구조가 서로 접함으로써, 상기 접촉 계면이 형성될 수 있다. 다른 실시예에서, 상기 상분리 구조는 상기 제 2 표면을 제공하는 상기 복수의 Se 원자들이 매트릭스로서 제공되고, 상기 매트릭스 내에서 상기 제 1 표면을 제공하는 상기 복수의 Sb 원자들이 응집됨으로써 제공될 수도 있다. 상기 응집된 복수의 Sb 원자들은, Sb 삼방정계 (trigonal) 결정 구조를 포함할 수도 있다.
상기 SbmSen 재료막의 화학양론 및 상분리 구조는 상기 상변화 재료막(ML) 전체에 걸쳐 만족할 수도 있으며, 선택적으로는, 프로그래밍이 일어나는 활성 영역(AR)에 걸쳐서만 만족할 수도 있다. 일부 실시예에서, 상기 상분리 구조는, 제 1 저항값을 가지므로, 메모리 소자의 비트 정보가 할당될 수 있다. 예를 들면, 상기 상분리 구조는 거시적으로 무질서한 구조이므로, 상기 제 1 저항값은 비정질 구조에 대응하는 고저항 상태(reset) 상태의 값일 수 있다. 그러나, 이는 예시적이며, 메모리 소자의 동작에 따라 비트 정보가 할당되지 않을 수도 있다.
제 1 전극(BE)은 층간 절연막(20)을 관통하여 기판(10) 상에 형성된 하부 회로부(UC)에 전기적으로 연결될 수 있다. 하부 회로부(UC)는 메모리 셀(SE)에 액세스하기 위한 스위칭 소자, 예를 들면, 트랜지스터 또는 다이오드, 및 워드 라인과 같은 하부 배선 구조를 포함할 수 있다. 예를 들면, 제 1 전극(BE)은 하부 회로부(UC), 예를 들면, 콘택 패드들과 상변화 메모리막(ML) 사이의 반응을 방지하는 장벽층으로 기능할 수 있는 다른 적합한 물질을 포함할 수도 있다. 제 2 전극(TE)은 비트 라인(미도시)에 결합되거나, 상기 비트 라인의 일부 또는 그 자체가 될 수도 있다.
제 1 전극(BE) 및 제 2 전극(TE)은 백금(Pt), 루테늄(Ru), 란타늄(La), 크롬(Cr), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 몰리브데늄(Mo), 이들의 도전성 질화물(예를 들면, TiN, WN, MoN, TaN, TiAlN, TaAlN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수 있다. 그러나, 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 이들 전극(BE, TE)은 도핑된 Si, C, Ge 를 포함할 수도 있다.
도 1b를 참조하면, 메모리 셀(SE)은, 제 1 전극(BE), 제 2 전극(TE) 및 이들 전극들(BE, TE) 사이의 상변화 재료막(ML)을 포함하는 필라 구조를 가질 수 있다. 층간 절연막(20)은 상기 필라 구조 전체를 둘러쌀 수 있다. 다른 실시예에서, 제 2 전극(TE)은 층간 절연막(20) 내에 일부 만이 매립되고, 나머지 부분은 층간 절연막(20) 상으로 연장되거나, 상변화 재료막(ML)의 상부 표면이 실질적으로 층간 절연막(20)의 상부 표면과 동일한 레벨을 가짐으로써 층간 절연막 상에만 연장되도록 형성될 수도 있다.
도 1a에서와 마찬가지로 제 1 전극(BE)은 하부 회로부(UC)에 전기적으로 연결될 수 있다. 일부 실시예에서는, 프로그래밍 전류의 크기를 감소시키기 위하여, 층간 절연막(20)과 상변화 재료막(ML) 사이에 스페이서(SP)가 더 형성될 수도 있다. 상기 필라 구조를 갖는 메모리 셀(SE)에서 활성 영역(AR)은 제 1 전극(BE)과 제 2 전극(TE)으로부터 모두 이격된 상변화 재료막(ML) 내에 형성될 수 있다. 도 1a를 참조하여 전술한 바와 같이, 상변화 재료막(ML) 전체에 걸쳐 또는 활성 영역(AR)에만 국지적으로 전술한 SbmSen 재료막이 제공될 수 있다.
도 1c를 참조하면, 메모리 셀(SE)은, 복수의 상변화 재료막들(ML1, ML2)을 포함할 수도 있다. 복수의 상변화 재료막들(ML1, ML2) 중 제 1 상변화 재료막(ML1)은 상기 SbmSen 재료막일 수 있으며, 제 2 상변화 재료막(ML2)은 상기 SbmSen 재료막에 직렬로 전기적으로 연결되어, 추가적인 비트 정보가 할당될 수 있는 저항 상태를 제공한다. 예를 들면, 제 2 상변화 재료막(ML2)은 상기 SbmSen 재료막과 구별되는 저항값을 갖는 다른 종류의 상변화 재료막일 수 있다. 이들 적층된 제 1 상변화 재료막(ML1)과 제 2 상변화 재료막(ML2)의 적층 순서는 역전될 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.
일부 실시예에서, 제 2 상변화 재료막(ML2)은, 예를 들면, Ge2Sb2Te5, In0 .5Sb2Te2 .9, Sb2Te3, Ge7 .5Sb9 .5과 같은 칼코계나이드계 화합물을 포함할 수 있다적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 제 2 상변화 재료막(ML2)은 GeSb2Te3, GeSb2Te4 과 같은 다른 칼코게나이드계 화합물을 포함할 수 있다. 또는, 제 2 상변화 재료막(ML2)으로서, BiSe, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 또는 AgInSbTe 이 사용될 수도 있다. 또한, 전술한 재료들에, 불순물 원자, 예를 들면, B, C, N, P와 같은 비금속 원자 또는 절연성 재료가 더 도핑될 수도 있다.
전술한 실시예들은 모순되지 않는 한, 서로 조합되거나 상호 호환적으로 변경되어 실시될 수 있다. 예를 들면, 도 1c의 메모리 셀 구조에서, 도 1b에 도시된 스페이서(SP)는 제 1 상변화 재료막(ML1) 및 제 2 상변화 재료막(ML2) 중 어느 하나 또는 이들 모두의 측벽 상으로 연장될 수 있다. 또는, 스페이서(SP)는 도 1a의 제 1 전극(BE)과 상변화 재료막(ML)의 접촉 면적을 제한하기 위해 제 1 전극(BE)의 측벽 상에 형성되어, 제 1 전극(BE)의 폭이 포토리소그래피 공정 한계 이하의 값을 갖도록 할 수도 있다. 은 도 1a의 상변화 재료막(ML)과 같이 층간 절연막(20) 상으로 연장될 수도 있다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 메모리 셀을 포함하는 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도이다. . 이들 도면의 부재들 중 전술한 부재와 동일한 참조 부호를 갖는 부재들에 관하여는 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.
도 2a를 참조하면, 기판(10)이 제공될 수 있다. 기판(10)에는 메모리 셀(SE)에 액세스하기 위한 스위칭 소자 또는 하부 배선 구조를 포함하는 하부 회로부(UC)가 형성될 수 있다. 하부 회로부(UC)의 형성 방법에 대하여는 일반적인 다이오드 또는 트랜지스터와 같은 스위칭 소자의 형성 방법과 배선 기술 형성 방법이 참조될 수 있다.
이후, 기판(10) 상에 제 1 전극(BE)을 형성한다. 제 1 전극(BE)이 형성된 기판(10) 상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 형성하고, 상기 절연막에 대한 포토리소그래피 및 식각 공정을 수행하여, 제 1 전극(BE)의 표면을 노출시키는 콘택 홀을 갖는 층간 절연막(20)을 형성한다.
도시된 실시예에서는 제 1 전극(BE)을 형성한 이후에 층간 절연막(20)이 형성되지만, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 층간 절연막(20)을 먼저 형성한 이후에 층간 절연막(20) 내에 하부 회로부(UC)의 콘택을 노출시키는 콘택 홀을 형성하고, 적합한 전극 재료로 이를 채우고, 리세스시킴으로써, 도 1a 내지 도 1c에 도시된 바와 같은 구조의 제 1 전극(BE)을 얻을 수도 있다.
이후, 층간 절연막(20) 내에 형성된 상기 콘택 홀을 채우도록, 기판(10) 상에 상변화 재료층(ML')을 형성한다. 상변화 재료층(ML')은 복수의 Sb 원자들(ML1), 및 복수의 Se 원자들(ML2)을 적어도 1회 이상 층상으로 교번하여 반복 증착함으로써 형성될 수 있다. 이 경우, 복수의 Sb 원자들(ML1) 및 복수의 Se 원자들(ML2)은 층 구조를 갖게 되며, 이들은 상변화 재료층(ML')내에서 상분리될 수 있다. 상변화 재료층(ML') 내에서, 층들(ML1, ML2)은 각각 제 1 표면(S1) 및 제 2 표면(S2)을 갖게 되며, 이들 표면들(S1, S2)은 상변화 재료층(ML') 내에서 적어도 하나 이상의 연속적인 접촉 계면(IS)이 형성될 수 있다.
전술한 반복 적층되는 상변화 재료층(ML')을 형성하기 위하여, 단차 피복성이 우수하면서도 원자층 레벨의 성장 제어가 가능한 이퓨전 셀(effusion cell), 분자빔 에피택시(MBE) 및 원자층 증착법(ALD)와 같은 물리적 기상 증착법이 이용될 수 있다. 바람직하게는, 박막 성장 속도의 제어가 초당 수 Å 내로 조절이 가능한 상기 이퓨전 셀 또는 분자빔 에피택시 방법이 이용될 수 있다. 본 실시예에 따른 제조 방법에서는, 상변화 재료층(ML')을 구성하는 복수의 Sb 원자들(ML1)과 복수의 Se 원자들(ML2)이 의도적으로 상분리되어야 하기 때문에, Sb-Se 사이의 열평형 상태에서 박막이 제조되는 화학기상증착이나 Sb-Se의 동시 스퍼터링법(co-sputtering)에 의한 박막 형성 공정은 바람직하지 못하다.
상변화 재료층(ML')의 Sb-Se 사이의 상기 화학양론을 제어하는 것은 이들 층들(ML1, ML2)의 두께를 상대적으로 조절함으로써 달성될 수 있다. Sb4Se6 와 같은 Se-과량(Se-rich) 재료층을 형성하기 위해서는, Sn 층(ML1)은 약 8.84 Å 두께로, Sb 층(ML2)는 12.6 Å 두께로 형성될 수 있다. 마찬가지로, Sb4Se4와 같은 1 : 1 화학양론을 갖는 상변화 재료층을 형성하기 위해서는 Sn 층(ML1)은 약 8.84 Å 두께로, Sb 층(ML2)은 7.2 Å 두께로 형성될 수 있다. 또한, Sb6Se4와 같은 Sb-과량(Sb-rich) 재료층을 형성하기 위해서는, 예를 들면, Sb 층(ML1)은 약 15.4 Å 두께로, Se 층(ML2)은 7.2 Å 두께로 형성될 수 있다.
일부 실시예에서는, 제 2 전극(TE)을 형성하기 전에, 화살표 A로 나타낸 바와 같이, 상변화 재료층(ML')에 대한 평탄화 공정이 수행될 수도 있다. 상기 평탄화 공정은, 화학기계적 연마(CMP) 또는 에치백 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 상변화 재료층(ML')의 상부 표면이 층간 절연막(20)과 동일한 높이가 될 때까지 수행될 수 있다. 이후, 상변화 재료층(ML')과 전기적으로 연결되는 제 2 전극(TE)을 형성함으로써 메모리 셀을 완성할 수 있다.
다른 실시예에서는, 상기 평탄화 공정 이후, 상기 콘택 홀 내부로 상기 상변화 재료층(ML')을 더 리세스시켜 상기 콘택 홀 내부에 홈을 만들고, 다른 상변화 재료막(도 1c의 ML2 참조) 및/또는 제 2 전극(TE)을 형성할 수 있다.
필요에 따라, 상기 콘택 홀 내에 상변화 재료층(ML')을 형성한 후, 리플로우 공정이 더 수행될 수도 있다. 이 경우, 상기 리플로우 공정은 상변화 재료층(ML') 내의 상기 Sb/Se 접촉 계면이 소실되지 않도록 제한된 온도 범위에서 수행될 수 있다.
일부 실시예에서, 상변화 재료층(ML')은 버퍼층을 더 포함할 수도 있다. 예를 들면, Sb 층(ML1)/Se 층(ML2)의 한 쌍의 적층 구조가 완성될 때만다 버퍼층(미도시)이 제공될 수 있다. 상기 버퍼층은 구동시, Sb 층과 Se 층 사이의 원자 확산 방향을 제한하는 확산 방지막으로서 역할할 수 있다. 또한, 상기 버퍼층은 프로그래밍을 위한 주울 열을 상변화 재료막 내부에 집중시킬 수 있는 이점이 있다. 이 경우, 상기 버퍼층은 안티몬을 포함하는 게르마늄-안티몬(GeSb)일 수 있다.
도 2b를 참조하면, 도 2a에서와 같이 상변화 재료층(ML')을 형성하고, 연속적으로 제 2 전극이 될 도전층(TE')을 형성할 수도 있다. 이후, 도전층(TE')과 상변화 재료층(ML') 상에 식각 마스크막을 형성하고, 연속적으로 패터닝함으로써, 도 1a와 같이 상변화 재료막(ML)과 제 2 전극(TE)의 폭이 서로 동일한 메모리 셀을 형성할 수 있다.
도 2a 및 도 2b를 참조하여 개시된 실시예는 콘택 홀 내에 상변화 메모리막을 형성하는 방법에 관한 것이지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 제 1 전극(BE)이 층간 절연막(20)의 표면 상으로 노출되어 있는 기판(10) 상에, 전술한 바와 같이, 복수의 Sb 원자들(ML1), 및 복수의 Se 원자들(ML2)을 적어도 1회 이상 층상으로 교번하여 반복 증착하고, 그 결과물 상에 제 2 전극(TE)을 형성한 후, 패타닝하면, 도 1a에 도시된 바와 같은 메모리 셀 구조를 얻을 수도 있다.
도 3은 본 발명의 다양한 실시예들 및 비교 실시예에 따른 메모리 셀들의 온도에 대한 면저항 의존성을 나타내는 그래프이다. 도 3에서, 곡선 La, Lb, 및 Lc는, 각각 Se-과잉 조성인 Sb4Se6 재료막(이하, 제 1 실시예의 상변화 재료막이라 함), 1 : 1 화학양론을 만족하는 Sb4Se4 재료막(이하, 제 2 실시예의 상변화 재료막이라 함), 및 Sb-과잉 조성인 Sb6Se4 재료막(이하, 제 3 실시예의 상변화 재료막이라 함)을 이용한 메모리 셀의 분석 결과이다. 곡선 R은 이들 실시예들과의 비교를 위하여, Sb와 Se의 동시 스퍼터링에 의해 증착되고 1 : 1 화학양론을 만족하는 Sb4Se4 합금막을 이용한 메모리 셀의 분석 결과이다.
상기 제 1 실시예의 상변화 재료막, 상기 제 2 실시예의 상변화 재료막, 및 상기 제 3 실시예의 상변화 재료막은, 도 2a 및 도 2b를 참조하여 개시된 바와 같이, 복수의 Sb 원자들과 복수의 Se 원자들을 층상으로 반복 적층하여, 이들 층들 사이에 롱 레인지 오더(long range order)의 연속된 접촉 계면을 갖는 상분리 구조를 포함한다. 비교 실시예에 따른 Sb4Se4 합금막(곡선 R)은, Sb 원자들과 Se 원자들이 상기 합금막 내에 균일하게 혼재되어, 롱 레인지 오더를 갖는 연속된 접촉 계면이 존재하지 않는 점에서 실시예들의 상변화 재료막들과 구별된다.
도 3을 참조하면, 상온으로부터 300 ℃까지 제조된 메모리 셀의 어닐링 온도를 증가시키면, 제 1 내지 제 3 실시예의 상변화 재료막들과 상기 Sb4Se4 합금막에서 모두 면저항이 고저항 상태에서 저저항 상태로 변화된다. 제 1 실시예의 상변화 재료막(곡선 La)은 약 500 MΩ에서 약 30 MΩ 정도의 저항값의 차이를 보인다. 반면에, 제 2 실시예의 상변화 재료막(곡선 Lb)은 약 200 MΩ에서 약 1.7 KΩ의 큰 저항값 차이를 보이며, 제 3 실시예의 상변화 재료막(곡선 Lc)도 약 3 MΩ에서 약 10 Ω으로 큰 저항값 차이를 보인다.
저항값의 차이가 클수록 독출 마진이 증가하기 때문에, SbmSen 재료막의 화학양론 m : n은 제 2 실시예 및 제 3 실시예의 상변화 재료막의 화학양론을 포함하는 m = n 또는 m > n 일 수 있다. 제 3 실시예의 상변화 재료막은 상변화 후의 저항값이 Sb 벌크 재료의 저항값에 상당하는 것은 주목할만 하다. 반면에, 제 1 실시예의 상변화 재료막은 저항값 30 MΩ이어서, 보고된 사방정계 구조를 갖는 Sb2Se3 막의 저항값과 유사함을 알 수 있다.
전술한 바와 같이, 제 1 내지 제 3 실시예의 상변화 재료막들은 모두 200 ℃ 이하의 온도에서 얻어지는 제 1 단계 저항 변화와 250 ℃ 내지 280 ℃ 사이에서 얻어지는 2 단계의 저항 변화를 겪는다. 실시예들 중 제 2 실시예의 상변화 재료막은, 200 MΩ 에서 30 MΩ로(제 1 단계 저항 변화), 및 30 MΩ에서 1.7 KΩ로(제 2 단계 저항 변화)의 차이가 큰 2 레벨의 저항 변화를 보이며, 제 1 단계 저항 변화의 임계 온도도 상대적으로 낮은 170 ℃이다. 따라서, 더욱 바람직하게는, SbmSen 상변화 재료막의 화학양론 m : n은 m = n 일 수 있다.
본 발명의 실시예들과 달리, 비교예의 상변화 재료막(곡선 R)은 상온으로부터 300 ℃까지 어닐링시 제 1 단계 저항 변화만 나타난다. 특히, 동일한 화학양론을 갖는 제 2 실시예의 상변화 재료막과 비교시, 비교예의 상변화 재료막은 비교적 높은 약 235 ℃에서 상변화를 겪는다. 이로부터, 본 발명의 실시예의 상변화 재료막들이 2 단계의 저항 변화를 갖는 것은 비교예의 상변화 재료막에서 나타나지 않는 새로운 준안정(metastable)의 2 차 결정상 때문이며, 상기 접촉 계면을 포함하는 상분리 구조가 상기 2 차 결정상을 생성하기에 유리하다는 것을 알 수 있다. 이하에서는, 상기 새로운 준안정 2차 결정상에 관하여 더욱 상세히 개시한다.
도 4a 내지 도 4d는 상변화 재료막들 각각의 증착 상태 및 저항 변화가 나타나는 온도 구간(도 3의 화살표로 표시된 온도)에서의 X선 회절 패턴 이미지들이다. 도 4a 내지 도 4c는, 각각, 도 3을 참조하여 전술한 제 1 내지 제 3 실시예의 상변화 재료막들의 패턴 이미지들이며, 도 4d는 도 3의 비교 실시예의 Sb4Se4 합금막의 패턴 이미지이다. 이들 그래프에서, 사각형(■)으로 표시된 피크는 Sb2Se3 사방정계 결정 구조의 특성 피크이고, 원(●)으로 표시된 피크는 Sb4Se4 단사정계 결정 구조의 특성 피크이며, 삼각형(▲)으로 표시된 피크는 Sb 능면정계 결정 구조의 특성 피크이다.
도 4a를 참조하면, 제 1 실시예의 상변화 재료막에서는 저항 변화가 나타나는 제 1 단계 저항 변화 및 제 2 단계 저항 변화의 구간에 속하는 온도에서 모두 Sb2Se3 사방정계 결정 구조의 특성 피크만이 관찰된다. 이것은 제 1 실시예의 상변화 재료막이 사방정계의 결정 구조를 갖는 Sb2Se3의 알려진 면저항과 동일한 면저항을 갖는 것과 일치한다. 또한, 생성된 Sb2Se3 사방정계 결정 구조의 화학양론은 제 1 실시예의 막 형성시의 초기 화학양론과 일치함을 알 수 있다.
이와 같이 제 1 실시예의 상변화 재료막에서 Sb2Se3 사방정계 결정 구조의 특성 피크만이 관찰됨에도 불구하고, 도 3a를 참조하여 설명한 바와 같이, 제 1 실시예의 상변화 재료막은 2 단계의 저항 변화를 갖는다. 이것은, 우세한 Sb2Se3 사방정계 결정 구조와 다른 준안성 상태의 결정상이 상기 상변화 재료막 내에 어느 정도 생성되기 때문인 것으로 여겨진다. 그러나, 그에 따른 저항 변화가 크지 않은 것으로부터 이러한 준안정 상태의 결정상은 우세하지 않음을 알 수 있다.
도 4b 및 도 4c를 참조하면, 제 2 및 제 3 실시예의 상변화 재료막에서는, Sb2Se3 사방정계 결정 구조의 특성 피크와 함께, Sb4Se4 단사정계 결정 구조의 특성 피크가 모두 관찰된다. 특히, 제 2 실시예의 상변화 재료막에서는 제 1 단계 저항 변화 구간의 온도에 해당하는 200 ℃에서 Sb4Se4 단사정계 결정 구조의 특성 피크가 현저하게 관찰된다. 이러한 특성 피크는 제 2 단계 저항 변화 구간인 256 ℃에서는 사라지며, 2 단계에서는 Sb2Se3 사방정계 결정 구조 및 Sb 능면정계 결정 구조의 특성 피크만이 관찰된다. 상기 Sb 능면정계 결정 구조의 특성 피크는 안정된 Sb2Se3 사방정계 결정 구조가 형성된 후, 상변화 재료막 내에 잔류하는 Sb 원자들이 응집하여 형성된 결정 구조에 기인할 수 있다.
도 4d를 참조하면, Sb 원자들/Se 원자들의 상분리 구조로부터 제공되는 접촉 계면을 포함하지 않는 비교 실시예의 Sb4Se4 합금막에서는, 어닐링하기 전의 초기 합금막의 화학양론이 1 : 1 임에도 불구하고, 열역학적으로 안정한 Sb2Se3 사방정계 결정 구조의 특성 피크만이 관찰될 뿐, 도 4b에서와 같은 Sb4Se4 단사정계의 특성 피크는 나타나지 않는다.
상기 X선 회절 분석 결과로부터, SbmSen 상변화 재료막의 2 단계의 저항 변화는 약 170 ℃ 에서 결정화되기 시작하는 Sb4Se4 단사정계 결정 구조를 갖는 준안성 결정상 때문임을 알 수 있다. 따라서, 이러한 준안정 결정상이 갖는 저항값에 비트 정보를 할당함으로써 멀티비트 동작이 가능한 가변 저항 메모리 소자가 제공될 수 있다.
도 5는 상기 제 2 실시예의 상변화 재료막을 포함하는 메모리 셀의 I-V 특성을 나타내는 그래프이다.
도 5를 참조하면, 제 2 실시예의 상변화 재료막은, 1.65 V, 2.02 V 및 4.28 V에서 전류가 증가되는 것이 관찰되었다. 각 전류 구간(S1, S2, S3, S4)은, 온도 증가에 따른 결정화 순서에 따라, 비정질 상태(S1); Sb4Se4 단사정계 결정 구조(S2); 및, Sb2Se3 사방정계 결정 구조(Sb 능면정계 결정 구조를 더 포함할 수 있음)(S3)에 각각 대응되며, 이들은 서로 구별되는 저항 상태를 갖는다. 3 개의 저항 상태에 비트 정보를 대응시킴으로써 멀티 비트 기록 밀도를 얻을 수 있다. 가변 저항 메모리 소자의 구동 측면에서, 상기 S1 상태는 리셋 상태가 되고, 상기 S2 및 S3는 각각 제 1 및 제 2 셋 상태가 될 수 있다.
전술한 바와 같이, 상기 Sb4Se4 단사정계 결정 구조는, SbmSen 재료막의 화학양론 m : n이 m = n 또는 m > n 을 만족할 때 우세하게 생성되며, 바람직하게는, m = n 일 때, 우세하게 형성될 수 있다. 또한, 비교 실시예로부터 알 수 있듯이, 상기 SbmSen 재료막이 1 : 1의 화학양론을 갖더라도 상기 SbmSen 재료막 내에 Sb 원자들과 Se 원자들 사이의 상분리에 의한 접촉 계면이 없다면 준안정 결정상인 상기 Sb4Se4 단사정계 결정 구조는 나타나지 않는다.
전술한 실시예들의 상변화 재료막은 복수의 Sb 원자들의 층과 복수의 Se 원자들의 층 구조가 서로 접촉하여, 상기 상변화 재료막 구조 내에서 이들의 표면이 서로 접하여 제공되는 접촉 계면에 관하여 개시하고 있지만, 전술한 바와 같이, 복수의 Sb 원자들과 복수의 Se 원자들 중 어느 하나는 막 구조를 가지고, 다른 하나는 상기 막 구조 내에 분산되고 응집 반응에 의해 클러스터화됨으로써 서로 상분리될 수 있으며, 이로써 상기 상변화 재료막 내에 상기 Sb4Se4 단사정계 결정 구조를 얻을 수 있는 접촉 계면이 제공될 수 있다.
전술한 화학양론과 막 구조에 관한 특징들은 상변화 재료막 전체에 걸쳐 구현되는 것에 한정되지 않으며, 상기 상변화 재료막의 일부, 예를 들면, 활성 영역에만 이러한 특징들이 구현되어도 동일하거나 이와 유사한 효과를 얻을 수 있을 것이다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀들의 어레이(1010)를 포함하는 가변 저항 메모리 소자(1000)를 도시하는 블록도이다.
도 6을 참조하면, 워드라인 디코더/드라이버(1020)는 복수의 워드 라인들(1030)에 전기적으로 연결된다. 비트라인 디코더(1040)는 복수의 비트라인들(1050)에 연결되어 어레이(1010) 내의 메모리 셀(도 1a의 100A 참조)에 데이터를 입력하거나 데이터를 독출한다. 버스(1060)를 통하여 어드레스가 워드라인 디코더/드라이버(1040)와 비트라인 디코더(1040)로 전달될 수 있다. 센싱 증폭기/데이터 입력기(1070)가 데이터 버스(1080)를 통하여 비트라인 디코더(1040)에 결합될 수 있다. 데이터가 데이터 입력 라인(1090)을 통해 메모리 소자(1000)의 입/출력 단자로부터 센싱 증폭기/데이터 입력기(1070)로 제공될 수 있다.
일부 실시예에서는, 일반적인 목적의 프로세서 또는 특수 목적의 프로세서와 같은 연산 회로(1100)가 가변 저항 메모리 소자(1000) 내에 삽입될 수 있다. 데이터가 데이터 출력 라인(1110)을 통하여 가변 저항 메모리 소자(1000)의 외부 또는 내부로 전달될 수 있다. 제어기(1200)는 메모리 셀들의 어레이(1010)에 입력되는 독출 전압 펄스, 셋 펄스 및 리셋 펄스과 같은 전압 펄스들을 제어할 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 상변화 재료막은 가변 저항 메모리 소자뿐만 아니라, 가변 저항체로서 퓨즈, 안티 퓨즈와 같은 퓨즈 구조나 FPGA와 같은 논리 소자의 논리 게이트로서 응용될 수도 있다. 또한, 본 명세서에 첨부된 도면들을 참조하여 개시된 메모리 셀을 포함하는 가변 저항 메모리 소자는 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 가변 저항 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 가변 저항 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 가변 저항 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
다른 실시 태양으로서, 가변 저항 메모리 소자를 포함하는 전자 시스템이 제공될 수 있다. 상기 전자 시스템은, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 고상 드라이브(SSD), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (20)
- 복수의 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자로서,
상기 복수의 메모리 셀들 각각은,
제 1 및 제 2 전극들; 및
상기 제 1 전극과 상기 제 2 전극들 사이에 배치되는 SbmSen 재료막을 포함하며,
상기 SbmSen 재료막은, 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 포함하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 SbmSen 재료막의 화학양론 m : n은 m = n 또는 m > n 을 만족하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 SbmSen 재료막의 화학양론 m : n은 m = n 을 만족하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 복수의 메모리 셀들의 어레이에 셋(set) 및 리셋(reset) 펄스를 인가하는 프로그래밍 모드를 가지며, 상기 SbmSen 재료막 내부에 Sb4Se4 단사정계 결정 구조를 형성하기 위한 제 1 셋 펄스를 인가하는 회로를 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 4 항에 있어서,
상기 회로는, 상기 SbmSen 재료막 내부에 Sb2Se3 사방정계(orthorhombic) 구조를 형성하기 위한 제 2 셋 펄스를 인가하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 4 항 또는 제 5 항에 있어서,
상기 제 1 및 제 2 셋 펄스는 상기 SbmSen 재료막을 170 ℃ 내지 280 ℃ 범위 내로 가열하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 복수의 Sb 원자들 및 상기 복수의 Se 원자들 중 적어도 어느 하나는 층 구조를 갖는 것을 특징으로 가변 저항 메모리 소자. - 제 7 항에 있어서,
상기 복수의 Sb 원자들 및 상기 복수의 Se 원자들은 각각 제 1 및 제 2 층 구조를 가지며, 상기 제 1 및 제 2 층 구조들은 서로 교번하여 반복 적층되는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 복수의 Sb 원자들은 Sb 삼방정계 (trigonal) 응집(segregation) 구조를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 전극들 중 어느 하나의 전극과 상기 SbmSen 재료막 사이에 제 2 상변화 재료막을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 10 항에 있어서,
상기 제 2 상변화 재료막은 Ge2Sb2Te5, In0 .5Sb2Te2 .9, Sb2Te3, Ge7 .5Sb92 .5, GeSb2Te3, GeSb2Te4, BiSe, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 및 AgInSbTe 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 복수의 메모리 셀들의 어레이를 포함하는 가변 저항 메모리 소자로서,
상기 복수의 메모리 셀들 각각은,
제 1 및 제 2 전극들; 및
상기 제 1 전극과 상기 제 2 전극들 사이에 배치되는 SbmSen 재료막을 포함하며,
상기 SbmSen 재료막 내에 제 1 셋 펄스를 인가하여 생성되는 Sb4Se4 단사정계 결정 구조에 의한 제 1 저항값에 제 1 비트 정보를 할당하는 가변 저항 메모리 소자. - 제 12 항에 있어서,
상기 상기 SbmSen 재료막 내에 제 2 셋 펄스를 인가하여 생성되는 Sb2Se3 사방정계 결정 구조에 의한 제 2 저항값에 제 2 비트 정보를 할당하는 가변 저항 메모리 소자. - 제 12 항에 있어서,
제 1 및 제 2 전극들 중 어느 하나의 전극과 상기 SbmSen 재료막 사이에 제 2 상변화 재료막을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 14 항에 있어서,
상기 제 2 상변화 재료막은 Ge2Sb2Te5, In0 .5Sb2Te2 .9, Sb2Te3, Ge7 .5Sb92 .5, GeSb2Te3, GeSb2Te4, BiSe, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 및 AgInSbTe 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제 1 전극을 형성하는 단계;
상기 제 1 전극 상에 SbmSen 재료막을 형성하는 단계; 및
상기 SbmSen 재료막 상에 제 2 전극을 형성하는 단계를 포함하며,
상기 SbmSen 재료막은 복수의 Sb 원자들과 복수의 Se 원자들이 서로 접촉하는 상분리 구조를 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 16 항에 있어서, 상기 SbmSen 재료막을 형성하는 단계는,
상기 복수의 Sb 원자들의 제 1 층, 및 상기 복수의 Se 원자들의 제 2 층을 교번시켜 적층하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 SbmSen 재료막의 화학양론 m : n은 m = n 또는 m > n 을 만족하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 SbmSen 재료막의 화학양론 m : n은 m = n 을 만족하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 SbmSen 재료막을 형성하는 단계는, 이퓨전 셀, 분자빔 에피택시 및 원자층 증착법 중 어느 하나 또는 이들의 조합에 의해 수행되는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
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