KR101331859B1 - 3차원 비휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

3차원 비휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 실시예들은 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 3차원 비휘발성 메모리 장치는, 서로 평행하게 이격된 복수의 도전성 라인들; 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함한다.

Description

3차원 비휘발성 메모리 장치 및 이의 제조 방법{3-dimensional non-volatile memory device and method of fabricating the same}
본 발명은 비휘발성 메모리 기술에 관한 것으로서, 더욱 상세하게는, 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리인 플래시 메모리 소자가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리로서 가역적으로 변환될 수 있는 재료막을 이용한 비휘발성 메모리 소자가 주목을 받고 있다.
통상적으로 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 높은 수준의 미세화 기술이 요구될수록 반도체 제조 설비 및/또는 반도체 제조 공정의 어려움으로 인하여 집적도는 점차 한계에 다다르고 있다.
이러한 제약을 극복하기 위해, 최근 3차원 구조를 갖는 반도체 메모리 장치가 제안되고 있다. 하지만, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 지속적인 고집적화의 요구에 대응하여 간단한 구조를 가지면서도 고집적화가 가능한 3차원 비휘발성 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 3차원 비휘발성 메모리 장치를 용이하고 신뢰성 있게 제조할 수 있는 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치는, 서로 평행하게 이격된 복수의 도전성 라인들; 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함할 수 있다.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서는, 상기 교차 영역들 사이에 상기 비휘발성 정보 저장막 패턴과 직렬 연결되는 선택 다이오드막 패턴을 더 포함할 수도 있다. 이 경우, 상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴은 상기 복수의 도전성 라인들을 둘러쌀 수 있다. 또한, 상기 3차원 비휘발성 메모리 장치는 상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴 사이에 삽입 전극층을 더 포함할 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치는, 기판 상에 상기 기판의 주면과 평행한 제 1 방향으로 연장된 라인 패턴들을 포함하며, 상기 라인 패턴들은 상기 제 1 방향과 다른 제 2 방향 및 제 3 방향으로 서로 평행하게 이격되어 3차원적으로 배치되는 복수의 도전성 라인들; 상기 기판 상에 상기 제 2 방향 및 상기 제 3 방향으로 연장되고, 상기 제 1 방향으로 서로 평행하게 이격되어 상기 복수의 도전성 라인들을 가로지르는 복수의 도전성 평판들; 상기 복수의 도전성 평판들 사이에 배치되는 절연막 패턴; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함할 수 있다.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 또한, 일부 실시예에서는, 상기 교차 영역들 사이에 상기 비휘발성 정보 저장막 패턴과 직렬 연결되는 선택 다이오드막 패턴을 더 포함할 수도 있다. 또한, 상기 3차원 비휘발성 메모리 장치는 상기 절연막 패턴 및 상기 복수의 도전성 라인들을 연속적으로 관통하는 지지 구조를 더 포함할 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법은, 서로 평행하게 이격된 복수의 도전성 라인들을 형성하는 단계; 상기 복수의 도전성 라인들 상에, 비휘발성 정보 저장막 패턴을 형성하는 단계; 및 상기 비휘발성 정보 저장막 패턴 상에 상기 복수의 도전성 라인들과의 교차 영역이 정의되도록, 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들을 형성하는 단계를 포함할 수 있다.
일부 실시예에서, 상기 비휘발성 정보 저장막 패턴을 형성하는 단계는, 상기 복수의 도전성 라인들 상에 비휘발성 정보 저장막을 형성하는 단계; 및 상기 비휘발성 정보 저장막을 일정한 간격으로 패터닝하여 상기 비휘발성 정보 저장막 패턴을 형성하는 단계를 포함할 수 있다.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서는, 상기 비휘발성 정보 저장막 패턴과 함께 적층 구조를 형성하는 선택 다이오드막 패턴을 형성하는 단계가 더 수행될 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 제 1 희생막들 및 제 1 도전막들을 교번하여 반복적으로 적층하는 단계; 적층된 상기 제 1 희생막들 및 상기 도전막들을 제 1 방향으로 연속적으로 라인 패터닝하여, 서로 평행하게 이격된 복수의 적층 라인 패턴들을 형성하는 단계; 상기 복수의 적층 라인 패턴들 내에 잔존하는 상기 제 1 희생막들의 적어도 일부를 제거하여 도전성 라인 패턴들을 노출시키는 단계; 상기 노출된 도전성 라인 패턴들 상에 비휘발성 정보 저장막을 형성하는 단계; 상기 기판 상에 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들을 형성하는 단계를 포함할 수도 있다.
일부 실시예에서는, 상기 비휘발성 정보 저장막을 형성하는 단계와 상기 복수의 도전성 평판들을 형성하는 단계 사이에, 상기 기판 상에, 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들을 매립하는 제 2 희생막을 형성하는 단계; 상기 제 2 희생막을 상기 제 1 방향과 다른 제 2 방향으로 라인 패터닝하여, 상기 도전성 라인 패턴들과 교차하는 제 2 희생막 패턴들을 형성하고, 상기 제 2 희생막 패턴들 사이에 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 1 부분을 노출시키는 단계; 상기 제 2 희생막 패턴들 사이에 노출된 상기 도전성 라인 패턴들의 상기 제 1 부분을 매립하도록, 상기 제 2 희생막 패턴들 사이에 절연막 패턴들을 형성하는 단계; 상기 제 2 희생막 패턴들을 제거하여, 상기 절연막 패턴들 사이에 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 2 부분을 노출시키는 단계가 더 수행될 수 있다. 이 경우, 상기 도전성 평판들은, 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 2 부분을 매립하도록 상기 절연막 패턴들 사이에 형성될 수 있다.
일부 실시예에서는, 상기 비휘발성 정보 저장막 위에 또는 아래에 다이오드막을 형성하는 단계가 더 수행될 수 있다. 다른 실시예로서, 상기 비휘발성 정보 저장막 위에 또는 아래에 다이오드막을 형성하는 단계에 후속하여, 상기 도전성 라인 패턴들의 상기 제 1 부분을 노출시키는 단계와 상기 절연막 패턴들을 형성하는 단계 사이에, 상기 제 2 희생막 패턴들 사이에 노출된 상기 다이오드막을 제거하여 다이오드막 패턴을 형성하는 단계가 더 수행될 수도 있다. 이 경우, 상기 제 2 희생막 패턴들 사이에 노출된 상기 다이오드막과 함께 상기 비휘발성 정보 저장막을 연속적으로 제거하는 단계가 더 수행될 수 있다.
일부 실시예에서는, 상기 교번하여 반복적으로 적층된 제 1 희생막들 및 제 1 도전막들을 관통하는 복수의 관통 홀들을 형성하는 단계; 및 상기 복수의 관통 홀들을 채우는 지지 구조를 형성하는 단계가 더 수행될 수 있다.
본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치에 따르면, 라인 형태의 복수의 도전성 라인들과 평면 형태의 복수의 도전성 평판들을 교차시켜 메모리 셀을 정의함으로써, 크로스 바 타입의 3차원 어레이 구조를 제공할 수 있다. 그에 따라, 4F2까지 3차원 메모리 셀 어레이의 디자인이 가능하여, 간단한 구조를 가지면서도 고집적화가 가능한 3차원 비휘발성 메모리 장치가 제공될 수 있다.
또한, 본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법에 따르면, 복수의 도전성 라인들, 비휘발성 정보 저장막 패턴 및 복수의 도전성 평판들을 형성함으로써, 전술한 이점을 갖는 3차원 비휘발성 메모리 장치를 용이하고 신뢰성 있게 제조할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 개략적으로 도시하는 사시도, 도 1b는 도 1a의 선 IB-IB'를 따라 절취한 단면도이며, 1c는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 셀 어레이의 비휘발성 정보 저장막 적층 구조를 개략적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법을 순서대로 도시하는 사시도들이다.
도 4은 도 3k의 선 Ⅳ-Ⅳ'를 따라 절취된 3차원 비휘발성 메모리 장치의 단면도를 도시한다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순서대로 도시하는 사시도들이다.
도 6은 도 5f의 선 Ⅵ-Ⅵ'를 따라 절취한 단면도이다.
도 7는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 전자 시스템의 일 예를 도시하는 블록도이다.
도 8은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 메모리 카드의 일 예를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 개략적으로 도시하는 사시도이며, 도 1b는 도 1a의 선 IB-IB'를 따라 절취한 단면도를 나타내며, 도 1c는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 셀 어레이의 일부를 개략적으로 도시한다.
도 1a 및 도 1b를 참조하면, 셀 어레이(1000)는 서로 평행하게 이격된 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 포함한다. 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은, 도 1a에 도시된 바와 같이, 기판(100)의 주면과 평행한 제 1 방향(예를 들면, x 방향)으로 연장된 도전성 패턴들일 수 있다. 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은, x 방향과는 다른 제 2 방향(예를 들면, y 방향)과 제 3 방향(예를 들면, z 방향)으로 서로 평행하게 이격 배치되어 3차원으로 배열될 수 있다.
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 y 방향으로 3번 반복 배열되어 있지만, 이는 예시적이며, 메모리 장치의 용량에 따라 2 또는 4 번 이상으로 반복 배열될 수도 있다. 또한, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 z 방향으로 2 번 반복 배열되어 있지만, 이는 예시적이며, 마찬가지로, 2 또는 4 번 이상으로 반복 배열될 수도 있다.
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)의 폭 방향 단면은, 도 1a에 도시된 바와 같이, 사각형일 수 있지만 이에 제한되는 것은 아니며, 원형 또는 타원 다면을 가질 수 있다. 또한, 도시된 실시예에서, 상기 라인 패턴은 솔리드 형태이지만, 중공형 파이프 형태를 가질 수도 있다. 또한, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)의 표면은 후술하는 비휘발성 정보 저장막 패턴들의 프로그래밍 영역을 한정하기 위해 홈부 또는 돌출부와 같은 입체적 패턴을 가질 수도 있다.
셀 어레이(1000)는 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들(WP1, WP2, WP3)을 포함한다. 복수의 도전성 평판들(WP1, WP2, WP3)은 소정의 두께(w)를 갖는 평판 패턴일 수 있다. 복수의 도전성 평판들(WP1, WP2, WP3)은, 제 1 방향(x 방향)과 다른 제 2 방향(y 방향) 및 제 3 방향(z 방향)으로 연장될 수 있다.
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 복수의 도전성 평판들(WP1, WP2, WP3)은 x 방향, y 방향 및 z 방향으로 3차원적으로 배열된 교차 점들을 정의한다. 상기 교차 점은 도전성 평판들(WP1, WP2, WP3)이 폭 w를 갖기 때문에 폭 w를 갖는 교차 영역이 될 것이다. 상기 교차 영역들 사이에 각각 비트 값을 저장할 수 있는 비휘발성 정보 저장막 패턴(SM)이 배치될 수 있다. 상기 교차 점들에 배치되는 비휘발성 정보 저장막 패턴(SM)은 각각 단위 메모리 셀을 정의할 수 있다.
비휘발성 정보 저장막 패턴(SM)은, 도 1b에 도시된 바와 같이, 폭 w를 갖는 교차 영역들(점선 SR로 표시된 영역) 내에 국지적으로 배치될 수 있다. 그러나, 이는 예시적이며, 다른 실시예에서, 비휘발성 정보 저장막 패턴(SM)은 교차 영역들(SR)로부터 연장되어 복수의 도전성 평판들(WP1, WP2, WP3) 사이의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 상에도 배치될 수 있다.
비휘발성 정보 저장막 패턴(SM)은 전기적 신호에 의해 전기적 저항값이 가역적으로 변할 수 있고, 비휘발성 메모리 동작 구현을 위해 외부에서 에너지가 인가되지 않더라도 상기 전기적 저항값이 그대로 유지될 수 있는 상변화 재료, 가변 저항성 재료, 프로그래밍 가능한 금속화셀(programmable metallization cell: PMC), 자성체 재료, 또는 이들의 조합을 포함할 수 있다
상기 상변화 재료는, 비정질 상태에서 결정질 상태로 또는 그 반대로 가역적으로 전환될 수 있으며, 그에 따라 서로 다른 저항값을 갖는 재료이다. 일반적으로, 상기 상변화 재료는, 비정질 상태에서는 고저항을 갖고, 결정질 상태에서는 저저항을 갖는다. 상기 상변화 재료는, 예를 들면, GeSbTe계 재료, 즉, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4 중 어느 하나 또는 이들의 조합과 같은 칼코게나이드계 화합물을 포함할 수 있다. 또는, 다른 상변화 재료로서, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 또는 AgInSbTe 가 있으며, 이들은 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 또한, 전술한 재료들에, 불순물 원소, 예를 들면, B, C, N, P와 같은 비금속 원소가 더 도핑된 재료가 적용될 수도 있다.
본 발명의 실시예들에서 요구되는 상변화는 완전 결정 상태와 완전 비정질 상태 사이에서의 전환에 한정되지 않으며, 완전 결정 상태 및 완전 비정질 상태의 전체 스펙트럼 내에서 차이를 검출할 수 있을 정도의 서로 다른 두 상태간의 전환도 포함한다. 또한, 상기 상변화는 비휘발성 정보 저장막 패턴 전체에 걸쳐 일어날 수도 있으며, 일부에 걸쳐 일어날 수도 있는 것이다. 이와 같이, 일부에 걸쳐서 상변화 재료가 일어날 수 있기 때문에, 전술한 바와 같이, 비휘발성 정보 저장막 패턴(SM)은 반드시 교차 영역들(SR) 내에 국지적으로 존재할 필요는 없는 것이다.
다른 실시예에서, 비휘발성 정보 저장막 패턴(SM)은, 상기 상변화 재료와 유사하게 전기적 신호에 의해 저저항 상태와 고저항 상태 사이에서 가역적으로 변할 수 있는 상기 가변 저항성 재료를 포함할 수도 있다. 상기 가변 저항성 재료의 예로서, SrTiO3, SrZrO3, Nb:SrTiO3와 같은 페로브스카이트계 산화물 또는 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONiOx와 같은 전이 금속 산화물이 있다.
상기 페로브스카이트계 산화물 및 전이 금속 산화물은 전기적 펄스에 따른 저항값의 스위칭 특성이 나타난다. 이러한 스위칭 특성을 설명하기 위하여, 도전성 필라멘트, 계면 효과 및 트랩 전하와 관련된 다양한 메커니즘들이 제안되고 있지만, 이러한 메커니즘들이 명확한 것은 아니다. 그러나, 이들 재료는, 공통적으로 비휘발성 메모리 응용에 적합한 미세 구조 내에 전자에 의한 전류에 영향을 미치는 일종의 이력(hysterisis)을 갖는 인자를 가지고 있기 때문에 비휘발성 정보 저장막 패턴(SM)으로서 응용될 수 있다.
상기 이력은 인가 전압의 극성에 무관한 단극성(unipolar) 저항 재료와 양극성(bipolar) 저항 재료에 따라 구별되는 특성을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 비휘발성 정보 저장막 패턴(SM)은 단극성 저항 재료로만 이루어지거나, 양극성 저항 재료로만 이루어질 수 있다. 또는, 비휘발성 정보 저장막 패턴(SM)은 상기 단극성 저항 재료로 이루어진 막과 양극성 저항 재료로 이루어진 막의 적층 구조체를 포함함으로써 멀티 비트 구동을 하도록 설계될 수도 있다.
다른 실시예에서는, 비휘발성 정보 저장막 패턴(SM)은 프로그래머블 금속화 셀(PMC)을 포함할 수도 있다. 상기 PMC 재료는 전기화학적으로 활성인, 예를 들면 산화 가능한 은(Ag), 테루륨(Te), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti)와 같은 금속 전극과 상대적으로 비활성인 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 및 로듐(Rh)과 같은 금속 전극으로 이루어진 2개의 금속 전극들과 이들 사이에 배치되고 슈퍼 이온 영역들을 갖는 전해질 물질을 포함할 수 있다. 상기 전극들 중 적어도 어느 하나는 도전성 라인들 또는 도전성 평판들에 의해 구현될 수도 있다.
상기 PMC 재료는, 상기 전해질 재료 내에서 슈퍼 이온 영역들의 물리적 재배치를 통해서 저항 변화 또는 스위칭 특성을 나타낸다. 상기 슈퍼 이온 영역들을 갖는 전해질 물질은, 예를 들면, 게르마늄셀레늄 화합물(GeSe) 재료와 같은 베이스 글래스 재료(base glass material)일 수 있다. 상기 GeSe 화합물은 칼코게나이드 글래스 또는 칼로게나이드 재료로 지칭될 수도 있다. 이러한 GeSe 화합물에는, Ge3Se7, Ge4Se6 또는 Ge2Se3이 있다. 다른 실시예에서는, 다른 공지의 재료가 이용될 수도 있을 것이다.
다른 실시예로서, 비휘발성 정보 저장막 패턴(SM)은 자성체 재료를 포함할 수도 있다. 상기 자성체 재료는, 예를 들면, Mg, Ni, CO, 및/또는 Fe의 조합을 포함하는 조성물일 수 있다. 이 경우, 비휘발성 정보 저장막 패턴(SM)은 거대자기저항(GMR: Giant Magneto Resistive) 소자와 터널링자기저항(TMR:Tunneling Magneto Resistance)소자로서 응용될 수 있다. 특히, 터널링 자기저항 소자의 경우, 비휘발성 정보 저장막 패턴(SM)은, 이들 자성체 재료로 이루어진 막과 함께 적합한 절연막의 적층 구조체에 의해 얻어지는 자성 터널링 접합(magnetic tunneling junction)을 포함할 수 있으며, 스핀 토크 전달 메모리를 구현할 수 있다.할 수도 있다.
전술한 비휘발성 정보 저장막 패턴(SM)에 관하여 전술한 재료들은 예시적이며, 본 발명이 이에 의해 한정되는 것은 아니다. 또한, 비휘발성 정보 저장막 패턴(SM)은 단일 층을 갖거나, 전술한 층들이 조합된 2 개 이상의 층들을 포함하는 적층 구조체를 가질 수 있음은 전술한 바와 같다.
교차 영역들(SR) 사이에 각각 배치되는 비휘발성 정보 저장 패턴들(SM)에 의해 구성하는 메모리 셀의 읽기 또는 프로그래밍시, 선택되지 않은 다른 인접하는 메모리 셀에서 일어나는 신호 간섭을 배제하기 위하여, 셀 어레이(1000)는 선택 다이오드막 패턴들(DI)을 더 포함할 수 있다. 선택 다이오드막 패턴들(DI)은 비휘발성 정보 저장 패턴들(SM)과 각각 전기적으로 직렬 연결될 수 있다. 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴들(DI)의 적층 순서와 관련하여, 도 1a에 도시된 바와 같이, 비휘발성 정보 저장막 패턴(SM) 상에 선택 다이오드막 패턴(DI)이 적층되는 방식일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 다른 실시예에서는, 선택 다이오드막 패턴들(DI) 상에 비휘발성 정보 저장막 패턴(SM)이 적층될 수도 있을 것이다.
선택 다이오드막 패턴(DI)은 정류 특성을 갖는 전기적 요소로서, P-N 접합 다이오드 또는 쇼트키 접합 다이오드일 수 있다. 상기 P-N 접합 다이오드의 경우에는, 비휘발성 정보 저장막 패턴(SM) 상에 이를 둘러싸는 P형 반도체층을 형성한 후, 상기 P형 반도체층 상에 N형 반도체층을 적층하고, 적절한 패터닝 공정을 수행하여 형성될 수 있다. 반대로, 정보 저장막 패턴(SM) 상에 이를 둘러싸는 N형 반도체층을 형성한 후, 상기 N형 반도체층 상에 P형 반도체층을 적층하고, 적절한 패터닝 공정을 수행하여 형성될 수 있다. 상기 쇼트키 접합 다이오드는, 비휘발성 정보 저장막 패턴들(SM) 상에 쇼트키 접합을 이루는 반도체층과 상기 반도체층과 오믹 접촉하는 도전층을 순차대로 또는 역순으로 적층한 후, 적절히 패터닝함으로써 형성될 수도 있다.
전술한 실시예들에서, 비휘발성 정보 저장막 패턴(SM) 및 선택 다이오드막 패턴(DI)은 교차 영역(SR)에서 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 둘러싸는 형태를 갖지만, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 비휘발성 정보 저장막 패턴(SM) 및 선택 다이오드막 패턴(DI) 중 어느 하나만이 도전성 라인(BL11, BL12, BL13; BL21, BL22, BL23)을 둘러싸는 형태를 가지거나 이들 모두 둘러싸지 않는 형태를 가질 수도 있다.
또 다른 실시예에서는, 도 1c에 도시된 바와 같이, 도전성 라인(BL) 상에 형성된 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이에, 삽입 전극층(IM)이 더 배치될 수 있다. 삽입 전극층(IM)은 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이의 원치 않는 부반응을 억제할 수 있는 장벽층으로서 기능할 수도 있다.
다시, 도 1a 및 도 1b를 참조하면, 3차원 비휘발성 메모리 장치를 제조하기 위해서는, 서로 평행하게 이격된 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 먼저 형성할 수 있다. 이후, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 상에 비휘발성 정보 저장막 및 다이오드막을 순차대로 또는 역순으로 둘러싸고 일정한 간격으로 패터닝하여, 메모리 셀 분리 공정을 수행할 수 있다. 비휘발성 정보 저장막은 단일 층 또는 복수의 적층 구조를 가질 수 있음은 전술한 바와 같으며, 단극 저항성 재료막과 양극 저항성 재료막을 중첩하여 상기 비휘발성 정보 저장막을 형성하는 경우, 상기 선택 다이오드막은 생략될 수도 있다.
상기 메모리 셀 분리 공정에 의해, 비휘발성 정보 저장막 패턴(SM) 및/또는 선택 다이오드막 패턴(DI)이 형성될 수 있다 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI)이 메모리 셀들을 형성한다. 후속하여, 상기 메모리 셀들 상에서 복수의 제 1 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 가로지르며 서로 평행하게 이격된 복수의 도전성 평판들(WP1, WP2, WP3)을 형성할 수 있다. 일부 실시예에서는, 비휘발성 정보 저장막, 다이오드막 사이에 삽입 도전막을 더 형성하여, 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이에 삽입 전극 패턴(IM)을 제공할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 2를 참조하면, 비휘발성 메모리 장치는 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23), 제 2 신호 라인들(W1, W2, W3), 및 직렬 연결된 가변 저항(R) 및 다이오드(D)를 포함할 수 있다. 가변 저항(R) 및 다이오드(D)는 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(W1, W2, W3) 사이에 각각 전기적으로 연결될 수 있다. 가변 저항(R)이 메모리 셀로서 기능하며, 다이오드(D)는 인접하는 메모리 셀들 사이의 간섭을 억제할 수 있다.
제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 사이에 연결된 메모리 셀인 가변 저항(R)에 액세스하기 위하여, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 독립적으로 선택될 수 있다. 이들 신호 라인들을 선택하기 위하여, 신호 라인들 중 적어도 어느 한 종류의 단부에는 선택 트랜지스터(미도시)가 각각 연결될 수 있다.
도 2와 함께 도 1a를 참조하면, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 도 1a의 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)에 각각 대응될 수 있다. 즉, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 1차원적인 라인 형태를 가질 수 있다. 제 2 신호 라인들(W1, W2, W3)은 도 1a의 복수의 도전성 평판들(W1, W2, W3)에 각각 대응될 수 있다. 즉, 제 2 신호 라인들(W1, W2, W3)은 2차원적인 평면 형태를 가질 수 있다.
또한, 가변 저항(R)은 도 1a의 비휘발성 정보 저장막 패턴(SM)에 대응되고, 다이오드(D)는 도 1a의 선택 다이오드막 패턴들(DI)에 대응될 수 있다. 다른 실시예에서는, 도 1a를 참조하여 전술한 바와 같이, 비휘발성 정보 저장막 패턴(SM)을 상기 단극성 저항 재료로 이루어진 막과 양극성 저항 재료로 이루어진 막의 적층 구조체로 구현함으로써 선택 다이오드막 패턴들(DI)을 생략할 수 있으며, 이 경우, 다이오드(D)는 생략될 수 있다.
구동과 관련하여, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 비트라인일 수 있으며, 제 2 신호 라인들(W1, W2, W3)은 워드라인(정확하게는, 워드 평면)일 수 있다. 또는, 그 반대일 수도 있으며, 이들 신호 라인들은 기판(100) 상에 형성된 드라이버 회로(미도시)에 전기적으로 연결될 수 있다. 또한, 3 차원 배열을 이루는 각 x, y 및 z 방향의 메모리 셀들의 개수는 각각 2m 개 (m은 자연수)일 수 있으며, 고속의 가변 길이 접근(byte-addressable)이 가능하도록 적절한 블록 및 페이지 단위를 기초로 설계될 수 있다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법을 순서대로 도시하는 사시도들이다. 도 4은 도 3k의 선 Ⅳ-Ⅳ'를 따라 절취된 3차원 비휘발성 메모리 장치의 단면도를 도시한다.
도 3a를 참조하면, 기판(100) 상에 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 교번하여 반복적으로 적층시킬 수 있다. 기판(100)은, 예를 들면, 실리콘, 실리콘-온-절연체(SOI), 실리콘-게르마늄 또는 실리콘-온-사파이어(SOS)과 같은 실리콘계 기저 구조체 또는, 게르마늄, 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료를 포함할 수 있다. 또는, 기판(100)은 전술한 반도체가 아닌 다른 재료를 포함할 수도 있으며, 이들 재료들은 예시적일 뿐, 본 발명이 이러한 재료에 의해 한정되는 것은 아니다.
기판(100) 상에 적층되는 제 1 희생막들(10a, 10b, 10c)의 두께는 적절히 선택될 수 있다. 예를 들면, 제 1 희생막들(10a, 10b, 10c) 중 도전막들(20a, 20b) 사이에 개재되는 제 1 희생막들(10b, 도 2a에서는 단일층이지만, 2 이상의 복수 개일 수 있음)의 두께는 일정하고, 다른 도전막들(10a, 10c)의 두께는 이와 상이할 수 있다. 제 1 희생막(10a, 10b, 10c)은 절연막, 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘산소질화물 중 어느 하나 또는 이들의 조합일 수 있다. 제 1 희생막(10a, 10b, 10c)은, 예를 들면, 플라즈마강화화학기상증착 또는 화학기상증착에 의해 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제 1 도전막들(20a, 20b)의 두께는 서로 동일할 수 있다. 제 1 도전막들(20a, 20b)은 스퍼터링과 같은 물리적기상증착 또는 화학기상증착에 의해 형성될 수 있다. 제 1 도전막들(20a, 20b)은 후술하는 패터닝 공정을 통하여 도전성 라인들(도 1a의 (BL11, BL12, BL13; BL21, BL22, BL23 참조)이 되는 것이어서, 예를 들면, 높은 도전성을 갖는 금속, 예를 들면, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 또는, 몰리브데늄(Mo), 또는 이들의 합금을 포함할 수 있다. 또는, 제 1 도전막들(20a, 20b)은 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 제 1 도전막들(20a, 20b)은 비휘발성 정보 저장 패턴들(SM)과 신뢰성있는 계면을 형성할 수 있는 적합한 다른 물질을 포함할 수도 있다.
제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 라인 패턴을 갖는 제 1 식각 마스크막(M1)이 제공될 수 있다. 제 1 식각 마스크막(M1)의 상기 라인 패턴은 기판(100)에 평행한 제 1 방향(예를 들면, x 방향)으로 연장될 수 있다.
도 3b를 참조하면, 식각 마스크로서 제 1 식각 마스크막(M1)을 사용하여, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 연속적으로 패터닝하여, x 방향으로 연장되고, x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 서로 평행하게 이격된 복수의 적층 라인 패턴들(LP)을 형성한다. 상기 패터닝 공정은 반응성 이온 식각과 같은 건식 식각 공정을 통하여 수행될 수 있다. 적층 라인 패턴들(LP) 내에는, 제 1 희생막들(10a, 10b, 10c)로부터 유래된 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 제 1 도전막들(20a, 20b)로부터 유래된 도전막 라인 패턴들(20ap, 20bp)이 반복적으로 적층되어 배치될 수 있다.
도 3c를 참조하면, 복수의 적층 라인 패턴들(LP) 내에 잔존하는 제 1 희생막들(20a, 20b)의 일부, 즉, 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)을 제거하여 도전성 라인 패턴들(20ap, 20bp)을 완전히 노출시킨다. 상기 제거 공정은 습식 식각과 같은 등방성 식각 공정에 의해 수행될 수 있다. 일부 실시예에서는, 상기 제거 공정 이전에, 서로 이격된 도전성 라인 패턴들(20ap, 20bp)을 지지하기 위한 지지 구조가 제공될 수 있으며, 이에 관하여는 후술하도록 한다.
도 3d를 참조하면, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 비휘발성 정보 저장막(30L)을 형성한다. 비휘발성 정보 저장막(30L)은 도 1a를 참조하여 개시한 바와 같이, 가변 저항성 재료 또는 가변 자성체 재료일 수 있다. 후속하여, 도 3e에 도시된 바와 같이, 비휘발성 정보 저장막(30L) 상에 다이오드막(40L)을 형성할 수 있다. 다이오드막(40L)은 도 1a를 참조하여 개시한 바와 같이, PN 접합 다이오드 또는 쇼트키 다이오드일 수 있다.
다른 실시예에서는, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 먼저 다이오드막(40L)을 형성하고, 후속하여, 다이오드막(40L) 상에 비휘발성 정보 저장막(30L)이 형성될 수도 있다. 또 다른 실시예에서는, 비휘발성 정보 저장막(30L)과 다이오드막(40L) 사이에 삽입 전극층(도 1c의 IM 참조)을 더 형성할 수도 있다. 비휘발성 정보 저장막 (30L), 다이오드막(40L) 및 삽입 전극층(IM)은 균일한 증착이 가능한 화학기상증착 또는 원자층 증착에 의해 수행될 수 있다. 또 다른 실시예에서, 다이오드막(40L)이 생략될 수 있음은 전술한 바와 같으며, 이들 층들을 적층하기 이전, 또는 적층한 후에 인접하는 층 사이의 원치 않는 반응을 방지하기 위한 장벽층(미도시)이 더 형성될 수도 있다.
도 3f를 참조하면, 기판(100) 상에 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)을 매립하는 제 2 희생막(50L)을 형성할 수 있다. 제 2 희생막(50L)은 절연막, 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘산소질화물 중 어느 하나 또는 이들의 조합일 수 있다. 제 2 희생막(50L)은, 예를 들면, 플라즈마강화화학기상증착 또는 화학기상증착에 의해 형성될 수 있다. 제 2 희생막(50L)은 후술하는 절연막 패턴들(도 2i의 60LP 참조)과 식각 선택비를 갖는 절연막일 수 있다. 후속하여, 제 2 희생막(50L) 상에, 라인 패턴을 갖는 제 2 식각 마스크막(M2)이 제공될 수 있다. 제 2 식각 마스크막(M2)은 x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 연장될 수 있다.
도 3g를 참조하면, 식각 마스크로서 제 2 식각 마스크막(M2)을 사용하여, 제 2 희생막(50L)을 패터닝하여, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 적층된 도전성 라인 패턴들(10ap, 20bp)과 교차하는 제 2 희생막 패턴들(50LP)을 형성할 수 있다. 제 2 희생막 패턴들(50LP)은 y 방향으로 연장되고, x 방향으로 서로 평행하게 이격될 수 있다. 이로써, 제 2 희생막 패턴들(50LP) 사이에, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(10ap, 20bp)의 제 1 부분이 노출될 수 있다.
도 3h를 참조하면, 식각 마스크로서 제 2 희생막 패턴들(50LP)을 이용하여, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 상기 제 1 부분 상의 비휘발성 정보 저장막(30L) 및 다이오드막(40L)을 연속적으로 식각하여, 도전성 라인 패턴들(20ap, 20bp)의 표면을 노출시킨다. 이로써, 제 2 희생막 패턴들(50LP) 내에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성될 수 있다. 비휘발성 정보 저장막 패턴(30LP)과 선택 다이오드막 패턴(40LP)은 일정한 간격으로 이격될 수 있으며, 이로써, 인접하는 메모리 셀들 사이의 셀 분리가 달성될 수 있다.
다른 실시예에서는, 상기 셀 분리를 위해, 인접하는 메모리 셀들 사이의 전기적 분리를 방해할 수 있는 다이오드막(40L)만을 제거하고, 비휘발성 정보 저장막(30L)은 잔존시킬 수도 있다. 이를 위하여, 비휘발성 정보 저장막(30L)은 교차 영역(SR) 이외의 부분에서는 부도체일 필요가 있다.
전술한 실시예는, 다이오드막(40L)을 형성하고, 셀 분리를 위해 비휘발성 정보 저장막을 패터닝하는 것에 관한 것이지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 다이오드막(40L)을 형성하지 않는 실시예, 예를 들면, 단극성 저항성 재료막과 양극성 저항성 재료막으로 비휘발성 정보 저장막을 구성한 경우, 구동시의 전압 극성을 제어함으로써 인접하는 메모리 셀들 사이의 간섭을 배제할 수 있으며, 이 경우, 다이오드막(40L)의 형성 공정이 생략될 수 있으며, 그 결과, 셀 분리를 위해 비휘발성 정보 저장막을 패터닝할 필요가 없을 수 있다. 이런 경우, 도 3f를 참조하여 개시된 제 2 희생막(50L)의 형성 공정, 그리고, 도 3g 및 도 3h를 참조하여 개시된 제 2 희생막 패턴들(50LP)의 형성 공정은 생략될 수도 있다.
도 3i를 참조하면, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 일부를 매립하도록, 제 2 희생막 패턴들(50LP) 사이에 절연막 패턴들(60LP)을 형성한다. 절연막 패턴들(60LP)은, 예를 들면, 제 2 희생막 패턴들(50LP) 사이를 매립하도록 제 2 희생막 패턴들(50LP) 상에 적합한 절연막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다.
도 3j를 참조하면, 제 2 희생막 패턴들(50LP)을 제거하여, 절연막 패턴들(60LP) 사이에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 노출시킨다.
도 3k를 참조하면, 노출된 정보 저장막 패턴(30LP) 및 선택 다이오드막(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 매립하도록, 절연막 패턴들(60LP) 사이에 도전성 평판들(70LP)을 형성한다(70LP). 도전성 평판들(70LP)은, 예를 들면, 절연막 패턴들(60LP) 사이를 매립하도록 절연막 패턴들(60LP) 상에 적합한 도전막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다. 이로써, 도전성 평판들(70LP)과 비휘발성 정보 저장막 패턴(30LP), 또는, 이에 직렬 연결되는 선택 다이오드막 패턴(40LP) 사이의 전기적 연결이 달성될 수 있다.
상기 도전막은, 예를 들면, 높은 도전성과 안정성을 갖는 금속층, 예를 들면, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 몰리브데늄(Mo)을 포함할 수 있다. 또는, 상기 도전막은 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 상기 도전막은 불순물이 과도핑된 폴리실리콘을 포함할 수도 있다.
도 4를 참조하면, 3차원 반도체 메모리 장치는 서로 평행하게 이격된 복수의 도전성 라인들(20ap, 20bp)을 포함한다. 복수의 도전성 라인들(20ap, 20bp)을 가로지르면서 교차하는 복수의 도전성 평판들(WP1, WP2, WP3)을 포함한다. 복수의 도전성 평판들(WP1, WP2, WP3) 사이에는 저항막 패턴(60LP)이 배치되어 복수의 도전성 평판들(WP1, WP2, WP3)을 기계적으로 지지하고, 이들을 절연될 수 있다.
복수의 도전성 평판들(WP1, WP2, WP3)은 소정의 두께(w)를 갖는 평판 패턴을 각각 포함한다. 상기 평판 패턴은, 제 1 방향(x 방향)과 다른 제 2 방향(y 방향) 및 제 3 방향(z 방향)으로 연장될 수 있으며, 상기 평판 패턴은 제 1 방향(x 방향)으로 서로 평행하게 이격되어 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 교차하여 교차 영역(SR)을 정의한다.
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 복수의 도전성 평판들(WP1, WP2, WP3)이 교차되는 교차 영역(SR)에 비트 값을 저장할 수 있는 비휘발성 정보 저장막 패턴(SM)이 각각 배치되고, 정보 저장 패턴들(SM)이 각각 메모리 셀을 정의한다.
비휘발성 정보 저장막 패턴(SM)은 도시된 바와 같이, 두께(w)를 갖는 도전성 평판(WP1, WP2, WP3)과 이에 교차하는 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 사이의 교차 영역(SR) 내에 국지적으로 배치되어 메모리 셀들 사이의 분리가 달성될 수 있다. 그러나, 이는 예시적이며, 비휘발성 정보 저장막의 저항 변화가 교차 영역들(SR) 내에서만 국지적으로 일어날 수 있다면, 비휘발성 정보 저장막 패턴(SM)은 교차 영역들(SR)은 물론 저항막 패턴(60LP)과 도전성 라인들(20ap, 20bp)이 교차하는 부분 상으로도 연장될 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순서대로 도시하는 사시도들이며, 도 6은 도 5f의 선 Ⅵ-Ⅵ'를 따라 절취한 단면도이다. 이들 도면들의 구성 부재들 중 전술한 도면들의 구성 부재와 동일한 참조 부호를 갖는 구성 부재들에 대한 설명은 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.
도 5a를 참조하면, 기판(100) 상에 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 교번하여 반복적으로 적층시킬 수 있다. 전술한 바와 같이, 기판(100) 상에 적층되는 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)의 두께는 적절히 선택될 수 있다.
도 5b를 참조하면, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 포토리소그래피 공정을 통하여 적합한 마스크막을 형성한 후, 식각 공정을 수행하여, 상기 결과물을 관통하는 복수의 관통 홀들(h)을 형성할 수 있다. 관통 홀들(h)은 기판(100)의 주면에 수직한 방향, 즉, z 방향으로 형성될 수 있다. 관통 홀들(h)은, 후속 공정을 통해 얻어지는 복수의 도전성 라인들(도 5f의 20ap, 20bp)을 관통하되, 도 6에 도시된 바와 같이, 복수의 도전성 라인들(20ap, 20bp 참조)과 도전성 평판들(70LP)이 교차하지 않는 영역에 위치할 수 있다. 이에 관하여는, 더욱 상세히 후술하기로 한다.
도 5c를 참조하면, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 관통 홀들(h)을 채우도록, 절연층을 형성하고, 에치백 또는 화학기계적연마 공정을 통하여 평탄화함으로써 지지 구조(SP)를 형성할 수 있다. 지지 구조(SP)는 도시된 바와 같이 관통 홀들(h)을 완전히 채워 형성되는 필라 형태일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 관통 홀들(h)의 측벽 내에 일정한 두께로 절연층을 형성한 경우, 중공형 파이프 형태의 지지 구조(SP)가 제공될 수도 있을 것이다. 또한, 지지 구조(SP)는, 도시된 바와 같이, 원형 패턴뿐만 아니라, 타원 패턴, 또는, 사각 패턴과 같은 다각형 패턴을 가질 수 있다.
지지 구조(SP)는 적층된 제 1 희생막들(10a, 10b, 10c)과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 제 1 희생막들(10a, 10b, 10c)이 실리콘 산화물로 형성된 경우, 지지 구조(SP)는 실리콘 질화물로 형성될 수 있다. 또한, 지지 구조(SP)는 후속 공정에서 형성되는 절연막 패턴들(도 6의 60LP 참조)과 동일한 재료로 형성될 수도 있을 것이다. 이러한 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다.
도 5d를 참조하면, 지지 구조(SP)가 형성된 결과물 상에, 도 3a에 도시된 바와 같이, 라인 패턴을 갖는 제 1 식각 마스크막(M1)이 제공될 수 있다. 제 1 식각 마스크막(M1)의 상기 라인 패턴은 기판(100)에 평행한 제 1 방향(예를 들면, x 방향)으로 연장될 수 있다.
이후, 식각 마스크로서 제 1 식각 마스크막(M1)을 사용하여, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 연속적으로 패터닝하여, x 방향으로 연장되고, x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 서로 평행하게 이격된 복수의 적층 라인 패턴들(LP)을 형성한다. 상기 패터닝 공정은 반응성 이온 식각과 같은 건식 식각 공정을 통하여 수행될 수 있다. 적층 라인 패턴들(LP) 내에는, 제 1 희생막들(10a, 10b, 10c)로부터 유래된 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 제 1 도전막들(20a, 20b)로부터 유래된 도전막 라인 패턴들(20ap, 20bp)이 반복적으로 적층되어 배치될 수 있다.
도 5e를 참조하면, 복수의 적층 라인 패턴들(LP) 내의 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)을 제거하여, 도전성 라인 패턴들(20ap, 20bp)을 노출시킨다. 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)의 제거를 위하여, 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 지지 구조(SP)의 식각 선택비를 이용한 식각 공정이 수행될 수 있다. 또한, 이러한 식각 공정은, 습식 식각과 같은 등방성 식각 공정에 의해 수행될 수 있다. 상기 제거 공정 동안 도전성 라인 패턴들(20ap, 20bp)은 지지 구조(SP)에 의해 기계적으로 지지될 수 있다.
후속하여, 도 3d 내지 도 3j를 참조하여, 개시한 성막 공정 및 패터닝 공정을 수행할 수 있다. 예를 들면, 도 3d에서와 같이, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 비휘발성 정보 저장막(30L)을 형성할 수 있다. 후속하여, 도 3e에 도시된 바와 같이, 비휘발성 정보 저장막 (30L) 상에 다이오드막(40L)을 형성할 수 있다. 다른 실시예에서는, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 먼저 다이오드막(40L)을 형성하고, 후속하여, 다이오드막(40L) 상에 비휘발성 정보 저장막(30L)을 형성할 수도 있다. 또 다른 실시예에서는, 비휘발성 정보 저장막(30L)과 다이오드막(40L) 사이에 삽입 전극층(도 1c의 IM 참조)을 더 형성할 수도 있다. 비휘발성 정보 저장막(30L), 다이오드막(40L) 및 삽입 전극층(IM)의 형성은 균일한 증착이 가능한 화학기상증착 또는 원자층 증착에 의해 수행될 수 있다.
선택적으로는, 도 3f에 도시된 바와 같이, 기판(100) 상에 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)을 매립하는 제 2 희생막(50L)을 증착할 수 있다. 제 2 희생막(50L)은 후술하는 절연막 패턴들(도 2i의 60LP 참조)과 식각 선택비를 갖는 절연막일 수 있다. 후속하여, 제 2 희생막(50L) 상에, 라인 패턴을 갖는 제 2 식각 마스크막(M2)이 제공될 수 있다. 제 2 식각 마스크막(M2)은 제 2 방향(예를 들면, y 방향)으로 연장될 수 있다.
후속하여, 도 3g를 참조하여 개시한 바와 같이, 식각 마스크로서 제 2 식각 마스크막(M2)을 사용하여, 제 2 희생막(50L)을 패터닝하면, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)과 교차하는 제 2 희생막 패턴들(50LP)을 형성할 수 있다. 제 2 희생막 패턴들(50LP)은 y 방향으로 연장되고, x 방향으로 서로 평행하게 이격될 수 있다. 이로써, 제 2 희생막 패턴들(50LP) 사이에, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)의 제 1 부분이 노출될 수 있다.
이후, 도 3h를 참조하여 개시한 바와 같이, 식각 마스크로서 제 2 희생막 패턴들(50LP)을 이용하여, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 제 1 부분 상의 비휘발성 정보 저장막(30L) 및 다이오드막(40L)을 연속적으로 제거하여, 도전성 라인 패턴들(20ap, 20bp)의 표면을 노출시킨다. 이로써, 인접하는 메모리 셀들 사이의 분리가 달성된다. 다른 실시예에서는, 인접하는 메모리 셀 사이의 전기적 분리를 방해할 수 있는 다이오드막만(40L)을 제거할 수도 있음은 전술한 바와 같다.
후속하여, 셀 분리가 달성된 결과물 상에, 도 3i를 참조하면, 노출된 도전성 라인 패턴들(20ap, 20bp)의 일부를 매립하도록, 제 2 희생막 패턴들(50LP) 사이에 절연막 패턴들(60LP)을 형성한다. 절연막 패턴들(60LP)은, 예를 들면, 제 2 희생막 패턴들(50LP) 사이를 매립하도록 제 2 희생막 패턴들(50LP) 상에 적합한 절연막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다.
다음으로, 도 3j를 참조하여 개시한 바와 같이, 제 2 희생막 패턴들(50LP)을 제거하여, 절연막 패턴들(60LP) 사이에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 노출시킨다. 이후, 도 3k를 참조하여 개시한 바와 같이, 노출된 정보 저장막 패턴(30LP) 및 선택 다이오드막(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 매립하도록, 절연막 패턴들(60LP) 사이에 도전성 평판들(70LP)을 형성한다(70LP).
이와 같은 공정을 수행하여, 도 5f에 도시된 바와 같은 3차원 반도체 메모리 장치를 얻을 수 있다. 도 5f의 3차원 반도체 메모리 장치는, 도 4의 메모리 장치와 달리, 서로 평행하게 이격된 복수의 도전성 라인들(20ap, 20bp)을 관통하는 지지 구조(SP)를 포함한다.
도 6에서는, 지지 구조(SP)가 메모리 셀들의 사이 사이에 형성되는 것이 개시되고 있지만, 이는 예시적이다. 지지 구조(SP)는 메모리 셀들의 블록 단위마다 형성되거나 2 개 이상의 메모리 셀들의 사이마다 형성될 수도 있다.
전술한 실시예들에 따른 3차원 비휘발성 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치가 실장된 패키지는 상기 3차원 비휘발성 메모리 장치들을 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 7는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 전자 시스템(1100)의 일 예를 도시하는 블록도이다.
도 7를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(I/O; 1120), 기억 장치(memory device; 1130), 인터페이스(1140) 및 버스(bus; 1150)를 포함할 수 있다. 상기 컨트롤러 (1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 3차원 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 메모리 카드(1200)의 일 예를 도시하는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시예들에 개시된 3차원 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로서 사용되는 에스램(1221)을 포함할 수도 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223) 및 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(ECC; 1224)을 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다.
전술한 3차원 비휘발성 메모리 장치는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다. 이 경우, 본 발명의 실시예에 따른 크로스 바 타입의 3차원 비휘발성 메모리 장치는 petascale의 컴퓨팅 성능을 제공할 수 있으며, 고속의 자료 입출력이 가능하도록 한다.
전술한 실시예들은 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)이 기판(100)의 주면과 평행한 제 1 방향(예를 들면, x 방향)으로 연장된 도전성 패턴들인 비휘발성 메모리 장치에 대하여 개시하고 있지만, 이는 예시적이며, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)이, 예를 들면, 기판(10)에 수직한 방향(즉, z 방향)으로 연장되고, x 방향 및 y 방향으로 서로 평행하게 이격 배치되어 3차원으로 배열될 수도 있으며, 이 또한 본 발명의 범위에 포함됨을 이해하여야 한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (13)

  1. 각각 기판 상에서 상기 기판의 주면에 평행한 제 1 방향으로 연장되고, 상기 주면에 평행하되 상기 제 1 방향과 다른 제 2 방향 및 상기 주면에 수직한 제 3 방향으로 서로 평행하게 이격되면서 3차원적으로 반복 배열된 복수의 도전성 라인들;
    각각 상기 기판의 주면에 대해 수직하고, 복수의 도전성 라인들을 가로질러 확장되어 상기 복수의 도전성 라인들이 관통된 영역에 교차 영역들을 정의하고, 상기 제 1 방향으로 평행하게 이격되어 반복 배열된 복수의 도전성 평판들;
    상기 교차 영역들 내에서, 상기 복수의 도전성 평판들의 내측벽과 상기 복수의 도전성 라인들의 표면 사이에 각각 배치되어 직렬 연결된 비휘발성 정보 저장막 패턴, 선택 다이오드막 패턴 및 상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴 사이에 삽입 전극층을 포함하는 3차원 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴은 상기 복수의 도전성 라인들을 둘러싸는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 복수의 도전성 평판들 사이에 배치되는 절연막 패턴을 포함하는 3차원 비휘발성 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 절연막 패턴 및 상기 복수의 도전성 라인들을 연속적으로 관통하는 지지 구조를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  10. 기판 상에 제 1 희생막 및 상기 희생막 상의 도전막을 교번하여 적어도 2 회 이상 반복 적층하는 단계;
    상기 기판의 주면에 평행한 제 1 방향으로 연장된 라인 패턴을 갖는 제 1 식각 마스크막을 상기 반복 적층된 막의 최상위 층 상에 형성하는 단계;
    상기 제 1 식각 마스크막을 이용하여, 상기 제 1 희생막 및 상기 도전막을 연속적으로 식각하여, 희생막 라인 패턴들과 도전성 라인 패턴들이 반복적으로 적층된 복수의 적층 라인 패턴들을 형성하는 단계;
    상기 복수의 적층 라인 패턴들 내의 상기 희생막 라인 패턴들을 제거하여, 상기 도전성 라인 패턴들을 노출시키는 단계;
    상기 도전성 라인 패턴들 상에, 비휘발성 정보 저장막 및 다이오드막 및 상기 비휘발성 정보 저장막과 상기 다이오드막 사이에 삽입 전극막을 형성하는 단계;
    상기 비휘발성 정보 저장막, 상기 다이오드막 및 상기 삽입 전극막이 형성된 상기 도전성 라인 패턴들 사이를 매립하는 제 2 희생막을 형성하는 단계;
    상기 제 2 희생막 상에 상기 제 1 방향과 다른 제 2 방향으로 연장된 라인 패턴을 갖는 제 2 식각 마스크막을 형성하는 단계;
    상기 제 2 식각 마스크막을 이용하여 상기 제 2 희생막을 패터닝하여, 상기 비휘발성 정보 저장막, 상기 다이오드막 및 상기 삽입 전극막이 적층된 도전성 라인 패턴들과 교차하는 제 2 희생막 패턴들을 형성하는 단계;
    식각 마스크로서 상기 제 2 희생막 패턴들을 이용하여, 상기 제 2 희생막 패턴들 사이에 노출된 상기 도전성 라인 패턴들 상의 상기 비휘발성 정보 저장막, 상기 다이오드막 및 상기 삽입 전극막을 연속적으로 식각하여, 상기 도전성 라인 패턴들의 표면을 노출시키는 단계;
    상기 제 2 희생막 패턴들 사이에 노출된 상기 도전성 라인 패턴들의 일부를 매립하도록, 상기 제 2 희생막 패턴들 사이에 절연막 패턴들을 형성하는 단계;
    상기 제 2 희생막 패턴들을 제거하여, 상기 절연막 패턴들 사이에 비휘발성 정보 저장막 패턴, 선택 다이오드막 패턴 및 삽입 전극막 패턴이 형성된 상기 도전성 라인 패턴들의 부분을 노출시키는 단계; 및
    상기 정보 저장막 패턴, 선택 다이오드막 패턴 및 삽입 전극막 패턴이 형성된 복수의 도전성 라인 패턴들의 노출된 부분을 매립하도록, 상기 절연막 패턴들 사이에 도전성 평판들을 형성하는 단계를 포함하는 3차원 비휘발성 메모리 장치의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 비휘발성 정보 저장막은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 장치의 제조 방법.
  13. 삭제
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