JP2020205405A - メモリスタ、及びそれを含むニューロモーフィック装置 - Google Patents
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Abstract
【課題】メモリスタ、及びそれを含むニューロモーフィック装置を提供する。【解決手段】メモリスタ、及びそれを含んだニューロモーフィック装置に係り、該メモリスタは、離隔配置される下部電極及び上部電極、並びに下部電極及び上部電極の間に配置され、互いに化学的結合なしにスタックされた第１二次元物質層及び第２二次元物質層を含む。【選択図】図２
Description
本開示は、メモリスタ、及びそれを含むニューロモーフィック装置に関する。
不揮発性メモリ装置として、メモリスタは、電源が切れた状態でも情報を維持しており、電源が供給されれば、保存された情報をそのまま使用することができる多数のメモリセルを含む。該メモリスタは、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置及びその他装置でも使用される。
最近では、次世代ニューロモーフィックコンピュータ（ｎｅｕｒｏｍｏｒｐｈｉｃ ｃｏｍｐｕｔｉｎｇ）プラットホームあるいはニューラルネットワーク（ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）を形成するチップに、三次元ＮＡＮＤを使用する研究が進められている。
特に、高集積低電力特性を有し、メモリセルにランダムアクセス（ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能な技術が要求される。
本発明が解決しようとする課題は、垂直型メモリスタ、及びそれを含むニューロモーフィック装置を提供することである。
一実施形態によるメモリスタは、離隔配置される下部電極及び上部電極；並びに下部電極と上部電極との間に配置され、互いに化学的結合なしにスタックされた第１二次元物質層及び第２二次元物質層を含む抵抗変化層；を含む。
そして、抵抗変化層は、欠陥ある粒子境界を含む。
また、抵抗変化層は、下部電極と上部電極とに印加される電気的信号により、欠陥ある粒子境界に伝導性フィラメントが形成されてもよい。
そして、第１二次元物質層及び第２二次元物質層それぞれは、ラインタイプの欠陥を含んでもよい。
また、抵抗変化層は、点タイプの欠陥を含んでもよい。
そして、メモリスタは、０．１Ｖ以上０．５Ｖ以下のセット電圧によって動作することができる。
また、メモリスタは、バイポーラ抵抗性スイッチング動作を遂行することができる。
そして、メモリスタは、フォーミング後、高抵抗状態のオーミック伝導傾きと、低抵抗状態のオーミック伝導傾きが一定でもある。
また、オーミック伝導傾きは、０．８ないし１．２にも含まれる。
そして、抵抗変化層は、印加される電気的信号のスウィープにより、アナログ方式に変わる抵抗特性を有することができる。
また、下部電極と上部電極との間隔は、抵抗変化層に含まれた原子サイズの２倍以上１０倍以下でもある。
そして、抵抗変化層は、１０層以下の二次元物質層を含んでもよい。
また、第１二次元物質層と第２二次元物質層は、同一物質からも形成される。
そして、第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、絶縁特性を有することができる。
また、第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、フルオログラフェン、酸化グラフェン、ｈ−ＢＮ、Ｍｉｃａ、ＭｏＯ３、ＷＯ４、ＣｕＯｘ、ＴｉＯ２、ＭｎＯ２、Ｖ２Ｏ５、ＴａＯ４、ＲｕＯ２のうち少なくとも一つを含んでもよい。
そして、第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、半導体特性を有することができる。
また、第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、ＭｏＳ２、ＷＳ２、ＭｏＳｅ２、ＷＳｅ２、ＭｏＴｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＧａＳｅ、ＧａＴｅ、ＩｎＳｅ、Ｉｎ２Ｓｅ３、Ｂｉ２Ｓｅ３、黒リンのうち少なくとも一つを含んでもよい。
そして、第１二次元物質層及び第２二次元物質層それぞれは、単一層でもある。
また、下部電極及び上部電極のうち少なくとも一つは、金属物質を含んでもよい。
そして、下部電極及び上部電極は、互いに異なる物質を含んでもよい。
また、下部電極及び上部電極のうち一つは、活性電極であり、残りは、非活性電極でもある。
そして、抵抗変化層は、下部電極と上部電極とが重畳される領域にも配置される。
また、上部電極、第１二次元物質層、第２二次元物質層及び下部電極は、順次に互いに接するようにも配置される。
そして、上部電極は、抵抗変化層の厚み方向と垂直の第１方向に互いに離隔配置される複数個の第１電極を含み、下部電極は、抵抗変化層の厚み方向と垂直でありながら、第１方向と異なる第２方向に互いに離隔配置される複数個の第２電極を含んでもよい。
また、抵抗変化層は、複数個の第１電極と、複数個の第２電極とが重畳される領域に配置されながら、相互離隔配置される複数個のサブ抵抗変化層を含んでもよい。
一方、一実施形態によるニューロモーフィック装置は、前述のメモリスタを含む。
そして、ニューロモーフィック装置は、ＳＴＤＰ（ｓｐｉｋｅ−ｔｉｍｉｎｇ ｄｅｐｅｎｄｅｎｔ ｐｌａｓｔｉｃｉｔｙ）方式で動作することができる。
本明細書において、多様な箇所に登場する「一部の実施形態」または「一実施形態」というような語句は、必ずしもいずれも同一実施形態を示すものではない。
本明細書で使用される「構成される」または「含む」というような用語は、明細書上に記載されたさまざまな構成要素、またはさまざまな段階を必ずしもいずれも含むものであると解釈されるものではなく、そのうち、一部の構成要素または一部の段階は、含まれず、またはさらなる構成要素または段階をさらに含んでもよいと解釈されなければならない。
以下、「上部」または「上」と記載されたものは、接触し、直接的に上下左右にあるものだけではなく、非接触で、上下左右にあるものも含んでもよい。以下、添付された図面を参照しながら、ただ、例示のための実施形態によって詳細に説明する。
第１、第２のような用語は、多様な構成要素の説明に使用されてもよいが、該構成要素は、用語によって限定されるものではない。該用語は、１つの構成要素を他の構成要素から区別する目的だけに使用される。
以下、添付された図面を参照し、本開示について詳細に説明する。
図１Ａは、一実施形態によるメモリスタ１０の平面図であり、図１Ｂは、図１Ａのメモリスタ１０の断面図である。一実施形態によるメモリスタ１０は、垂直型メモリスタと呼ばれうる。図１Ａ及び図１Ｂに図示されているように、メモリスタ１０は、離隔配置された第１電極１１０及び第２電極１２０と、第１電極１１０と第２電極１２０との間に配置される抵抗変化層１３０と、を含んでもよい。抵抗変化層１３０の厚み方向は、第１電極１１０から第２電極１２０への方向と平行でもある。そして、抵抗変化層１３０は、抵抗変化層１３０の厚み方向に、第１電極１１０及び第２電極１２０が重畳された領域にも配置される。一実施形態によるメモリスタ１０は、垂直型メモリスタと呼ばれうる。
メモリスタ１０は、第１電極１１０を支持する基板１４０をさらに含んでもよい。基板１４０は、例えば、シリコン基板などが使用されるが、それに限定されるものではなく、多様な材質の基板が使用されてもよい。また、基板１４０としては、プラスチック基板のような柔軟な材質の基板が使用されてもよい。そのような基板１４０の上面には、基板１４０と第１電極１１０との絶縁のために絶縁層１５０がさらに設けられてもよい。絶縁層１５０は、例えば、シリコン酸化物、シリコン窒化物などを含んでもよいが、それらに限定されるものではない。一方、基板１４０が絶縁性物質を含む場合には、基板１４０の上面に、絶縁層１５０が設けられない。
第１電極１１０は、基板１４０上に形成され、下部電極であり、第２電極１２０は、抵抗変化層１３０上に形成され、上部電極と呼ばれうる。第１電極１１０及び第２電極１２０は、伝導性物質を含んでもよい。例えば、第１電極１１０及び第２電極１２０は、例えば、グラフェン、ＣＮＴｓ（ｃａｒｂｏｎ ｎａｎｏ ｔｕｂｅｓ）、金属（例：Ａｌ、Ａｕ、Ｃｕ、Ｉｒ、Ｒｕ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒのような多様な導電物質）のうち少なくとも一つを含んでもよい。
第１電極１１０及び第２電極１２０は、同物質によっても形成され、異なる物質によっても形成される。例えば、第１電極１１０及び第２電極１２０のうち一つは、イオン化度が高い活性電極でもあり、残り一つは、イオン化度が低い非活性電極でもある。活性電極及び非活性電極のいかんは、印加される電圧によっても決定される。
抵抗変化層１３０は、第１電極１１０及び第２電極１２０に印加される電気的信号によって抵抗が変わって情報を保存する。抵抗変化層１３０の厚みは、原子スケールでもある。例えば、抵抗変化層１３０の厚みは、数十ｎｍ以下でもある。メモリスタ１０の動作電圧は、抵抗変化層１３０の厚みによって決定されるが、抵抗変化層１３０の厚みが薄いほど、動作電圧が低くなる。例えば、抵抗変化層１３０の厚みが数十ｎｍであるとき、動作電圧は、１０Ｖ以下でもあり、抵抗変化層１３０の厚みが数ｎｍであるとき、動作電圧は、１Ｖ以下でもある。しかし、抵抗変化層１３０の厚みが過度に薄ければ、非常に低い電圧にも反応し、メモリスタ１０が不安定にもなる。一実施形態による抵抗変化層１３０は、抵抗変化層１３０に含まれた原子サイズの２倍以上１０倍以下の厚みを有することが望ましい。
抵抗変化層１３０は、層状構造を有する二次元物質層を含んでもよい。該二次元物質層は、原子が所定結晶構造をなしている単層または半層（ｈａｌｆ−ｌａｙｅｒ）の固体である。抵抗変化層１３０は、２層以上１０層以下の二次元物質層を含んでもよい。例えば、抵抗変化層１３０は、第１電極１１０から第２電極１２０に順次に配置される第１二次元物質層１３２及び第２二次元物質層１３４を含んでもよい。複数層の二次元物質層は、厚み方向に、互いに化学的結合なしに、スタックされてもよい。それにより、二次元物質層間では、イオン移動が容易である。
単一層の二次元物質層で抵抗変化層１３０を形成すれば、メモリスタ１０は、過度に低い電圧、例えば、０．１Ｖ以下のセット電圧にも反応してしまう。それは、メモリスタ１０の安定性を阻害してしまう。一実施形態によるメモリスタ１０は、複数層の二次元物質層で抵抗変化層１３０を形成しながら、複数層の二次元物質層は、厚み方向に互いに化学的結合なしに、スタックされる。それは、単一層の二次元物質層よりは高い動作電圧が必要であるが、厚み方向に化学的に結合した二次元物質層または水平型メモリスタよりは、低い動作電圧が必要である。そのために、一実施形態によるメモリスタ１０は、０．１以上０．５Ｖ以下のセット電圧で動作することができる。
抵抗変化層１３０の二次元物質層は、絶縁特性を有する物質からも形成される。例えば、二次元物質層は、フルオログラフェン、酸化グラフェン、ｈ−ＢＮ、Ｍｉｃａ、ＭｏＯ３、ＷＯ４、ＣｕＯｘ、ＴｉＯ２、ＭｎＯ２、Ｖ２Ｏ５、ＴａＯ４、ＲｕＯ２のうち少なくとも一つを含んでもよい。
二次元物質層１４０は、半導体特性を有する物質を含んでもよい。例えば、二次元物質層１４０は、ＴＭＤ（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）、ホスホレン（黒リン）、ゲルマナン及びシリセンからなるグループで選択された少なくとも一つを含んでもよい。そして、該ＴＭＤは、例えば、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＴａＳ２、ＴａＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＧｅＳ２、ＧｅＳｅ２、ＧａＳ２、ＧａＳｅ２、ＧａＳｅ、ＧａＴｅ、ＩｎＳｅ、Ｉｎ２Ｓｅ３、Ｂｉ２Ｓ３、Ｂｉ２Ｓｅ３及びＢｉ２Ｔｅ３からなるグループのうちから選択された少なくとも一つを含んでもよい。
図１Ａ及び図１Ｂに図示されているような垂直構造のメモリスタ１０は、第１電極１１０と第２電極１２０との距離が原子スケール（ａｔｏｍｉｃ−ｓｃａｌｅ）の範囲であるために、第１電極１１０及び第２電極１２０に電圧が印加されれば、第１電極１１０及び第２電極１２０のうちいずれか１つの電極から放出されたイオンは、原子スケールの伝導性フィラメントを形成することができる。例えば、メモリスタ１０は、０．５Ｖの以下の電圧で、原子スケールのフィラメントを形成することができる。前述のように、原子スケールの伝導性フィラメントを形成するメモリスタ１０は、ＥＣＭ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｍｅｔａｌｌｉｚａｔｉｏｎ ｍｅｍｏｒｙ）と呼ばれうる。それは、伝導性チャネルを形成するために、空孔、例えば、硫黄空孔が移動する原子価変化メモリ（ＶＣＭ：ｖａｌｅｎｃｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）と動作原理が異なる。
具体的には、第１電極１１０と第２電極１２０との間に電圧が印加される。印加される電圧の高さが上昇するにつれ、活性電極は、酸化され、活性電極からイオンが放出される。前述のイオンは、抵抗変化層１３０を介して、他の電極、例えば、非活性電極に移動することにより、抵抗変化層１３０には、伝導性フィラメントが形成される。そして、抵抗変化層１３０を通過したイオンは、非活性電極で還元されることにより、活性電極に蒸着されることになる。抵抗変化層１３０に流れる電流は、伝導性フィラメントの大きさに対応する。
前述の伝導性フィラメントは、抵抗変化層１３０において、欠陥がある粒子境界（ｄｅｆｅｃｔｉｖｅ ｇｒａｉｎ ｂｏｕｎｄａｒｉｅｓ）に沿っても形成される。第１原理密度関数理論（ｆｉｒｓｔ−ｐｒｉｎｃｉｐｌｅ ｄｅｎｓｉｔｙ ｆｕｎｃｔｉｏｎａｌ ｔｈｅｏｒｙ）に基づいて、欠陥がある粒子境界を介して、伝導性フィラメントを拡散させるための電圧は、二次元物質層の結晶部分を介して、伝導性フィラメントが拡散されるよりはさらに低い電圧が必要である。例えば、ＭｏＳ２層の粒子境界を介して、伝導性フィラメントを拡散させるための電圧は、約０．３ｅＶである一方、ＭｏＳ２層の結晶境界を介して、伝導性フィラメントを拡散させるための電圧は、約３．９ｅＶである。
一方、抵抗変化層１３０において、それぞれの二次元物質層は、粒子境界に、ラインタイプの欠陥がある。該二次元物質層が複数回スタックされることにより、前述のラインタイプの欠陥の一部は、重畳され、一部は、重畳されない。ラインタイプ欠陥が重畳されることにより、抵抗変化層１３０は、全体として、点タイプの欠陥を有することができる。点タイプの欠陥を有する抵抗変化層１３０は、ラインタイプの結合を有する抵抗変化層より、安定して動作することができる。すなわち、単一層の二次元物質層だけで構成された抵抗変化層１３０は、低い電圧にも動作し、不安定でもある。
また、一実施形態によるメモリスタ１０は、バイポーラ抵抗性スイッチング動作を遂行し、セット電圧及びリセット電圧を反復的に遂行するとしても、一定でもある。ここで、高抵抗状態（ＨＲＳ：ｈｉｇｈ ｒｅｓｉｓｔａｎｃｅ ｓｔａｔｅ）は、抵抗変化層１３０の抵抗が高く、電流が良好に流れないオフ状態を意味し、低抵抗状態（ＬＲＳ：ｌｏｗ ｒｅｓｉｓｔａｎｃｅ ｓｔａｔｅ）は、抵抗変化層１３０の抵抗が低く、電流が良好に流れるオン状態を意味する。セット電圧は、抵抗変化層１３０が、高抵抗状態から低抵抗状態に抵抗変化を発生させる電圧であり、リセット電圧は、抵抗変化層１３０が、低抵抗状態から高抵抗状態に抵抗変化を発生させる電圧の高さを意味する。
それだけではなく、メモリスタ１０は、フォーミング後、高抵抗状態のオーミック伝導傾き（ｏｈｍｉｃ ｃｏｎｄｕｃｔｉｏｎ ｓｌｏｐｅ）と、低抵抗状態のオーミック伝導傾きは、ほぼ同一である。例えば、高抵抗状態のオーミック伝導傾きと、低抵抗状態のオーミック伝導傾きとのそれぞれは、約０．８ないし１．２にも含まれる。高抵抗状態のオーミック伝導傾きと、低抵抗状態のオーミック伝導傾きとがほぼ同一であることにより、一実施形態によるメモリスタ１０は、安定して動作することができる。
図２は、一実施形態による２層の二次元物質層を含むメモリスタ１０を具体的に図示した図面である。図２に図示されているように、メモリスタ１０は、離隔配置される第１電極（ｅｌｅｃｔｒｏｄｅ）１１０及び第２電極（ｅｌｅｃｔｒｏｄｅ）１２０、第１電極１１０及び第２電極１２０の間に配置される単一層の第１二次元物質層１３２及び第２二次元物質層１３４を含んでもよい。第１電極１１０、第１二次元物質層１３２、第２二次元物質層１３４及び第２電極１２０は、順次に互いに接するようにも配置される。
第１電極１１０は、下部電極であり、ＳｉＯ２／Ｓｉ基板１４０上に、標準フォトリソグラフィを介してもパターニングされる。該二次元物質層は、ＭＯＣＶＤ（ｍｅｔａｌ−ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により、単一層にも合成される。そして、真空スタック工程を介して、第１電極１１０上にも転写される。二次元物質の単一層が層単位に転写され、抵抗変化層１３０を形成することができる。複数層の二次元物質層は、真空スタック工程を介して、層単位に転写されるために、二次元物質層間の化学的結合がない。該二次元物質層のそれぞれは、ラインタイプの欠陥がある粒子境界を含む一方、複数層の二次元物質層は、点タイプの欠陥がある粒子境界を含んでもよい。図面には、第１二次元物質層１３２及び第２二次元物質層１３４の２層のみを図示しているが、それに限定されるものではない。そして、抵抗変化層１３０上に、上部電極として、第２電極１２０を蒸着することができる。
メモリスタ１０の特性を確認するために、約３５ｎｍのＡｕ、及び約５ｎｍのＣｒとする第１電極１１０を、ＳｉＯ２／Ｓｉ基板１４０上にパターニングした。そして、２層のＭｏＳ２の二次元物質層１３０を、真空スタック工程を介して第１電極１１０上に転写させ、約３５ｎｍのＣｕの第２電極１２０を、二次元物質層状に形成した。そして、メモリスタ１０の断面積は、約２×２μｍ２とした。
図３Ａは、一実施形態によるメモリスタのＩ−Ｖ特性を示す。電圧のスウィープ率を、０．１５Ｖ／ｓ、具体的には、電圧のスウィープ段階を３ｍＶにし、各スウィープ段階の持続時間を２０ｎｍとした。その結果、図３Ａに図示されているように、およそ−０．３Ｖないし０．３Ｖの電圧スウィープ範囲で、メモリスタは、バイポーラ抵抗性スイッチング（ｂｉｐｏｌａｒ ｒｅｓｉｓｔｉｖｅ ｓｗｉｔｃｈｉｎｇ）動作を遂行することを確認することができる。図３Ａにおいて、セット電圧は、約０．２５Ｖであり、リセット電圧は、およそ−０．１５Ｖであることを確認することができる。前述のように、絶対値が０．１Ｖ以上であり、０．５Ｖ以下である大きさのセット電圧及びリセット電圧で、メモリスタが動作することを確認することができる。
図３Ｂは、一実施形態によるメモリスタの高抵抗状態と低抵抗状態との抵抗値を示すグラフである。図３Ｂに図示されているように、一実施形態によるメモリスタは、反復的に電圧スウィープがなされるとしても、高抵抗状態の抵抗値と、低抵抗状態の抵抗値とが一定であるということを確認することができる。それは、一実施形態によるメモリスタが不揮発性であるということを示す。
図３Ｃは、一実施形態によるメモリスタが、多様な抵抗状態を有することを示す参照図面である。図３Ｃを参照すれば、該メモリスタは、高抵抗状態の抵抗値、及び低抵抗状態の抵抗値だけではなく、高抵抗状態と低抵抗状態との間の抵抗値を有するということを確認することができる。それは、メモリスタ１０がバイポーラ抵抗性スイッチング動作を遂行するということを意味する。そして、図３Ｃに図示されているように、経時的にも、一定サイズの抵抗が維持されるということを確認することができる。
図３Ｄは、一実施形態によるメモリスタのフォーミング前後のＩ−Ｖ特性を示す。フォーミング前である初期状態（ｐｒｉｓｔｉｎｅ ｓｔａｔｅ）の抵抗は、フォーミング後の抵抗より大きいということを確認することができる。初期状態において、一実施形態によるメモリスタは、０．３Ｖの電圧まで、オーミック伝導傾きが１であるということを確認することができる。そして、初期状態において、メモリスタは、０．３Ｖから０．６Ｖまでの電圧に対する傾きが異なるということを確認することができる。
一方、フォーミング後のメモリスタ１０は、フォーミング前のメモリスタ１０より抵抗が小さくなるということを確認することができる。具体的には、フォーミング後のメモリスタ１０の高抵抗状態に対する抵抗は、約１８０Ωであり、低抵抗状態に対する抵抗は、約５０Ωであることを確認することができる。
そして、フォーミング後の高抵抗状態のオーミック伝導傾きと、低抵抗状態のオーミック伝導傾きは、一定であるということを確認することができる。また、フォーミング後、高抵抗状態及び低抵抗状態の抵抗は、異なるとしても、メモリスタ１０の高抵抗状態のオーミック伝導傾き及び低抵抗状態のオーミック伝導傾きは、いずれも約１であるということを確認することができる。
図４は、図２のメモリスタを、ＨＡＡＤＦ（ｈｉｇｈ−ａｎｇｌｅ ａｎｎｕｌａｒ ｄａｒｋ−ｆｉｅｌｄ ｉｍａｇｉｎｇ）を有した走査透過電子顕微鏡（ｓｃａｎｎｉｎｇ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）で撮影した結果を示す。図４に図示されているように、第１電極及び第２電極の間に形成された伝導性フィラメントは、二次元物質層の結晶境界ではない粒子境界で形成されるということを確認することができる。
一実施形態によるメモリスタ１０のバイポーラ抵抗性スイッチング特性が、抵抗変化層１３０に起因しているか否かということを確認するために、第１電極１１０及び第２電極１２０に電圧を印加し、電流を測定し、メモリスタ１０の全体抵抗ＲＴを算出した。第１電極１１０及び第２電極１２０それぞれで測定された電圧と、メモリスタ１０に流れる電流とを測定し、抵抗変化層１３０の抵抗Ｒ２Ｄを算出した。
図５Ａは、一実施形態による２層の二次元物質層を含むメモリスタ１０のＩ−Ｖ特性を示すグラフであり、図５Ｂは、メモリスタ１０の抵抗特性を示すグラフである。図５Ａに図示されているように、２層の二次元物質層を含むメモリスタ１０は、バイポーラ特性を有しているということを確認することができる。そして、図５Ｂに図示されているように、メモリスタ１０の全体抵抗変化ＲＴと、抵抗変化層１３０の抵抗変化Ｒ２Ｄとが類似しているが、メモリスタ１０の抵抗特性は、抵抗変化層１３０の抵抗特性に起因するということを確認することができる。
図６Ａは、比較例として、単一層の二次元物質層を含むメモリスタのＩ−Ｖ特性を示し、図６Ｂは、単一層の二次元物質層を含むメモリスタの抵抗特性を示すグラフである。図６Ａに図示されているように、単一層の二次元物質層を含むメモリスタは、ヒステリシス特性が明確ではない。すなわち、単一層の二次元物質層を含むメモリスタは、バイポーラ特性を有さないということを確認することができる。また、図６Ｂに図示されているように、単一層の二次元物質層を含むメモリスタは、全体抵抗特性と、抵抗変化層の抵抗特性とが類似していない。従って、メモリスタの抵抗特性は、抵抗変化層の抵抗特性だけではなく、他の要因によって影響を受けるということを確認することができる。メモリスタがバイポーラ特性を有するためには、二次元物質層が複数層でなければならないということを確認することができる。
一実施形態によるメモリスタ１０は、アナログ方式の抵抗スイッチング特性を有する。ＤＣ電圧をスウィープすることにより、メモリスタ１０の弱化（ｄｅｐｒｅｓｓｉｏｎ）と強化（ｐｏｔｅｎｔｉａｔｉｏｎ）とを測定した。図７Ａは、一実施形態によるメモリスタ１０に適用される電圧スウィープに係わるグラフであり、図７Ｂは、図７Ａの電圧スウィープによるメモリスタ１０の抵抗を示すグラフである。図７Ａに図示されているように、約０ないし約０．２５Ｖの範囲においては、正極性（ｐｏｓｉｔｉｖｅ−ｐｏｌａｒｉｔｙ）の電圧スウィープを行ったところ、図７Ｂに図示されているように、電圧スウィープの回数が増加するほど、メモリスタ１０の抵抗は、約４５０Ωから１５０Ωに徐々に低減していることを確認することができる。
そして、図７Ａに図示されているように、約０ないし約−０．１５Ｖの範囲においては、負極性（ｎｅｇａｔｉｖｅ−ｐｏｌａｒｉｔｙ）の電圧スウィープを行ったところ、図７Ｂに図示されているように、電圧スウィープの回数が増加するほど、メモリスタ１０の抵抗は、約１５０Ωから５００Ωに徐々に増大していることを確認することができる。それは、一実施形態によるメモリスタ１０は、アナログ方式の抵抗スイッチング特性を有するということを意味する。
一実施形態によるメモリスタ１０は、ＤＣ電圧ではなく、他の形態の電圧でも、弱化と強化との特性を有することができる。例えば、メモリスタ１０は、パルス電圧においても、弱化と強化との特性を有することができる。
図８は、一実施形態によるパルスタイプの電圧におけるメモリスタ１０の抵抗特性を示す。パルス振幅は、０．６Ｖであり、パルス持続時間は、１ｍｓであり、パルス間隔は、５秒にし、負のパルスと、正のパルスとのシーケンスをメモリスタ１０に適用した。その結果、図８に図示されているような、抵抗特性を獲得した。該抵抗特性は、正のパルスの適用回数が増加するほど、メモリスタ１０の抵抗が低減することを確認することができ、負のパルスの適用回数が増加するほど、メモリスタ１０の抵抗が増大することを確認することができる。
バイポーラ抵抗性スイッチング特性と、アナログ方式の抵抗スイッチング特性とを有するが、一実施形態によるメモリスタ１０は、人工シナプスとして作用することができる。一実施形態によるメモリスタ１０は、ＳＴＤＰ（ｓｐｉｋｅ−ｔｉｍｉｎｇ ｄｅｐｅｎｄｅｎｔ ｐｌａｓｔｉｃｉｔｙ）のようなシナプスのような（ｓｙｎａｐｓｅ−ｌｉｋｅ）学習動作を遂行することができる。低いスイッチング電圧を有するＳＴＤＰは、低電力ニューロモーフィックコンピュータ（ｎｅｕｒｏｍｏｒｐｈｉｃ ｃｏｍｐｕｔｉｎｇ）を可能にする。それだけではなく、低いスイッチング電圧は、生物学的電位に近接するために、哺乳類の神経ネットワークと直接のインターフェースも可能である。そのために、一実施形態によるメモリスタは、ニューロモーフィック装置の構成要素にもなる。
一実施形態によるメモリスタ１０がＳＴＤＰ方式で動作するか否かということを確認するために、第１電極１１０にポスト電圧Ｖｐｏｓｔを印加し、第２電極１２０にプリ電圧Ｖｐｒｅを印加し、抵抗変化層１３０にシナプスパルスを印加することができる。
図９Ａは、一実施形態によるメモリスタ１０に適用された電圧を示す参照図面である。ポスト電圧Ｖｐｏｓｔとプリ電圧Ｖｐｒｅは、等しい形態を有し、１ｍｓの持続時間の間、０Ｖから０．１７５Ｖまで線形的に上昇し、１ｍｓの他の持続期間の間、−０．１７５Ｖから０Ｖまで直線的に上昇する。そして、２つの電圧は、互いに異なる時間において、それぞれ第１電極１１０及び第２電極１２０にも印加される。
図９Ａに図示されているように、ポスト電圧Ｖｐｏｓｔがプリ電圧Ｖｐｒｅより先に印加されれば（Δｔ＜０）、抵抗変化層１３０に印加される負の電圧の絶対値は、有効電圧Ｖｅｆｆの絶対値より大きいということを確認することができる。前述の負の電圧は、パルス形態であり、プリシナプスパルス（ｐｒｅｓｙｎａｐｔｉｃ ｐｕｌｓｅ）と称することができる。また、ポスト電圧Ｖｐｏｓｔがプリ電圧Ｖｐｒｅより後で印加されれば（Δｔ＞０）、抵抗変化層１３０に印加される正の電圧の絶対値は、有効電圧Ｖｅｆｆの絶対値より大きいということを確認することができる。前述の正の電圧は、パルス形態であり、ポストシナプスパルス（ｐｏｓｔｓｙｎａｐｔｉｃ ｐｕｌｓｅ）と称することができる。
図９Ｂは、図９Ａの信号によるメモリスタ１０のコンダクタンス変化と有効電圧とを示す結果である。図９Ｂに図示されているように、Δｔ＜０であるとき、Δｔの大きさが小さくなるほど、有効電圧の高さが高くなるために、負の電圧極性（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ ｐｏｌａｒｉｔｙ）は、強化されるということを確認することができる。それにより、弱化程度がさらに強化されるということを確認することができる。また、Δｔに対するコンダクタンス変化は、ポジティブでもネガティブでも、幾何級数的に減衰するということを確認することができる。それは、一実施形態によるメモリスタがＳＴＤＰ方式で動作するニューロモーフィック装置の構成要素にもなるということを意味する。
図１０は、一実施形態による３層の抵抗変化層を含むメモリスタのＩ−Ｖ特性を図示した図面である。図１０に図示されているように、３層の抵抗変化層を含むメモリスタには、約１Ｖ以上の電圧が印加されるフォーミング過程が遂行されれば、フォーミング後には、バイポーラ抵抗性スイッチング特性を有するということを確認することができる。
図１１Ａ及び図１１Ｂは、他の実施形態によるメモリスタ１０ａを示す図面である。図１１Ａ及び図１１Ｂに図示されているように、メモリスタ１０ａは、離隔配置された第１電極１１０ａ及び第２電極１２０ａ；並びに第１電極１１０ａと第２電極１２０ａとの間の抵抗変化層１３０ａ；を含んでもよい。第１電極１１０ａは、抵抗変化層１３０ａの厚み方向と垂直の第１方向に互いに離隔配置される複数個の第１サブ電極１１２を含んでもよく、第２電極１２０ａは、抵抗変化層１３０ａの厚み方向と垂直でありながら、第１方向と異なる第２方向に互いに離隔配置される複数個の第２サブ電極１２２を含んでもよい。そして、抵抗変化層１３０ａは、複数個の第１サブ電極１１２と、複数個の第２サブ電極１２２とが重畳される領域に配置されながら、相互離隔配置される複数個のサブ抵抗変化層１３２を含んでもよい。すなわち、メモリスタ１０ａは、それぞれ独立して動作することができる複数個のセルを含んでもよい。
前述の本明細書の説明は、例示のためのものであり、本明細書の内容が属する技術分野の当業者であるならば、本開示の技術的思想や、必須な特徴を変更せずとも、他の具体的な形態に容易に変形が可能であるということを理解することができるであろう。従って、以上で記述された実施形態は、全ての面で例示的なものであり、限定的ではないと理解されなければならない。例えば、単一型に説明されている各構成要素は、分散されても実施され、同様に、分散されていると説明されている構成要素も、結合された形態でも実施される。
１０，１０ａ メモリスタ
１１０，１１０ａ 第１電極
１１２ 第１サブ電極
１２０，１２０ａ 第２電極
１２２ 第２サブ電極
１３０ 抵抗変化層
１３２ 第１二次元物質
１３４ 第２二次元物質
１４０ 基板
１５０ 絶縁層
１１０，１１０ａ 第１電極
１１２ 第１サブ電極
１２０，１２０ａ 第２電極
１２２ 第２サブ電極
１３０ 抵抗変化層
１３２ 第１二次元物質
１３４ 第２二次元物質
１４０ 基板
１５０ 絶縁層
Claims (27)
- 離隔配置される下部電極及び上部電極と、
前記下部電極と前記上部電極との間に配置され、互いに化学的結合なしにスタックされた第１二次元物質層及び第２二次元物質層を含む抵抗変化層と、を含むメモリスタ。 - 前記抵抗変化層は、
欠陥ある粒子境界を含むことを特徴とする請求項１に記載のメモリスタ。 - 前記抵抗変化層は、
前記下部電極と前記上部電極とに印加される電気的信号により、前記欠陥ある粒子境界に、伝導性フィラメントが形成されることを特徴とする請求項２に記載のメモリスタ。 - 前記第１二次元物質層及び第２二次元物質層それぞれは、
ラインタイプの欠陥を含むことを特徴とする請求項２に記載のメモリスタ。 - 前記抵抗変化層は、
点タイプの欠陥を含むことを特徴とする請求項１に記載のメモリスタ。 - 前記メモリスタは、
０．１Ｖ以上０．５Ｖ以下のセット電圧によって動作することを特徴とする請求項１に記載のメモリスタ。 - 前記メモリスタは、
バイポーラ抵抗性スイッチング動作を遂行することを特徴とする請求項１に記載のメモリスタ。 - 前記メモリスタは、
フォーミング後の、高抵抗状態のオーミック伝導傾きと、低抵抗状態のオーミック伝導傾きが一定であることを特徴とする請求項１に記載のメモリスタ。 - 前記オーミック伝導傾きは、
０．８ないし１．２に含まれることを特徴とする請求項８に記載のメモリスタ。 - 前記抵抗変化層は、
印加される電気的信号のスウィープにより、アナログ方式に変わる抵抗特性を有することを特徴とする請求項１に記載のメモリスタ。 - 前記下部電極と前記上部電極との間隔は、
前記抵抗変化層に含まれた原子サイズの２倍以上１０倍以下であることを特徴とする請求項１に記載のメモリスタ。 - 前記抵抗変化層は、
１０層以下の二次元物質層を含むことを特徴とする請求項１に記載のメモリスタ。 - 前記第１二次元物質層と前記第２二次元物質層は、同一物質から形成されることを特徴とする請求項１に記載のメモリスタ。
- 前記第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、
絶縁特性を有することを特徴とする請求項１に記載のメモリスタ。 - 前記第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、
フルオログラフェン、酸化グラフェン、ｈ−ＢＮ、Ｍｉｃａ、ＭｏＯ３、ＷＯ４、ＣｕＯｘ、ＴｉＯ２、ＭｎＯ２、Ｖ２Ｏ５、ＴａＯ４、ＲｕＯ２のうち少なくとも一つを含むことを特徴とする請求項１４に記載のメモリスタ。 - 前記第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、
半導体特性を有することを特徴とする請求項１に記載のメモリスタ。 - 前記第１二次元物質層及び第２二次元物質層のうち少なくとも１層は、
ＭｏＳ２、ＷＳ２、ＭｏＳｅ２、ＷＳｅ２、ＭｏＴｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＧａＳｅ、ＧａＴｅ、ＩｎＳｅ、Ｉｎ２Ｓｅ３、Ｂｉ２Ｓｅ３、黒リンのうち少なくとも一つを含むことを特徴とする請求項１３に記載のメモリスタ。 - 前記第１二次元物質層及び第２二次元物質層それぞれは、
単一層であることを特徴とする請求項１に記載のメモリスタ。 - 前記下部電極及び前記上部電極のうち少なくとも一つは、
金属物質を含むことを特徴とする請求項１に記載のメモリスタ。 - 前記下部電極及び前記上部電極は、互いに異なる物質を含むことを特徴とする請求項１に記載のメモリスタ。
- 前記下部電極及び前記上部電極のうち一つは、活性電極であり、残りは、非活性電極であることを特徴とする請求項１に記載のメモリスタ。
- 前記抵抗変化層は、
前記下部電極と前記上部電極とが重畳される領域に配置されることを特徴とする請求項１に記載のメモリスタ。 - 前記上部電極、前記第１二次元物質層、前記第２二次元物質層及び前記下部電極は、順次に互いに接するように配置されることを特徴とする請求項１に記載のメモリスタ。
- 前記上部電極は、
前記抵抗変化層の厚み方向と垂直の第１方向に互いに離隔配置される複数個の第１電極を含み、
前記下部電極は、
前記抵抗変化層の厚み方向と垂直でありながら、前記第１方向と異なる第２方向に互いに離隔配置される複数個の第２電極を含むことを特徴とする請求項１に記載のメモリスタ。 - 前記抵抗変化層は、
前記複数個の第１電極と、前記複数個の第２電極とが重畳される領域に配置されながら、相互離隔配置される複数個のサブ抵抗変化層を含むことを特徴とする請求項２４に記載のメモリスタ。 - 請求項１ないし２５のうちいずれか１項に記載のメモリスタを含むニューロモーフィック装置。
- 前記ニューロモーフィック装置は、ＳＴＤＰ（ｓｐｉｋｅ−ｔｉｍｉｎｇ ｄｅｐｅｎｄｅｎｔ ｐｌａｓｔｉｃｉｔｙ）方式で動作することを特徴とする請求項２６に記載のニューロモーフィック装置。
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