KR101163046B1 - 상변화 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 소자의 제조 방법에 관한 것으로, 가열 패드가 구비된 반도체 기판을 제공하는 단계; 반응 가스의 조성비를 이용하여 상기 반도체 기판 상에 화합물의 화학양론비 이하의 양을 가지는 텔레륨(Te)을 포함하는 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막이 형성된 기판 전면에 상부전극을 형성하는 단계를 포함한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로 상변화 물질막을 포함하는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 가열 패드를 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.
이러한, 상변화 메모리 소자는 가열 패드와 상부전극을 전기적으로 연결함과 동시에 소자 내부로 전류를 공급하거나 전기적인 신호를 보내기 위한 통로인 상변화 물질막을 채우기 위한 컨택홀을 갖추고 있다.
상기 컨택홀에 매립된 상변화 물질막으로는, 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)로 구성된 켈코게나이드 화합물(Ge-Sb-Te: GST)이 주로 이용되고 있다.
이때, 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)의 조성비는 2:2:5인 물질을 중심으로 개발이 이루어지고 있는데, 이러한 물질은 물질의 안정성뿐만 아니라, 낮은 전류 소모, 빠른 상변화가 장점이 있다.
반면에, 상기와 같은 조성비로 상변화 물질막을 형성하는 경우, 상변화 물질막이 하부 전극의 인근 즉, 콘택홀의 바닥부보다 콘택홀 측벽 상부로 향할수록 느리게 성장하는 경우가 있다. 이 경우, 상기 콘택홀의 측벽 인근 부분에 형성된 상변화 조성 물질들의 뭉침 등으로 인하여 심(Seam)이나 보이드(Void)가 초래되고, 그에 의해 상변화 물질막은 컨포멀하게 형성하는데 한계가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 상변화 물질막의 전기적 특성을 개선하기 위한 것이다.
본 발명의 실시 예에 따른 상변화 메모리 소자의 제조 방법은, 가열 패드가 구비된 반도체 기판을 제공하는 단계; 반응 가스의 조성비를 이용하여 상기 반도체 기판 상에 화합물의 화학양론비 이하의 양을 가지는 텔레륨(Te)을 포함하는 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막이 형성된 기판 전면에 상부전극을 형성하는 단계를 포함한다.
본 발명에 따른 상변화 메모리 소자의 제조 방법은, 반응 가스를 이용하여 상변화 물질막의 조성비를 조절함으로서, 전기적 특성을 개선시키는데 효과가 있다.
도1 내지 도4는 본 발명의 일실시 예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들,
도5는 본 발명의 일실시 예에 따른 상변화 메모리 소자의 상변화 물질막을 이성분계 물질층으로 형성하는 제조 방법을 나타내는 순서도, 및
도6은 본 발명의 일실시예에 따른 상변화 메모리 소자의 상변화 물질막을 삼성분계 물질층으로 형성하는 제조 방법을 나타내는 순서도이다.
도5는 본 발명의 일실시 예에 따른 상변화 메모리 소자의 상변화 물질막을 이성분계 물질층으로 형성하는 제조 방법을 나타내는 순서도, 및
도6은 본 발명의 일실시예에 따른 상변화 메모리 소자의 상변화 물질막을 삼성분계 물질층으로 형성하는 제조 방법을 나타내는 순서도이다.
도1 내지 도4는 본 발명의 일실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도1을 참조하면, 반도체 기판(100)의 소정 부분에 소자 분리막(105)을 공지의 방식으로 형성하여, 액티브 영역을 한정한다. 각각의 액티브 영역에 불순물을 소정 깊이로 주입하여, 접합 영역 형태의 워드 라인(110, 이하 접합 워드 라인)을 형성한다.
접합 워드 라인(110)이 형성된 반도체 기판(100) 상부에 제1 층간 절연막(115)을 형성한 다음, 워드 라인(110)의 소정 부분이 노출될 수 있도록 제1 층간 절연막(115)을 식각하여, 다이오드 콘택홀(도시되지 않음)을 형성한다.
이때, 상기 다이오드 콘택홀이 형성되는 위치는 워드 라인(110)과 이후 형성될 상부전극의 교차점 부근일 수 있다. 상기 다이오드 콘택홀 내부에 공지의 방식으로 스위칭 소자로서 다이오드(120)를 형성한다. 본 실시 예의 다이오드(120)는 예를 들어, PN 다이오드 형태를 가질 수 있다.
이러한, PN 다이오드(120)는 상기 다이오드 콘택홀 내부에 n형의 SEG(selective epitaxial growth)층을 형성하는 단계, 및 상기 n형의 SEG층 상부에 p형의 불순물을 주입하는 단계로 형성될 수 있다.
또한, 접합 영역 형태의 접합 워드 라인(110)의 저항을 고려하여 상기 다이오드(120)와 접합 워드 라인(110) 사이에 금속 워드 라인(도시되지 않음)이 개재되는 경우, 상기 다이오드(120)는 폴리 실리콘막으로 형성되는 쇼트키 다이오드로 구성될 수 있다.
다이오드(120)가 형성된 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착하고, 반도체 기판 결과물을 열처리하여, 다이오드(120) 상부에 선택적으로 오믹 콘택층(125)을 형성한다. 이어서, 잔류하는 상기 전이 금속막을 제거한다.
오믹 콘택층(125)이 형성된 반도체 기판(100) 결과물 상부에 제2 층간 절연막(130)을 형성한다. 오믹 콘택층(125)이 노출되도록 제2 층간 절연막(130)을 식각하여, 제1 가열 전극 콘택홀(142)을 형성한다.
상기 제1 가열 전극 콘택홀(142) 내부에 도전물, 예를 들어, W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질을 충진시킨다.
이어서, 상기 제1 가열 전극 콘택홀(142) 내에 충진된 도전물을 에치백하여, 상기 제1 가열 전극 콘택홀(142)의 바닥부에 잔류시킴으로써, 가열 패드(135)를 형성한다.
도2를 참조하면, 상기 제1 가열 전극 콘택홀(142) 측벽에 스페이서(145)를 형성한다.
먼저, 가열 패드(135)가 노출된 반도체 기판(100) 전면에 스페이서 절연막(도시되지 않음)을 형성한 다음, 식각 및 에치백 공정을 통해 스페이서(145)을 형성하는데, 스페이서(145) 바닥부는 가열 패드(135)의 노출된 일부와 중첩되도록 형성한다. 본 발명에서의 스페이서(145)는 제1 가열 전극 콘택홀(142)의 크기를 최소화시키기 위한 것으로, 일예로, 질화막 또는 산화막 중 적어도 어느 하나의 막으로 형성한다.
도3을 참조하면, 가열 패드(135) 및 스페이서(145)로 둘러쌓인 제1 가열 전극 콘택홀(142) 내부에 상변화 물질막(150)을 매립한다. 이러한, 상변화 물질막(150)은 스페이서(145)에 의해 가열 패드(135)와의 접촉 면적을 줄일 수 있다.
보다 구체적으로, 스페이서(145)가 형성된 반도체 기판(100) 전면에 화학 증착 방법(Chemical Vapor Deposition: CVD) 또는 원자층 증착 방법(Atomic Layer Deposition: ALD) 중 어느 하나의 증착 방식을 이용하여 상변화 물질막(미도시)을 성장시킨 뒤, 소정의 두께가 되도록 CMP(Chemical Mechanical Polishing) 공정 및/또는 블랭킷 식각(blanket etching)을 수행하여 상변화 물질막(150)을 형성한다. 이때, 상변화 물질막(150)은 반응 가스의 조성비를 이용하여 반도체 기판 상에 화합물의 화학양론비 이하의 양을 가지는 텔루륨(Te)을 포함한다.
상변화 물질막으로는, 안티몬- 텔루륨(Sb-Te) 및 게르마늄-텔루륨(Ge-Te)같은 이성 분계 물질층 또는 게르마늄-안티몬-텔루륨(Ge-Sb-Te)과 같은 삼성 분계 물질층을 이용할 수 있으며, 이성 분계 및 삼성 분계 물질층에 탄소(C), 질소(N), 산소(O) 및 이산화규소(SiO2) 등을 추가적으로 도핑(doping)할 수 있다.
이성 분계 물질층 및 삼성 분계 물질층 각각으로 상변화 물질막을 형성하는 제조 방법에 대해서 도5 및 도6을 참조하여 설명하기로 한다.
먼저, 일 예로 도5는 이성 분계 물질층으로 상변화 물질막을 형성하는 제조 방법에 관한 것으로, 챔버(도시되지 않음) 내에 마련된 스페이서(145)가 형성된 반도체 기판(100) 전면 상에 화학 증착 방법 또는 원자층 증착 방법을 이용하여 안티몬- 텔루륨(Sb-Te) 또는 게르마늄-텔루륨(Ge-Te)와 반응 가스를 주입(S512)하고, 챔버(도시되지 않음) 내의 불필요한 가스를 외부로 환기시키기 위한 퍼지(Purge) 공정을 실행한다(S514). 이 때, 퍼지 공정 단계는 공지의 기술에 따라 생략 가능하다.
본 발명에서의 이성 분계 물질층은 실시예와 같이 안티몬- 텔루륨(Sb-Te) 또는 게르마늄-텔루륨(Ge-Te) 혼합 가스일 수 있지만, 안티몬(Sb) 또는 텔루륨(Te) 중 어느 하나의 단일의 소스를 이용할 수도 있다.
상기 퍼지 공정이 완료되면, 증착된 이성 분계 물질층의 높이(h1)와 미리 설정된 문턱 높이(h2)를 비교하고, 비교 결과에 따라 공정의 진행 여부를 판단한다(S516). 보다 구체적으로, 증착된 이성 분계 물질층의 높이(h1)가 미리 설정된 문턱 높이(h2)보다 작으면 다시 증착단계(S512)로 피드백하고, 증착된 이성 분계 물질층의 높이(h1)가 미리 설정된 문턱 높이(h2)보다 큰 경우에는 증착 공정을 종료시킨다.
본 발명에서, 반응 가스를 함께 주입하는 것은, 첫째로는, 원료로 사용되는 소스(Sb-Te, Ge-Te)들의 리간드(ligand)를 떼어 내어 원자간 반응성을 향상시키기 위함이고, 둘째로는 텔루륨(Te)의 반응을 억제시켜 안티몬(Sb) 또는 게르마늄(Ge)의 환경을 더 리치(rich)하게 함으로써 비정질 상태를 유지하기 위함이다. 이러한 주입 방식은, 기존에 2:2:5이 조성비를 가지는 안티몬-게르마늄-텔루륨(Sb-Ge-Te)과 같은 삼성 분계 물질층과 스페이서 간의 화학 반응을 방지할 수 있고 그에 따라, 상변화 물질막(150) 매립 시 보이드(Void)나 심(Seem)의 형성을 방지할 수 있다.
다른 예로, 도6은 삼성 분계 물질층으로 상변화 물질막을 형성하는 제조 방법에 관한 것으로, 챔버(도시되지 않음) 내에 마련된 스페이서(145)가 형성된 반도체 기판(100) 전면 상에 화학 증착 방법 또는 원자층 증착 방법을 이용하여 안티몬- 게르마늄- 텔루륨(Sb-Ge-Te)과 함께 반응 가스를 주입(S612)하고, 그 후에 챔버(도시되지 않음) 내의 불필요한 가스를 외부로 환기시키기 위한 퍼지(Purge) 공정을 실행한다(S614).
상기 퍼지 공지가 완료되면, 증착된 삼성 분계 물질층의 높이(h3)와 미리 설정된 문턱 높이(h4)를 비교하고, 비교 결과에 따라 공정의 진행 여부를 판단한다(S616). 보다 구체적으로, 증착된 삼성 분계 물질층의 높이(h3)가 미리 설정된 문턱 높이(h4)보다 작으면 상기 증착 단계(S612)로 피드백하고, 증착된 삼성 분계 물질층의 높이(h3)가 미리 설정된 문턱 높이(h4)보다 큰 경우에는 증착 공정을 종료시킨다.
이때, 상변화 물질막(150)은 반응 가스를 이용하여 기존의 2: 2: 5 조성비가 아닌 4:1:5 조성비로 형성할 수 있다. 본 발명에서 삼성 분계 물질의 조성비를 4:1:5로 도시하였지만, 이는 본 발명이 실시 예에 따라 한정되는 것이 아니라, 본 발명의 상변화 물질막(150)이 가열 패드(135) 인근보다 스페이서(145) 인근에서 늦게 성장하여 뭉치는 것을 방지 할 수 있는 정도의 조성비이면 되고, 이때 조성비는 반응 가스의 양에 따라 조절될 수 있다. 이때, 반응 가스로는 암모니아(NH3), 수소(H2) 중 어느 하나를 이용할 수 있다.
도4를 참조하면, 상기의 상변화 물질막(150)이 형성된 결과물 상에 공지의 기술로 도전층(도시하지 않음)을 증착하여 상기 접합 워드 라인(110)과 교차하는 방향으로 패터닝하여 상부전극(160)을 형성한다.
이때, 상부전극(160)은 상기 상변화 물질막(150)과 전기적으로 연결되도록 일예로, 티타늄막(Ti) 또는 티타늄 질화막(TiN)으로 형성되는 것이 바람직하다.
본 발명은 상변화 물질막으로서, 텔레륨(Te)이 상태적으로 푸어(Poor)한 물질을 사용함으로써, 제1 가열 전극 콘택홀의 측벽에서의 증착 속도를 증대시킨다. 이에 따라, 본 발명에 따른 상변화 메모리 소자는, 상변화 물질막 증착 특성 및 전기적 특성을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 접합 워드 라인
120: 다이오드 125: 오믹 컨택층
135: 가열 패드 145: 스페이서
150: 상변화 물질막 160: 상부전극
120: 다이오드 125: 오믹 컨택층
135: 가열 패드 145: 스페이서
150: 상변화 물질막 160: 상부전극
Claims (10)
- 가열 패드가 구비된 반도체 기판을 제공하는 단계;
상기 가열 패드 상부에, 씨임이 발생되지 않도록 반응 가스의 조성비를 이용하여 화합물의 화학양론비 이하의 양을 가지는 텔레륨(Te)을 포함하는 상변화 물질막을 형성하는 단계; 및
상기 상변화 물질막이 형성된 상기 반도체 기판 전면에 상부전극을 형성하는 단계를 포함하며,
상기 상변화 물질막은 안티몬(Sb) 및 게르마늄(Ge)을 모두 포함하고,
상기 게르마늄, 상기 안티몬 및 상기 텔레륨의 조성비는 4:1:5인 상변화 메모리 소자의 제조방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제1 항에 있어서,
상기 반응 가스는, 암모니아(NH3) 및 수소(H2) 중 어느 하나를 더 포함한 상변화 메모리 소자의 제조방법. - 제1 항에 있어서,
상기 상변화 물질막은, 화학 기상 증착 방법 또는 원자층 증착 방법에 의해 성장하는 상변화 메모리 소자의 제조방법. - 제1 항에 있어서,
상기 상변화 물질막을 형성하는 단계는,
챔버 내에 상기 텔레륨, 상기 텔레륨 외의 상변화 소스 및 반응 가스를 동시에 주입하여 상기 반도체 기판 상에 상변화 물질막을 형성하는 증착단계; 및
상기 반도체 기판 상에 형성된 상기 상변화 물질막의 높이와 미리 설정된 문턱 높이를 비교하고, 상기 비교 결과 상기 상변화 물질막의 높이가 상기 미리 설정된 문턱 높이보다 작으면 상기 증착 단계로 피드백하는 비교 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제8 항에 있어서,
상기 증착된 상변화 물질막의 높이와 미리 설정된 문턱 높이를 비교 시, 상기 비교 결과 상기 상변화 물질막의 높이가 상기 미리 설정된 문턱 높이보다 크면 상기 상변화 물질막의 증착을 종료시키고, 상기 상변화 물질막이 소정의 높이를 가지도록 평탄화 공정을 진행하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법. - 제9 항에 있어서,
상기 증착 단계와 상기 비교 단계 사이에는, 상기 반도체 기판 상에 형성된 불충분한 가스를 외부로 배출하는 퍼지 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
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