KR20060110559A - 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들 - Google Patents

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Abstract

셀 다이오드들을 채택하는 상변이 기억소자들을 제공한다. 상기 상변이 기억소자들은 제1 도전형의 반도체 기판 및 상기 반도체 기판 상부에 형성된 제1 층간절연막을 구비한다. 상기 제1 층간절연막을 관통하는 셀 다이오드 홀이 제공된다. 상기 셀 다이오드 홀의 하부 영역 내에 제1 및 제2 반도체 패턴들이 차례로 적층된다. 상기 제2 반도체 패턴 상에 셀 다이오드 전극이 제공된다. 상기 셀 다이오드 전극은 상기 제1 층간절연막의 상부면보다 낮은 표면을 갖는다. 상기 셀 다이오드 전극 상에 상기 셀 다이오드 홀을 채우는 국한된 상변이 물질 패턴(confined phase change material pattern)이 제공된다. 상기 국한된 상변이 물질 패턴 상에 상부전극이 배치된다. 상기 셀 다이오드 홀 내의 상기 국한된 상변이 물질 패턴은 상기 셀 다이오드 홀에 의해 상기 제1 및 제2 반도체 패턴들과 자기정렬된다. 상기 상변이 기억소자의 제조방법들 역시 제공된다.

Description

셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들{Phase change memory devices employing cell diodes and methods of fabricating the same}
도 1은 본 발명의 실시예들에 따른 상변이 기억소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 2a 내지 도 7a는 본 발명의 실시예들에 따른 상변이 기억소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2b 내지 도 7b는 본 발명의 실시예들에 따른 상변이 기억소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
본 발명은 반도체 기억소자들 및 및 그 제조방법들에 관한 것으로, 특히 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들에 관한 것이다.
비휘발성 기억 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 기억 소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상 기 적층 게이트 구조는 채널 상에 차례로 적층된 터널 산화막, 부유 게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 기억 소자들 대신에 새로운(novel) 비휘발성 기억소자, 예컨대 상변이 기억소자들이 최근에 제안된 바 있다. 상기 상변이 기억 소자들의 단위 셀은 하나의 셀 스위칭 소자 및 상기 스위칭 소자에 전기적으로 접속된 상변이 저항체를 구비하고, 상기 상변이 저항체는 상부 전극 및 하부 전극과 아울러서 상기 상/하부 전극들 사이에 개재된 상변이 물질막을 구비한다. 또한, 상기 셀 스위칭 소자는 모스 트랜지스터와 같은 능동 소자일 수 있다. 이 경우에, 상기 상변이 기억 셀을 프로그램시키기 위하여 적어도 수 mA의 큰 프로그램 전류(large program current)가 요구되고, 상기 프로그램 전류는 상기 모스 트랜지스터를 통하여 제공된다. 따라서, 상기 모스 트랜지스터가 차지하는 면적을 감소시키는 데 한계가 있다. 다시 말해서, 상기 상변이 기억 셀의 스위칭 소자로서 모스 트랜지스터가 채택되는 경우에, 상기 상변이 기억소자의 집적도를 향상시키는 데 한계가 있을 수 있다.
상술한 문제점을 해결하기 위하여 상기 모스 트랜지스터 대신에 수직 다이오드(vertical diode)가 셀 스위칭 소자로 채택되고 있다. 상기 수직 다이오드를 채택하는 상변이 기억 셀이 미국특허 제6,511,862 B2 호에 "프로그래머블 소자들을 위한 변형된 콘택(modified contact for programmable devices)"라는 제목으로 헛 젠스 등(Hudgens et al.)에 의해 개시된 바 있다. 헛젠스 등에 따르면, 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고, 상기 활성영역 내에 워드라인 및 수직 셀 다이오드(vertical cell diode)를 형성하는 것을 포함한다. 이어서, 상기 수직 셀 다이오드 상에 금속 실리사이드막과 같은 콘택을 형성하고, 상기 콘택을 갖는 기판 상에 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 콘택을 노출시키는 개구부(opening)을 형성하고, 상기 개구부 내에 스페이서 및 국한된(confined) 프로그래머블 물질막(즉, 국한된 상변이 물질막)을 형성한다.
결과적으로, 상기 개구부는 상기 수직 셀 다이오드와 오정렬될(mis-aligned) 수 있고, 상기 상변이 물질막은 상기 금속 실리사이드막과 직접 접촉한다. 이에 따라, 상기 상변이 셀 사이즈를 감소시키는 데 여전히 제약이 따를 수 있고, 상기 금속 실리사이드막은 후속 열공정 동안 상기 상변이 물질막과 반응하여 상기 상변이 물질막의 고유의 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도의 개선 및 상변이 물질막의 성능 저하(performance degradation)의 방지(inhibition)에 적합한 상변이 기억소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도의 개선과 함께 상변이 물질막의 성능 저하를 방지할 수 있는 상변이 기억소자의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 셀 다이오드들을 채택하는 상변이 기억소자들이 제공된다. 상기 상변이 기억소자들은 제1 도전형의 반도체 기판 및 상기 반도체 기판 상부에 형성된 제1 층간절연막을 포함한다. 상기 제1 층간절연막을 관통하는 셀 다이오드 홀이 제공된다. 상기 셀 다이오드 홀의 하부 영역 내에 제1 및 제2 반도체 패턴들이 차례로 적층된다. 상기 제2 반도체 패턴 상에 셀 다이오드 전극이 제공된다. 상기 셀 다이오드 전극은 상기 제1 층간절연막의 상부면보다 낮은 표면을 갖는다. 상기 셀 다이오드 전극 상에 상기 셀 다이오드 홀을 채우는 국한된 상변이 물질 패턴(confined phase change material pattern)이 제공된다. 상기 국한된 상변이 물질 패턴 상에 상부전극이 제공되고, 상기 셀 다이오드 홀 내의 상기 국한된 상변이 물질 패턴은 상기 셀 다이오드 홀에 의해 상기 제1 및 제2 반도체 패턴들과 자기정렬된다.
본 발명의 몇몇 실시예들에서, 상기 제1 층간절연막 및 상기 반도체기판 사이에 워드라인이 제공될 수 있고, 상기 워드라인의 측벽은 워드라인 격리막에 의해 둘러싸여질 수 있다. 이 경우에, 상기 셀 다이오드 홀은 상기 워드라인의 소정영역을 노출시킬 수 있다. 상기 워드라인은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 및 제2 도전형들은 각각 P형 및 N형일 수 있다.
다른 실시예들에서, 상기 제1 반도체 패턴은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 가질 수 있고, 상기 제2 반도체 패턴은 상기 제1 도전형을 가질 수 있다.
또 다른 실시예들에서, 상기 제1 층간절연막은 단일 절연막일 수 있다.
또 다른 실시예들에서, 상기 셀 다이오드 전극은 금속 실리사이드막일 수 있다.
또 다른 실시예들에서, 상기 셀 다이오드 홀 내의 상기 국한된 상변이 물질 패턴 및 상기 셀 다이오드 홀의 측벽 사이에 절연성 콘택 스페이서가 제공될 수 있다. 상기 콘택 스페이서는 상기 셀 다이오드 전극의 가장자리와 접촉할 수 있다. 상기 국한된 상변이 물질 패턴 및 상기 셀 다이오드 전극 사이에 하부전극이 제공될 수 있고, 상기 하부전극은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막일 수 있다.
또 다른 실시예들에서, 상기 상부전극을 갖는 기판은 제2 층간절연막으로 덮여질 수 있고, 상기 제2 층간절연막 상에 비트라인이 배치될 수 있다. 상기 비트라인은 상기 제2 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 상부전극에 전기적으로 접속된다.
본 발명의 다른 양태에 따르면, 셀 다이오드들을 갖는 상변이 기억소자의 제조방법들을 제공한다. 상기 방법들은 제1 도전형의 반도체기판을 준비하는 것과, 상기 반도체 기판 상부에 제1 층간절연막을 형성하는 것을 포함한다. 상기 제1 층간절연막을 패터닝하여 상기 제1 층간절연막을 관통하는 복수개의 셀 다이오드 홀들을 형성한다. 상기 셀 다이오드 홀들의 하부영역들 내에 차례로 적층된 제1 반도체 패턴들 및 제2 반도체 패턴들을 형성한다. 제2 반도체 패턴들의 표면들 상에 셀 다이오드 전극들을 형성한다. 상기 셀 다이오드 전극들 상에 차례로 적층된 국한된 상변이 물질 패턴들 및 상부전극들을 형성한다. 상기 국한된 상변이 물질 패턴들은 상기 셀 다이오드 홀들을 채우도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 제1 층간절연막을 형성하기 전에, 상기 제1 층간절연막 및 상기 반도체 기판 사이에 개재된 복수개의 평행한 워드라인들 및 상기 워드라인들 사이의 갭 영역들을 채우는 워드라인 격리막을 형성할 수 있다. 이 경우에, 상기 셀 다이오드 홀들은 상기 워드라인들의 소정영역들을 노출시키도록 형성될 수 있다. 상기 워드라인들 및 상기 워드라인 격리막을 형성하는 것은 상기 반도체 기판을 식각하여 복수개의 평행한 활성영역들을 한정하는 소자분리 트렌치 영역을 형성하는 것과, 상기 소자분리 트렌치 영역을 채우는 소자분리막을 형성하는 것과, 상기 활성영역들 내로 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 불순물 영역들을 형성하는 것을 포함할 수 있다. 상기 제1 도전형은 P형일 수 있고, 상기 제2 도전형은 N형일 수 있다.
다른 실시예들에서, 상기 제1 층간절연막은 단일 절연막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 제1 반도체 패턴들은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 갖도록 형성될 수 있고, 상기 제2 반도체 패턴들은 상기 제1 도전형을 갖도록 형성될 수 있다. 상기 제1 및 제2 반도체 패턴들을 형성하는 것은 상기 셀 다이오드 홀들의 하부영역들을 채우는 리세스된 반도체 패턴들을 형성하는 것과, 상기 리세스된 반도체 패턴들의 하부 영역들을 이온주입 기술을 사용하여 상기 제1 도전형의 불순물들 또는 상기 제2 도전형의 불순물들로 도우핑시키는 것과, 상기 리세스된 반도체 패턴들의 상부 영역들을 이온주입 기술을 사용하여 상기 제1 도전형의 불순물들로 도우핑시키는 것을 포함할 수 있다. 상기 리세스된 반도체 패턴들을 형성하는 것은 선택적 에피택시얼 성장 기술을 사용하여 상기 셀 다이오드 홀들을 채우는 단결정 반도체막을 형성하는 것과, 상기 단결정 반도체막을 평탄화시키어 상기 제1 층간절연막의 상부면과 동일한 레벨의 표면들을 갖는 단결정 반도체 패턴들을 형성하는 것과, 상기 단결정 반도체 패턴들을 부분 식각하여 상기 단결정 반도체 패턴들을 리세스시키는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 셀 다이오드 전극들은 금속 실리사이드막으로 형성할 수 있다. 상기 금속 실리사이드막은 샐리사이드 기술을 사용하여 형성할 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 국한된 상변이 물질 패턴들 및 상기 상부 전극들을 형성하기 전에, 상기 셀 다이오드 전극들 상의 상기 셀 다이오드 홀들의 측벽들 상에 절연성 콘택 스페이서들을 형성할 수 있다. 상기 국한된 상변이 물질 패턴들 및 상기 상부 전극들을 형성하기 전에, 상기 절연성 콘택 스페이서들에 의해 노출된 상기 셀 다이오드 전극들 상에 상기 제1 층간절연막의 상부면 보다 낮은 표면들을 갖는 하부 전극들을 형성할 수 있다.
또 다른 실시예들에서, 상기 국한된 상변이 물질 패턴들 및 상기 상부전극들을 형성하는 것은 상기 셀 다이오드 전극들을 갖는 기판 상에 상변이 물질막 및 상부전극막을 차례로 형성하는 것과, 상기 상부전극막 및 상기 상변이 물질막을 패터닝하는 것을 포함할 수 있다. 상기 상변이 물질막은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있고, 상기 상부전극막은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 상부전극들을 갖는 기판 상에 제2 층간절연막을 형성할 수 있고, 상기 제2 층간절연막을 패터닝하여 상기 상부전극들을 노출시키는 비트라인 콘택 홀들을 형성할 수 있다. 또한, 상기 제2 층간절연막 상에 상기 비트라인 콘택 홀들을 통하여 상기 제2 상부전극들에 전기적으로 접속된 복수개의 평행한 비트라인들을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 상변이 기억소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다. 또한, 도 2a 내지 도 7a는 본 발명의 실시예들에 따른 상변이 기억소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 2b 내지 도 7b는 본 발명의 실시예들에 따른 상변이 기억소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
먼저, 도 1, 도 7a 및 도 7b를 참조하여 본 발명의 실시예들에 따른 상변이 기억소자들을 설명하기로 한다.
도 1, 도 7a 및 도 7b를 참조하면, 제1 도전형의 반도체 기판(10)의 소정영역 상에 복수개의 평행한 워드라인들, 예컨대 n개의 워드라인들(n-number of word lines; WL1, WL2, ... , WLn)이 제공될 수 있다. 상기 워드라인들(WL1, WL2, ... , WLn)은 실질적으로 평행할 수 있다. 상기 워드라인들(WL1, WL2, ... , WLn) 사이의 갭 영역들은 워드라인 격리막(word line separation layer; 12)으로 채워질 수 있다. 상기 워드라인 격리막(12)은 상기 반도체기판(10)의 소정영역 내에 형성된 트렌치 소자분리막일 수 있다. 이 경우에, 상기 워드라인들(WL1, WL2, ... , WLn)은 상기 트렌치 소자분리막에 의해 한정된 복수개의 활성영역들 내에 제공될 수 있다. 상기 워드라인들(WL1, WL2, ... , WLn)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 본 실시예들에서, 상기 제1 및 제2 도전형들은 각각 설명의 편의를 위하여 P형 및 N형인 것으로 가정한다. 그러나, 상기 제1 및 제2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL1, WL2, ... , WLn) 및 상기 워드라인 격리막(12)을 갖는 기판 상에 제1 층간절연막(14)이 제공된다. 상기 제1 층간 절연막(14)은 단일 절연막(a single insulating layer)일 수 있다. 상기 워드라인들(WL1, WL2, ... , WLn)의 소정영역들은 상기 제1 층간절연막(14)을 관통하는 복수개의 셀 다이오드 홀들(14h)에 의해 노출된다. 상기 셀 다이오드 홀들(14h)의 하부 영역들의 각각은 차례로 적층된 제1 반도체 패턴(16n) 및 제2 반도체 패턴(16p)으로 채워질 수 있다. 상 기 제2 반도체 패턴들(16p)은 상기 제1 도전형을 가질 수 있고, 상기 제1 반도체 패턴들(16n)은 상기 제1 도전형 또는 상기 제2 도전형을 가질 수 있다. 상기 제1 반도체 패턴들(16n)이 상기 제2 도전형을 갖는 경우에, 상기 각 셀 다이오드 홀(14h) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(16n, 16p)은 셀 다이오드(D)를 구성한다. 이와는 달리, 상기 제1 및 제2 반도체 패턴들(16n, 16p) 모두가 상기 제1 도전형을 갖는 경우에, 상기 제1 반도체 패턴들(16n) 및 그들에 접촉하는 상기 워드라인들(WL1, WL2, ... , WLn)이 셀 다이오드들을 구성한다.
상기 제1 반도체 패턴들(16n)이 상기 제1 도전형 및 상기 제2 도전형중 어느 하나의 도전형을 가질지라도, 상기 제1 반도체 패턴들(16n)은 상기 워드라인들(WL1, WL2, ... , WLn) 및 상기 제2 반도체 패턴들(16p)보다 낮은 불순물 농도를 갖는 것이 바람직하다. 이는, 상기 셀 다이오드들에 역 바이어스가 인가되는 경우에, 상기 셀 다이오드들의 누설 전류 특성을 향상시키기 위함이다.
상기 제2 반도체 패턴들(16p)의 표면들 상에 셀 다이오드 전극들(18)이 제공된다. 상기 셀 다이오드 전극들(18)은 금속 실리사이드막일 수 있다. 예를 들면, 상기 셀 다이오드 전극들(18)은 코발트 실리사이드막일 수 있다. 상기 셀 다이오드 전극들(18)은 상기 제1 층간절연막(14)의 상부면 보다 낮은 표면들을 갖는다. 상기 셀 다이오드 전극들(18) 상의 상기 셀 다이오드 홀들(14h)은 상변이 물질 패턴들(24a)로 채워진다. 결과적으로, 상기 상변이 물질 패턴들(24a)은 국한된 형태(confined shape)를 가질 수 있다.
상기 국한된 상변이 물질 패턴들(24a)은 상기 제1 층간절연막(14)의 상부면 보다 높은 표면들을 가질 수 있다. 또한, 상기 국한된 상변이 물질 패턴들(24a)은 수평방향을 따라 상기 제1 층간절연막(14) 상부로(onto) 연장될 수 있다. 상기 국한된 상변이 물질 패턴들(24a)은 GeSbTe막(germanium stibium tellurium layer; 이하 "GST"막이라고 언급한다)과 같은 칼코게나이드막(chalcogenide layer)일 수 있다. 상기 셀 다이오드 홀들(14h) 내의 상기 국한된 상변이 물질 패턴들(24a), 즉 상기 국한된 상변이 물질 패턴들(24a)의 하부영역들(24c)은 상기 셀 다이오드 홀들(14h)에 의해 상기 제1 및 제2 반도체 패턴들(16n, 16p)과 자기정렬될(self-aligned) 수 있다. 따라서, 본 발명의 실시예들에 따르면, 상기 셀 다이오드들 및 상기 상변이 물질 패턴들(24a)을 구비하는 상변이 기억 셀들이 차지하는 면적을 종래기술에 비하여 감소시킬 수 있다.
상기 국한된 상변이 물질 패턴들(24a) 상에 각각 상부전극들(26a)이 제공된다. 상기 상부전극들(26a)은 국한된 상변이 물질 패턴들(24a)과 반응하지 않는 도전막인 것이 바람직하다. 예를 들면, 상기 상부전극들(26a)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막과 같은 금속막일 수 있다.
본 발명의 다른 실시예들에서, 상기 셀 다이오드 홀들(14h) 내의 상기 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 홀들(14h)의 측벽들 사이에 절연성 콘택 스페이서들(20)이 개재될 수 있다. 이 경우에, 상기 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 전극들(18) 사이의 접촉 면적들(contact areas)이 감소되므로, 상기 셀 다이오들들(D) 및 상기 상변이 물질 패턴들(24a)을 통하여 프로그램 전류가 흐를 때 상기 상변이 물질 패턴들(24a)의 상변이 효율을 향상시킬 수 있다. 다 시 말해서, 상기 셀 다이오드 전극들(18) 및 상기 상변이 물질 패턴들(24a) 사이의 계면에서의 열발생 효율을 증가시킬 수 있으므로, 상기 프로그램 전류를 상대적으로 감소시킬 수 있다.
상기 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 전극들(18)이 서로 직접 접촉하는 경우에, 후속의 열공정 동안 상기 상변이 물질 패턴들(24a)은 상기 셀 다이오드 전극들(18)과 반응할 수 있다. 이 경우에, 상기 상변이 물질 패턴들(24a)은 그들 고유의 특성(their own property)이 저하되어 상변이 셀의 프로그램 효율 및 읽기 마진(read margin)을 감소시킬 수 있다. 따라서, 상기 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 전극들(18) 사이에 하부전극들(22a)이 제공될 수 있다. 상기 하부전극들(22a)은 상기 상변이 물질 패턴들(24a)과의 반응하지 않는 도전막인 것이 바람직하다. 예를 들면, 상기 하부전극들(22a)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다. 결과적으로, 상기 하부전극들(22a)은 열적으로 안정한 히터들로서의 역할을 할 수 있다. 상기 각 셀 다이오드 전극들(18) 상에 차례로 적층된 상기 하부 전극(22a), 상기 상변이 물질 패턴(24a) 및 상기 상부전극(26a)은 상변이 저항체(phase change resistor; Rp)를 구성한다.
상기 상변이 저항체들(Rp) 및 상기 제1 층간절연막(14) 상에 제2 층간절연막(28)이 제공된다. 상기 제2 층간절연막(28) 상에 복수개의 비트라인들, 예컨대 m개의 비트라인들(m-numbered bit lines; BL1, BL2, ... , BLm)이 배치된다. 상기 비트라인들(BL1, BL2, ... , BLm)은 상기 제2 층간절연막(28)을 관통하는 비트라인 콘택 홀들(28h)을 통하여 상기 상부전극들(26a)에 전기적으로 접속된다. 상기 비트 라인들(BL1, BL2, ... , BLm)은 상기 워드라인들(WL1, WL2, ... , WLn)의 상부를 가로지르도록 배치된다.
이제, 본 발명의 실시예들에 따른 상변이 기억소자의 제조방법들을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 도전형의 반도체 기판(10)의 소정영역을 식각하여 복수개의 활성영역들을 한정하는 소자분리 트렌치 영역을 형성한다. 상기 소자분리 트렌치 영역을 채우는 소자분리막(12)을 형성한다. 상기 복수개의 활성영역들은 n개의 활성영역들(n-numbered active regions; 12a, 12b, ... , 12n)일 수 있다. 상기 활성영역들(12a, 12b, ... , 12n)은 실질적으로 평행하도록 한정될 수 있다. 상기 활성영역들(12a, 12b, ... , 12n) 내로 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 불순물 영역들, 즉 n개의 워드라인들(WL1, WL2, ... , WLn)을 형성한다. 결과적으로, 상기 트렌치 소자분리막(12)은 상기 워드라인들(WL1, WL2, ... , WLn)을 서로 전기적으로 절연시키는 워드라인 격리막 역할(word line separation layer)을 한다. 상기 제1 및 제2 도전형들은 각각 P형 및 N형일 수 있다. 이와는 달리, 상기 제1 및 제2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL1, WL2, ... , WLn) 및 상기 워드라인 격리막(12)을 형성하는 방법은 상술한 트렌치 소자분리 기술 및 이온주입 기술을 사용하는 방법에 한정되지 않고 여러 가지의 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 상기 워드라인들(WL1, WL2, ... , WLn) 및 상기 워드라인 격리막(12)은 에피택시얼 기술을 사용하여 형성할 수도 있다. 구체적으로, 상기 제1 도전형의 반도체 기판(10) 상에 에피택시얼 반도체층을 성장시키고, 상기 에피택시얼 반도체층을 패터닝하여 복수개의 평행한 에피택시얼 반도체 패턴들을 한정하는 트렌치 영역을 형성한다. 이어서, 상기 트렌치 영역을 채우는 절연막을 형성하고, 상기 에피택시얼 반도체 패턴들을 상기 제2 도전형의 불순물들로 도우핑시키어 상기 워드라인들(WL1, WL2, ... , WLn)을 형성할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 워드라인들(WL1, WL2, ... , WLn) 및 상기 워드라인 격리막(12)을 갖는 기판 상에 제1 층간절연막(14)을 형성한다. 상기 제1 층간절연막(14)은 단일 절연막(a single insulating layer)으로 형성한다. 상기 제1 층간절연막(14)을 패터닝하여 상기 워드라인들(WL1, WL2, ... , WLn)의 소정영역들을 노출시키는 셀 다이오드 홀들(14h)을 형성한다. 상기 셀 다이오드 홀들(14h)은 평면적으로 보여질 때 2차원적으로 배열된다.
상기 셀 다이오드 홀들(14h)을 채우는 반도체막을 형성한다. 상기 반도체막은 상기 셀 다이오드 홀들(14h)에 의해 노출된 상기 워드라인들(WL1, WL2, ... , WLn)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 따라서, 상기 워드라인들(WL1, WL2, ... , WLn)이 단결정 구조를 갖는 경우에 상기 반도체막은 단결정 구조를 갖도록 형성될 수 있고, 상기 반도체막은 상기 제1 층간절연막(14)의 상부면보다 높은 표면을 갖도록 성장될 수 있다. 이 경우에, 상기 반도체막을 평탄화시키어 상기 제1 층간절연막(14)의 상부면과 동일한 레벨의 평평한 표면들을 갖는 반도체 패턴들(16)을 형성할 수 있다. 상기 선택적 에피택시 얼 성장 공정이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 반도체막은 실리콘막일 수 있다.
다른 방법으로(alternatively), 상기 반도체막은 화학기상증착(CVD) 기술을 사용하여 형성할 수도 있다. 이 경우에, 상기 반도체 패턴들(16)은 상기 CVD 반도체막을 평탄화시킴으로써 형성될 수 있다. 상기 CVD 반도체막은 다결정 상태를 갖도록 형성될 수 있다. 따라서, 상기 CVD 반도체막 내에서의 캐리어 이동도(carrier mobility)는 상기 선택적 에피택시얼 성장 기술을 사용하여 형성된 단결정 반도체막의 캐리어 이동도에 비하여 작을 수 있다. 그러나, 상기 CVD 공정은 상기 선택적 에피택시얼 공정에 비하여 상대적으로 큰 공정 여유도(process margin)를 갖는다. 따라서, 상기 반도체막을 CVD 공정을 사용하여 형성하면, 생산성(throughput)을 향상시킬 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 반도체 패턴들(16)을 부분 식각하여(partially etching) 상기 제1 층간절연막(14)의 상부면보다 낮은 표면들을 갖는 리세스된 반도체 패턴들(16')을 형성한다. 상기 리세스된 반도체 패턴들(16')의 하부영역들 내로 상기 제1 도전형의 불순물 이온들 또는 상기 제2 도전형의 불순물 이온들을 주입하여 제1 불순물 영역들, 즉 제1 반도체 패턴들(16n)을 형성한다. 따라서, 상기 제1 반도체 패턴들(16n)은 상기 제1 도전형 또는 상기 제2 도전형을 갖도록 형성될 수 있다. 또한, 상기 리세스된 반도체 패턴들(16')의 상부 영역들 내로 상기 제1 도전형의 불순물 이온들을 주입하여 제2 불순물 영역들, 즉 제2 반도체 패턴들(16p)을 형성한다. 따라서, 상기 제2 반도체 패턴들(16p)은 상기 제1 도 전형을 갖도록 형성될 수 있다. 상기 제1 반도체 패턴들(16n)을 형성하기 위한 이온주입 공정은 상기 제2 반도체 패턴들(16p)을 형성하기 위한 이온주입 공정 후에 진행될 수도 있다.
상기 제1 반도체 패턴들(16n)이 상기 제2 도전형의 불순물 이온들로 도우핑된 경우에, 상기 각 셀 다이오드 홀들(14h) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(16n, 16p)은 셀 다이오드(D)를 구성한다. 이와는 달리, 상기 제1 반도체 패턴들(16n)이 상기 제1 도전형의 불순물 이온들로 도우핑된 경우에, 상기 각 워드라인(WL1, WL2, ... , 또는 WLn) 및 이와 접촉하는 상기 제1 반도체 패턴들(16n)이 셀 다이오드들을 구성한다.
상기 제1 반도체 패턴들(16n)이 상기 제1 도전형 및 상기 제2 도전형중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제1 반도체 패턴들(16n)은 상기 워드라인들(WL1, WL2, ... , 또는 WLn) 및 상기 제2 반도체 패턴들(16p)보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다. 이는 상기 셀 다이오드들에 역 바이어스가 인가될 때 상기 셀 다이오드들을 통하여 흐르는 누설전류를 최소화시키기 위함이다.
상기 제2 반도체 패턴들(16p)의 표면들 상에 셀 다이오드 전극들(18)을 형성한다. 상기 셀 다이오드 전극들(18)은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 상기 금속 실리사이드막은 당업자에게 잘 알려진 샐리사이드 기술(salicide; self-aligned silicide technique)을 사용하여 형성할 수 있다. 상기 셀 다이오드 전극들(18)은 여전히 상기 제1 층간절연막(14)의 상부면보다 낮은 표면들을 갖도록 형성된다. 따라서, 상기 셀 다이오드 전극들(18) 상에 상부 셀 다이오드 홀들(14h')이 제공될 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 상부 셀 다이오드 홀들(도 4a 및 도 4b의 14h')의 측벽들 상에 절연성 콘택 스페이서들(20)을 형성할 수 있다. 상기 콘택 스페이서들(20)은 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 구체적으로, 상기 콘택 스페이서들(20)은 상기 상부 셀 다이오드 홀들을 갖는 기판 상에 절연막을 형성하고 상기 절연막을 이방성 식각함으로써 형성될 수 있다. 그 결과, 상기 셀 다이오드 전극들(18)의 노출된 면적들이 감소할 수 있다. 더 나아가서, 상기 콘택 스페이서들(20)을 갖는 기판 상에 상기 상부 셀 다이오드 홀들을 채우는 도전막(22)을 형성할 수 있다. 그 결과, 상기 셀 다이오드 전극들(18) 상의 상기 도전막(22)의 제1 두께(T1)는 상기 제1 층간절연막(14) 상의 상기 도전막(22)의 제2 두께(T2)보다 클 수 있다. 상기 도전막(22)은 후속 공정에서 형성되는 상변이 물질막과 반응하지 않는 금속막으로 형성할 수 있다. 예를 들면, 상기 도전막(22)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 도전막(22)을 에치백하여 상기 셀 다이오드 전극들(18) 상에 도전막 패턴들(22a), 즉 하부전극들을 형성할 수 있다. 상기 하부전극들(22a)은 상기 제1 층간절연막(14)의 상부면보다 낮은 표면들을 갖도록 형성된다. 이어서, 상기 하부전극들(22a)을 갖는 기판 상에 상기 상부 셀 다이오드 홀들을 채우는 상변이 물질막(24) 및 상부전극막(26)을 차례로 형성한다. 상기 상변이 물질막(24)은 GST막과 같은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있고, 상기 상부전극막(26)은 상기 상변이 물질막(24)과 반응하지 않는 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 상부전극막(26) 및 상기 상변이 물질막(24)을 패터닝하여 상기 상부 셀 다이오드 홀들을 각각 덮는 상변이 물질 패턴들(24a) 및 상부전극들(26a)을 형성한다. 상기 각 셀 다이오드 전극들(18) 상에 차례로 적층된 상기 하부전극(22a), 상변이 물질 패턴(24a) 및 상부전극(26a)은 상변이 저항체(Rp)를 구성한다. 결과적으로, 상기 상변이 저항체들(Rp)의 상기 상변이 물질 패턴들(24a)은 국한된 형태(confined shape)를 갖도록 형성된다.
상기 국한된 상변이 물질 패턴들(24a)의 하부영역들(24c), 즉 상기 상부 셀 다이오드 홀들 내의 상기 국한된 상변이 물질 패턴들(24a)은 상기 제1 층간절연막(14)을 관통하는 상기 셀 다이오드 홀들(14h)에 의해 상기 셀 다이오드들(D)에 자기정렬될 수 있다. 따라서, 상기 상변이 저항체(Rp) 및 그에 접속된 상기 셀 다이오드(D)로 구성되는 상변이 셀의 평면적(planar area)을 최소화시킬 수 있다.
본 실시예들에서, 상기 하부전극들은 상술한 바와 같이 상기 국한된 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 전극들(18) 사이에 제공될 수 있다. 따라서, 상기 하부전극들(22a)은 상기 국한된 상변이 물질 패턴들(24a) 및 상기 셀 다이오드 전극들(18)의 상호 반응을 억제시킬 수 있다. 그 결과, 상기 하부전극들(22a)은 상기 상변이 물질 패턴들(24a)의 특성이 상기 셀 다이오드 전극들(18)에 기인하여 저하되는 것을 방지할 수 있다.
상기 상변이 저항체들(Rp)을 갖는 기판 상에 제2 층간절연막(28)을 형성한다. 상기 제2 층간절연막(28)을 패터닝하여 상기 상부전극들(26a)을 노출시키는 비트라인 콘택홀들(28h)을 형성한다. 상기 비트라인 콘택홀들(28h)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 비트라인 콘택홀들(28h)을 덮는 복수개의 비트라인들, 즉 m개의 비트라인들(BL1, BL2, ... , BLm)을 형성한다. 상기 비트라인들(BL1, BL2, ... , BLm)은 상기 워드라인들(WL1, WL2, ... , WLn)의 상부를 가로지르도록 형성된다. 또한, 상기 비트라인들(BL1, BL2, ... , BLm)은 상기 비트라인 콘택홀들(28h)을 통하여 상기 상부전극들(26a)에 전기적으로 접속된다.
상술한 바와 같이 본 발명에 따르면, 셀 다이오드들 및 상기 셀 다이오드들 상의 국한된 상변이 물질 패턴들이 제1 층간절연막을 관통하는 셀 다이오드 홀들에 의해 서로 자기정렬된다. 따라서, 상기 셀 다이오드들 및 상기 국한된 상변이 물질 패턴들을 포함하는 상변이 기억 셀들을 상변이 기억소자의 집적도를 개선시킬 수 있다. 또한, 상기 국한된 상변이 물질 패턴들 및 상기 셀 다이오드들의 전극들 사이에 하부전극들이 제공된다. 따라서, 상기 하부전극들은 상기 국한된 상변이 물질 패턴들 및 상기 셀 다이오드 전극들의 반응을 억제시키어 상기 국한된 상변이 물질 패턴들의 특성이 저하되는 것을 방지할 수 있다. 결과적으로, 본 발명의 실시예들은 고성능 및 고집적 상변이 소자들(high performance and highly integrated phase change devices)을 제공할 수 있다.

Claims (29)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상부에 형성된 제1 층간절연막;
    상기 제1 층간절연막을 관통하는 셀 다이오드 홀;
    상기 셀 다이오드 홀의 하부 영역 내에 차례로 적층된 제1 및 제2 반도체 패턴들;
    상기 제2 반도체 패턴 상에 적층되되, 상기 제1 층간절연막의 상부면보다 낮은 표면을 갖는 셀 다이오드 전극;
    상기 셀 다이오드 전극 상의 상기 셀 다이오드 홀을 채우는 국한된 상변이 물질 패턴(confined phase change material pattern); 및
    상기 국한된 상변이 물질 패턴 상의 상부전극을 포함하되, 상기 셀 다이오드 홀 내의 상기 국한된 상변이 물질 패턴은 상기 셀 다이오드 홀에 의해 상기 제1 및 제2 반도체 패턴들과 자기정렬된 상변이 기억소자.
  2. 제 1 항에 있어서,
    상기 제1 층간절연막 및 상기 반도체기판 사이에 배치된 워드라인; 및
    상기 워드라인의 측벽을 둘러싸는 워드라인 격리막을 더 포함하되, 상기 셀 다이오드 홀은 상기 워드라인의 소정영역을 노출시키는 것을 특징으로 하는 상변이 기억소자.
  3. 제 2 항에 있어서,
    상기 워드라인은 상기 제1 도전형과 다른 제2 도전형을 갖는 것을 특징으로 하는 상변이 기억소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 도전형들은 각각 P형 및 N형인 것을 특징으로 하는 상변이 기억소자.
  5. 제 1 항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 갖고, 상기 제2 반도체 패턴은 상기 제1 도전형을 갖는 것을 특징으로 하는 상변이 기억소자.
  6. 제 1 항에 있어서,
    상기 제1 층간절연막은 단일 절연막인 것을 특징으로 하는 상변이 기억소자.
  7. 제 1 항에 있어서,
    상기 셀 다이오드 전극은 금속 실리사이드막인 것을 특징으로 하는 상변이 기억소자.
  8. 제 1 항에 있어서,
    상기 셀 다이오드 홀 내의 상기 국한된 상변이 물질 패턴 및 상기 셀 다이오드 홀의 측벽 사이에 개재된 절연성 콘택 스페이서를 더 포함하되, 상기 콘택 스페이서는 상기 셀 다이오드 전극의 가장자리와 접촉하는 것을 특징으로 하는 상변이 기억소자.
  9. 제 8 항에 있어서,
    상기 국한된 상변이 물질 패턴 및 상기 셀 다이오드 전극 사이의 하부전극을 더 포함하는 것을 특징으로 하는 상변이 기억소자.
  10. 제 9 항에 있어서,
    상기 하부전극은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막인 것을 특징으로 하는 상변이 기억소자.
  11. 제 1 항에 있어서,
    상기 상부전극을 갖는 기판을 덮는 제2 층간절연막; 및
    상기 제2 층간절연막 상에 배치되고 상기 제2 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 상부전극에 전기적으로 접속된 비트라인을 더 포함하는 것을 특징으로 하는 상변이 기억소자.
  12. 제1 도전형의 반도체기판을 준비하고,
    상기 반도체 기판 상부에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 패터닝하여 상기 제1 층간절연막을 관통하는 복수개의 셀 다이오드 홀들을 형성하고,
    상기 셀 다이오드 홀들의 하부영역들 내에 차례로 적층된 제1 반도체 패턴들 및 제2 반도체 패턴들을 형성하고,
    제2 반도체 패턴들의 표면들 상에 셀 다이오드 전극들을 형성하고,
    상기 셀 다이오드 전극들 상의 상기 셀 다이오드 홀들을 채우는 국한된 상변이 물질 패턴들 및 상기 국한된 상변이 물질 패턴들 상의 상부전극들을 형성하는 것을 포함하는 상변이 기억소자의 제조방법.
  13. 제 12 항에 있어서, 상기 제1 층간절연막을 형성하기 전에,
    상기 제1 층간절연막 및 상기 반도체 기판 사이에 개재된 복수개의 평행한 워드라인들 및 상기 워드라인들 사이의 갭 영역들을 채우는 워드라인 격리막을 형성하는 것을 더 포함하되, 상기 셀 다이오드 홀들은 상기 워드라인들의 소정영역들을 노출시키도록 형성되는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  14. 제 13 항에 있어서, 상기 워드라인들 및 상기 워드라인 격리막을 형성하는 것은
    상기 반도체 기판을 식각하여 복수개의 평행한 활성영역들을 한정하는 소자분리 트렌치 영역을 형성하고,
    상기 소자분리 트렌치 영역을 채우는 소자분리막을 형성하고,
    상기 활성영역들 내로 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 불순물 영역들을 형성하는 것을 포함하는 상변이 기억소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 상변이 기억소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 제1 층간절연막은 단일 절연막으로 형성하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 반도체 패턴들은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 갖도록 형성되고, 상기 제2 반도체 패턴들은 상기 제1 도전형을 갖도록 형성되는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 반도체 패턴들을 형성하는 것은
    상기 셀 다이오드 홀들의 하부영역들을 채우는 리세스된 반도체 패턴들을 형성하고,
    상기 리세스된 반도체 패턴들의 하부 영역들을 이온주입 기술을 사용하여 상기 제1 도전형의 불순물들 또는 상기 제2 도전형의 불순물들로 도우핑시키고,
    상기 리세스된 반도체 패턴들의 상부 영역들을 이온주입 기술을 사용하여 상기 제1 도전형의 불순물들로 도우핑시키는 것을 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  19. 제 18 항에 있어서, 상기 리세스된 반도체 패턴들을 형성하는 것은
    선택적 에피택시얼 성장 기술을 사용하여 상기 셀 다이오드 홀들을 채우는 단결정 반도체막을 형성하고,
    상기 단결정 반도체막을 평탄화시키어 상기 제1 층간절연막의 상부면과 동일한 레벨의 표면들을 갖는 단결정 반도체 패턴들을 형성하고,
    상기 단결정 반도체 패턴들을 부분 식각하여 상기 단결정 반도체 패턴들을 리세스시키는 것을 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 셀 다이오드 전극들은 금속 실리사이드막으로 형성하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 금속 실리사이드막은 샐리사이드 기술을 사용하여 형성하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막인 것을 특징으로 하는 상변리 기억소자의 제조방법.
  23. 제 12 항에 있어서,
    상기 국한된 상변이 물질 패턴들 및 상기 상부 전극들을 형성하기 전에, 상기 셀 다이오드 전극들 상의 상기 셀 다이오드 홀들의 측벽들 상에 절연성 콘택 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 국한된 상변이 물질 패턴들 및 상기 상부 전극들을 형성하기 전에, 상기 절연성 콘택 스페이서들에 의해 노출된 상기 셀 다이오드 전극들 상에 상기 제1 층간절연막의 상부면 보다 낮은 표면들을 갖는 하부 전극들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  25. 제 24 항에 있어서, 상기 하부전극들을 형성하는 것은
    상기 절연성 콘택 스페이서들을 갖는 기판 상에 도전막을 형성하고,
    상기 도전막을 에치백하여 상기 셀 다이오드 전극들 상에 잔존하는 도전막 패턴들을 형성하는 것을 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 도전막은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  27. 제 12 항에 있어서, 상기 국한된 상변이 물질 패턴들 및 상기 상부전극들을 형성하는 것은
    상기 셀 다이오드 전극들을 갖는 기판 상에 상변이 물질막 및 상부전극막을 차례로 형성하고,
    상기 상부전극막 및 상기 상변이 물질막을 패터닝하는 것을 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 상변이 물질막은 칼코게나이드막(chalcogenide layer)으로 형성하고, 상기 상부전극막은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
  29. 제 12 항에 있어서,
    상기 상부전극들을 갖는 기판 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 패터닝하여 상기 상부전극들을 노출시키는 비트라인 콘택 홀들을 형성하고,
    상기 제2 층간절연막 상에 상기 비트라인 콘택 홀들을 통하여 상기 제2 상부전극들에 전기적으로 접속된 복수개의 평행한 비트라인들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변이 기억소자의 제조방법.
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