KR100827661B1 - 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법 - Google Patents

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Abstract

이중의 하부 전극을 갖는 상변화 기억소자를 제공한다. 상기 기억소자는 반도체 기판 및 상기 기판 상에 배치되는 하부 층간 절연막을 구비한다. 상기 하부 층간 절연막을 관통하고 상기 기판을 노출하는 개구부를 구비한다. 상기 개구부 내에 매립 절연 패턴이 배치된다. 상기 매립 절연 패턴의 측벽 및 바닥면을 감싸도록 제1 및 제2 도전막 패턴들이 차례로 적층된다. 상기 하부 층간 절연막 상에 배치되고 상기 제2 도전막 패턴의 상부면과 접촉하고 상기 제1 도전막 패턴의 상부면과 이격되는 상변화 물질 패턴을 구비한다. 상기 하부 층간 절연막 및 상기 상변화 물질 패턴을 덮는 상부 층간 절연막이 배치된다. 상기 상부 층간 절연막을 관통하고 상기 상변화 물질 패턴과 전기적으로 접속되는 도전성 플러그를 구비한다. 상기 상변화 기억소자의 제조방법 또한 제공한다.
Figure R1020060106532
이중의 하부 전극, 상변화 기억소자, 상부 전극, 스위칭 소자, 상변화 효율

Description

이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법{Phase change memory devices having dual lower electrodes and methods fabricating the same}
도 1은 종래의 상변화 기억 셀을 설명하기 위한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 상변화 기억소자를 설명하기 위한 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 상변화 기억소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 상변화 기억소자의 하부 전극을 설명하기 위한 사시도이다.
도 4a 내지 도 4e는 도 2a에 도시된 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 도 2b에 도시된 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법에 관한 것이다.
최근에, 새로운 반도체 소자로서 상변화 기억소자가 제안된 바 있다. 상변화 기억소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 비휘발성 특성을 갖는다. 상기 상변화 기억소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 하부 전극, 상기 하부 전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 일반적으로, 상기 하부 전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부 전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질 패턴 및 상기 하부 전극 사이의 계면에서 주울 열(Joul heat)이 생성된다. 상기 주울 열은 상기 상변화 물질을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변화시킨다.
도 1은 종래의 상변화 기억 셀을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 배선(12)이 제공된다. 상기 배선(12)을 갖는 기판 상에 몰딩막(14)이 적층된다. 상기 몰딩막(14)을 관통하고 상기 배선(12)과 전기적으로 접속되는 다이오드층(16)이 배치된다. 상기 다이오드층(16)은 차례로 적층된 제1 및 제2 반도체 패턴들(16a,16b)로 구성되고, 스위칭 소자로 작용한다. 상기 몰딩막(14) 상에 층간 절연막(18)이 제공된다. 상기 다이오드층(16)은 상기 층간 절연막(18)을 관통하는 콘택 플러그(20)와 전기적으로 접속된다. 상 기 콘택 플러그(20)는 하부 전극의 역할을 한다. 상기 층간 절연막(18) 상에 상기 콘택 플러그(20)를 덮는 상변화 물질 패턴(22)이 적층된다. 상기 상변화 물질 패턴(22)의 상부면은 상부 전극(24)과 접촉한다. 상기 상부 전극(24)은 상기 상변화 물질 패턴(22)과 자기 정렬(self-aligned)되어 상기 상변화 물질 패턴과 동일한 폭을 갖는다.
상기 상변화 물질 패턴(22)을 갖는 상기 상변화 기억 셀 내에 원하는 정보를 저장시키기 위해서는 상기 상부 전극(24), 상기 상변화 물질 패턴(22) 및 상기 하부 전극(20)을 통하여 흐르는 쓰기 전류를 가하여야 한다. 상기 쓰기 전류의 양에 따라 상기 하부 전극(20)과 접촉하는 상기 상변화 물질 패턴(22)의 일부 영역(26)이 결정질 상태 또는 비정질 상태로 변한다. 이 경우에, 상술한 주울 열이 상기 상변화 물질 패턴(22) 내에 등방성으로 공급되기 때문에, 상기 상변화 물질 패턴은 그 내부에 형성되는 반구형의 상변화된 영역(26)을 갖는다.
상기 상변화 물질 패턴(22)은 GeSbTe막(이하, "GST"막이라 칭함)과 같은 칼코게나이드(chalcogenide) 물질막이 널리 사용된다. 상기 GST막은 폴리실리콘과 같은 도전성 물질과 쉽게 반응하는 성질을 갖는다. 예를 들면, 상기 GST막이 폴리실리콘과 직접 접촉하면, 상기 폴리실리콘막 내의 실리콘 원자들이 GST막 내로 침투하여 상기 GST막의 저항을 증가시킨다. 그 결과, 상기 GST막의 고유의 특성이 저하될 수 있다. 따라서, 상기 상변화 물질 패턴(22)과 직접 접촉하는 상기 하부 전극(20) 및 상기 상부 전극(24)은 상기 상변화 물질 패턴(22)과 반응하지 않는 안정한 도전막으로 형성된다. 최근에, 타이타늄 질화막과 같은 금속 질화막이 상기 하 부 전극(20) 및 상기 상부 전극(24)으로서 널리 사용되고 있다.
한편, 상기 하부 전극(20)과 상기 다이오드층(16) 사이의 접촉 저항을 낮추기 위하여, 상기 하부 전극(20)과 상기 다이오드층(16) 사이에 금속 실리사이드층(28)이 개재된다. 이 경우에, 상기 하부 전극(20)을 형성하는 타이타늄 질화막과 다이오드 전극을 형성하는 상기 금속 실사이드층, 특히 타이타늄 질화막과 코발트 실리사이드층 사이에 오믹 콘택(ohmic contact)이 형성되지 않는 문제점이 발생한다.
또한, 최근에 반도체 소자는 고집적화 및 저전력화를 필요로 하고 있다. 이에 따라, 상변화 기억 셀의 프로그램 동작 전류 또는 소거 동작 전류를 감소시키기 위한 연구들이 수행되고 있다. 상기 상변화 기억 셀의 동작 전류를 감소시키기 위한 하나의 방법으로 히터의 저항을 증가시키고 있다. 상기 히터의 저항의 증가는 상변화 기억 셀의 센싱 마진을 감소시키는 단점이 있다. 따라서, 낮은 동작 전류를 이용하여 상변화 기억 셀을 동작시키기 위하여, 스위칭 소자와 하부 전극 사이의 계면에서의 접촉 저항을 낮게 하고, 하부 전극과 상변화 물질 패턴 사이의 계면에서의 접촉 저항을 높게 할 수 있는 하부 전극이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 상변화 효율을 극대화시키기에 적합한 이중의 하부 전극을 갖는 상변화 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상변화 효율을 극대화시키기에 적합한 이중의 하부 전극을 갖는 상변화 기억소자의 제조방법을 제공하는 데 있 다.
본 발명의 일 양태에 따르면, 본 발명은 하부 전극과 상변화 물질 사이의 접촉 영역을 최소화하여 상변화 효율을 극대화시키기에 적합한 이중의 하부 전극을 갖는 상변화 기억소자를 제공한다. 상기 기억소자는 반도체 기판 및 상기 기판 상에 제공되는 상변화 물질 패턴(phase changeable material pattern)을 포함한다. 상기 상변화 물질 패턴으로부터 이격되는 제1 도전막 패턴이 배치된다. 상기 제1 도전막 패턴의 측벽 및 상기 상변화 물질 패턴과 접촉하는 제2 도전막 패턴을 구비한다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 상변화 물질 패턴 및 상기 제1 도전막 패턴 사이에 개재되고, 상기 제2 도전막 패턴의 측벽과 부분적으로 접촉하는 버퍼 패턴(buffer pattern)을 더 포함할 수 있다.
본 발명의 다른 실시예들에 있어, 상기 버퍼 패턴은 상기 제1 도전막 패턴을 이루는 원소들 중 적어도 하나의 원소를 함유하는 산화막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 버퍼 패턴은 타이타늄 옥사이드막, 탄탈륨 옥사이드막 또는 이들의 조합막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막일 수 있다. 이 경우에, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 상변화 물질 패턴과 이격되게 배 치되고, 상기 제1 도전막 패턴과 접촉되는 금속 실리사이드막을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 금속 실리사이드막은 코발트 실리사이드일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 도전막 패턴들 각각은 실린더형일 수 있다. 이 경우에, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴을 감싸도록 배치될 수 있다.
본 발명의 다른 양태에 따르면, 본 발명은 하부 전극과 스위칭 소자 사이의 오믹 콘택을 개선시키고 상변화 효율을 극대화시키기에 적합한 이중의 하부 전극을 갖는 상변화 기억소자를 제공한다. 상기 기억소자는 반도체 기판 및 상기 기판 상에 배치되는 하부 층간 절연막을 포함한다. 상기 하부 층간 절연막을 관통하고 상기 기판을 노출하는 개구부를 구비한다. 상기 개구부 내에 매립 절연 패턴(buried insulating pattern)이 배치된다. 상기 매립 절연 패턴의 측벽 및 바닥면을 감싸도록 제1 및 제2 도전막 패턴들이 차례로 적층된다. 상기 하부 층간 절연막 상에 배치되고 상기 제2 도전막 패턴의 상부면과 접촉하고 상기 제1 도전막 패턴의 상부면과 이격되는 상변화 물질 패턴을 구비한다. 상기 하부 층간 절연막 및 상기 상변화 물질 패턴을 덮는 상부 층간 절연막이 배치된다. 상기 상부 층간 절연막을 관통하고 상기 상변화 물질 패턴과 전기적으로 접속되는 도전성 플러그를 구비한다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 제1 도전막 패턴의 상부면과 상기 상변화 물질 패턴의 하부면 사이에 개재되는 버퍼 패턴을 더 포함할 수 있다.
본 발명의 다른 실시예들에 있어, 상기 버퍼 패턴은 상기 제2 도전막 패턴의 측벽을 부분적으로 감싸는 링형(ring-typed)의 산화막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 버퍼 패턴은 타이타늄 옥사이드막, 탄탈륨 옥사이드막 또는 이들의 조합막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 도전막 패턴은 상기 제1 도전막 패턴 보다 높은 전기적 저항값을 갖는 도전막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막일 수 있다. 이 경우에, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막일 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 도전막 패턴들은 실린더형일 수 있다. 이 경우에, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴을 감싸도록 배치될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 기판 상에 배치되는 게이트 전극을 더 포함할 수 있다. 상기 게이트 전극의 하부의 양측에 위치하는 소오스 영역 및 드레인 영역을 더 포함할 수 있다. 이 경우에, 상기 드레인 영역은 상기 제1 도전막 패턴과 전기적으로 접속될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 기판 및 상기 층간 절연막 사이에 제공되는 배선(interconnection)을 더 포함할 수 있다. 상기 개구부 내에 배치되고 상기 배선과 전기적으로 접속되는 다이오드층을 더 포함할 수 있다. 상기 개구부 내에 위치하고 상기 다이오드층 상에 배치되는 금속 실리사이드층을 더 포함할 수 있다. 이 경우에, 상기 금속 실리사이드층은 상기 제1 도전막 패턴과 접촉할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 금속 실리사이드층은 코발트 실리사이드일 수 있다.
본 발명의 또 다른 양태에 따르면, 본 발명은 상변화 효율을 극대화시키기에 적합한 이중의 하부 전극을 갖는 상변화 기억소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막을 패터닝하여 상기 기판을 노출하는 개구부(opening)를 형성한다. 상기 개구부의 바닥면 및 측벽을 콘포멀하게(conformally) 덮도록 제1 및 제2 도전막 패턴들을 차례로 형성한다. 상기 제1 및 제2 도전막 패턴들을 갖는 개구부를 채우는 매립 절연 패턴을 형성한다. 상기 제2 도전막 패턴의 상부면과 접촉하고, 상기 제1 도전막 패턴의 상부면과 이격되도록 상기 제1 및 제2 도전막 패턴들 상에 상변화 물질 패턴을 형성한다. 상기 상변화 물질 패턴과 전기적으로 접속되는 도전성 플러그를 형성한다.
본 발명의 또 다른 양태에 따른 몇몇 실시예들에 있어, 상기 제1 도전막 패턴의 상부면과 상기 상변화 물질 패턴의 하부면 사이에 산화된 버퍼막(oxidized buffer layer)을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 몇몇 실시예들에 있어, 상기 산화된 버퍼막의 상부면은 상기 제2 도전막 패턴의 상부면과 동일 레벨(coplanar)을 갖도록 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 산화된 버퍼막은 타이타늄 옥사이드, 탄탈륨 옥사이드 또는 이들이 조합된 물질로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 산화된 버퍼막을 형성하는 것은, 상기 제1 도전막 패턴의 상부 영역(upper region)을 100 내지 500℃의 온도 범위에서 열처리 또는 플라즈마 처리하여 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴 보다 높은 산화력을 갖는 도전막으로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막으로 형성할 수 있다. 이 경우에, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막으로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 기판 상에 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 게이트 전극의 하부의 양측에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 드레인 영역은 상기 제1 도전막 패턴과 전기적으로 접속될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 기판 상에 배선을 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 도전막 패턴들을 형성하기 전에 상기 개구부를 갖는 층간 절연막의 하부에 배선을 형성하는 것을 더 포함할 수 있다. 또한, 상기 개구부의 하부 영역 내에 다이오드층을 형성하는 것을 더 포함할 수 있다. 상기 다이오드층 상에 금속 실리사이드층을 형성하는 것을 더 포함할 수 있다. 이 경우 에, 상기 금속 실리사이드층은 상기 제1 도전막 패턴의 하부면과 접촉할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 상변화 기억소자를 설명하기 위한 단면도이다. 도 2b는 본 발명의 다른 실시예에 따른 상변화 기억소자를 설명하기 위한 단면도이다. 도 3은 본 발명의 실시예에 따른 상변화 기억소자의 하부 전극을 설명하기 위한 사시도이다. 도 4a 내지 도 4e는 도 2a에 도시된 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5d는 도 2b에 도시된 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 상변화 기억소자는 반도체 기판(30) 상의 소정 영역에 소자 분리막(32)이 제공된다. 상기 소자 분리막(32)은 활성영역(34)을 한정한다. 상기 활성영역(34) 상에 스위칭 소자가 제공된다. 상기 스위칭 소자는 모스 트랜지스터, 바이폴라 트랜지스터 또는 다이오드일 수 있다.
상기 스위칭 소자가 모스 트랜지스터인 경우에, 상기 모스 트랜지스터는 상기 활성 영역(34)의 양단 각각에 형성된 소오스 영역(36s), 드레인 영역(36d), 상기 소오스 영역(36s) 및 상기 드레인 영역(36d) 사이의 채널 영역의 상부에 배치된 게이트 전극(38)을 포함한다. 상기 게이트 전극(38)은 상기 활성 영역(34)을 가로지르도록 연장될 수 있다. 이 경우에, 상기 게이트 전극(38)은 워드라인의 역할을 할 수 있다. 상기 게이트 전극(38)과 상기 기판(30) 사이에 게이트 유전막(39)이 개재된다.
이에 더하여, 상기 게이트 전극(38)의 측벽들 상에 게이트 스페이서들(40)이 제공될 수 있다. 또한, 상기 소오스 영역(36s) 및 드레인 영역(36d) 상에 금속 실리사이드막(42)이 제공될 수 있다. 상기 금속 실리사이드막(42)은 코발트 실리사이드, 타이타늄 실리사이드 또는 니켈 실리사이드일 수 있다.
상기 모스 트랜지스터를 갖는 기판은 층간 절연막으로 덮여진다. 상기 층간 절연막은 차례로 적층된 하부 층간 절연막(44) 및 상부 층간 절연막(46)을 포함할 수 있다. 상기 층간 절연막들(44,46)은 후속 공정에서 형성되는 상변화 물질막과 반응하지 않는 절연막일 수 있다. 예를 들면, 상기 하부 층간 절연막(44) 및 상기 상부 층간 절연막(46)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 하부 층간 절연막(44) 내에 형성된 개구부(48)가 제공된다. 상기 개구부(48)를 통해 상기 기판(30)의 소정 영역이 노출될 수 있다. 즉, 상기 드레인 영역(36d)이 상기 개구부(48)를 통해 노출될 수 있다. 상기 드레인 영역(36d) 상에 상기 금속 실리사이드막(42)이 제공되는 경우에, 상기 개구부(48)를 통해 상기 금속 실리사이드막(42)이 노출될 수 있다. 상기 개구부(48)는 평면적으로 볼 때 원형을 가질 수 있다.
상기 개구부(48) 내에 매립 절연 패턴(50)이 배치된다. 상기 매립 절연 패턴(50)은 원기둥(circular pillar)형일 수 있다. 상기 매립 절연 패턴(50)은 산화 알루미늄(Al2O3) 또는 산화 타이타늄(TiO2)일 수 있다.
차례로 적층된 제1 및 제2 도전막 패턴들(52a,52b)이 상기 매립 절연 패턴(50)의 측벽 및 바닥면을 덮는다. 상기 제1 도전막 패턴(52a)의 상부면은 상기 제2 도전막 패턴(52b)의 상부면 보다 낮은 레벨을 갖도록 배치될 수 있다. 이 경우에, 상기 제1 도전막 패턴(52a)의 하부면이 상기 드레인 영역(36d) 상의 상기 금속 실리사이드막(42)에 접촉할 수 있다. 이에 반하여, 상기 제2 도전막 패턴(52b)의 하부면은 상기 금속 실리사이드막(42)에 접촉하지 않을 수 있다.
한편, 상기 제1 도전막 패턴(52a)과 상기 드레인 영역(36d) 사이에 드레인 콘택 플러그(미도시)가 배치될 수도 있다. 이 경우에, 상기 제1 도전막 패턴(52a)과 상기 드레인 영역(36d)은 상기 드레인 콘택 플러그를 통해 전기적으로 접속될 수 있다.
상기 제1 및 제2 도전막 패턴들(52a,52b)은 도 3에 도시된 바와 같이 그 상부가 개방된 실린더형일 수 있다. 따라서, 상기 매립 절연 패턴(50)의 측벽 및 상기 제1 도전막 패턴(52a)의 측벽 사이에 상기 제2 도전막 패턴(52b)의 측벽이 배치 될 수 있다. 이와 마찬가지로, 상기 매립 절연 패턴(50)의 바닥과 상기 제1 도전막 패턴(52a)의 바닥 사이에 상기 제2 도전막 패턴(52b)의 바닥이 위치할 수 있다. 또한, 상기 제2 도전막 패턴(52b)의 측벽과 상기 개구부(48)의 측벽 사이에 상기 제1 도전막 패턴(52a)의 측벽이 배치될 수 있다. 또한, 상기 제1 도전막 패턴(52a)의 측벽과 상기 개구부(48)의 측벽 사이에 절연 스페이서(54)가 배치될 수 있다. 상기 제1 및 제2 도전막 패턴들(52a,52b)은 본 발명에 따른 상변화 기억소자의 하부 전극(52)을 구성한다. 상기 하부 전극(52)은 히터 역할을 할 수 있다.
상기 제2 도전막 패턴(52b)은 상기 제1 도전막 패턴(52a) 보다 높은 저항값을 갖는 도전막일 수 있다. 상기 제1 도전막 패턴(52a)은 상기 제2 도전막 패턴(52b)의 두께와 동일하거나 얇은 두께를 가질 수 있다. 이에 더하여, 상기 제1 도전막 패턴(52a)은 상기 제2 도전막 패턴(52b) 보다 높은 산화력을 갖는 도전막일 수 있다. 예를 들면, 상기 제1 도전막 패턴(52a)은 타이타늄(Ti)막, 타이타늄 나이트라이드(TiN)막, 탄탈륨(Ta)막 또는 이들의 조합막일 수 있다. 이 경우에, 상기 제2 도전막 패턴(52b)은 타이타늄 알루미늄 나이트라이드(TiAlN)막일 수 있다. 이에 따라, 상기 제1 도전막 패턴(52a)이 타이타늄막, 타이타늄 나이트라이드막 또는 탄탈륨막이고, 상기 제2 도전막 패턴(52b)이 타이타늄 알루미늄 나이트라이드막인 경우에, 약 500℃의 산소 분위기에서 상기 제1 도전막 패턴(52a)은 산화되는 반면에, 상기 제2 도전막 패턴(52b)은 산화되지 않을 수 있다.
상기 하부 전극(52) 상에 배치되는 상변화 물질 패턴(56)이 상기 상부 층간 절연막(46) 내에 위치할 수 있다. 상기 상변화 물질 패턴(56)은 GeSbTe 막(germanium stibium tellurium; 이하, "GST"막이라고 언급한다)과 같은 칼코게나이드막(chalcogenide layer)일 수 있다. 이 경우에, 상기 제1 도전막 패턴(52a)의 상부면 및 상기 상변화 물질 패턴(56)의 하부면 사이에 버퍼 패턴(58)이 개재된다. 상기 버퍼 패턴(58)은 상기 절연 스페이서(54)의 상부 영역 및 상기 제2 도전막 패턴(52b)의 상부 영역 사이에 개재될 수 있다. 상기 버퍼 패턴(58)은 타이타늄 산화막 또는 탄탈륨 산화막 같은 절연막일 수 있다. 또한, 상기 버퍼 패턴(58)은 상기 제1 도전막 패턴(52a)을 이루는 원소들 중 적어도 하나의 원소를 함유한 산화막일 수 있다. 이에 따라, 상기 제1 도전막 패턴(52a)의 상부면은 상기 상변화 물질 패턴(56)으로부터 이격될 수 있다. 상기 버퍼 패턴(58)의 상부면, 상기 제2 도전막 패턴(52b)의 상부면 및 상기 매립 절연 패턴(50)의 상부면은 동일 레벨을 갖도록 위치할 수 있다. 이에 따라, 상기 상변화 물질 패턴(56)의 상변화를 위한 유효 접촉 영역은 상기 상변화 물질 패턴(56)과 접촉하는 상기 제2 도전막 패턴(52b)의 상부면에 한정된다. 그 결과, 상기 하부 전극(52)과 상기 상변화 물질 패턴(56) 사이의 접촉 영역(contact area)이 상대적으로 감소되기 때문에, 상기 상변화 물질 패턴(56) 및 상기 하부 전극(52)을 통하여 프로그램 전류가 흐를 때, 상기 상변화 물질 패턴(56)의 상변화 효율을 향상시킬 수 있다. 다시 말해서, 상기 하부 전극(52)과 상기 상변화 물질 패턴(56) 사이의 계면에서의 열발생 효율을 증가시킬 수 있으므로, 상기 프로그램 전류를 상대적으로 감소시킬 수 있다. 이 경우에, 상기 상변화 물질 패턴(56) 및 상기 하부 전극(52)을 통하여 프로그램 전류가 흐를 때, 상변화 물질 패턴은 그 내부에 형성되고 상기 제2 도전막 패턴(52b) 상에 위치하는 반 구형의 상변화된 영역(57)을 가질 수 있다.
이와 다른 방법으로(alternatively), 상기 버퍼 패턴(58)의 상부면과 상기 매립 절연 패턴(50)의 상부면은 동일 레벨에 위치할 수도 있고, 상기 제2 도전막 패턴(52b)의 상부면은 상기 버퍼 패턴(58)의 상부면 및 상기 매립 절연 패턴(50)의 상부면 보다 낮은 레벨에 위치할 수도 있다. 이에 따라, 상기 버퍼 패턴(58)의 상부 영역 및 상기 매립 절연 패턴(50)의 상부 영역 사이에 형성되는 개구부는 상기 상변화 물질 패턴(56)에 의해 채워 질 수 있다. 따라서, 상기 제2 도전막 패턴(52b)과 상기 상변화 물질 패턴(56) 사이의 접촉 영역을 상대적으로 감소시킬 수도 있다.
한편, 상기 상변화 물질 패턴(56)을 덮는 캡핑 절연막(60)이 제공될 수 있다. 상기 캡핑 절연막(60)은 상기 상변화 물질 패턴(56)을 보호하는 역할을 할 수 있다. 상기 캡핑 절연막(60)은 상기 상변화 물질 패턴(56)과 반응하지 않는 절연막일 수 있다. 예를 들면, 상기 캡핑 절연막(60)은 실리콘 질화막(silicon nitride layer) 또는 실리콘 산질화막(silicon oxide nitride layer)일 수 있다. 상기 상부 층간 절연막(46)이 상기 캡핑 절연막(60)과 동일한 물질인 경우에, 상기 캡핑 절연막(60)은 생략될 수도 있다.
상기 상부 층간 절연막(46) 및 상기 캡핑 절연막(60)을 관통하는 배선 플러그(62)가 상기 상변화 물질 패턴(56) 상에 제공될 수 있다. 상기 배선 플러그(62)는 타이타늄막 또는 타이타늄 나이트라이드막 같은 금속막일 수 있다. 상기 배선 플러그(62) 상에 배선(64)이 배치될 수 있다. 상기 배선(62)은 금속막 같은 도전막 일 수 있다. 상기 배선(64)과 상기 상변화 물질 패턴(56)은 상기 배선 플러그(62)를 통해 전기적으로 접속될 수 있다. 상기 배선 플러그(62)는 상부 전극의 역할을 할 수 있다. 상기 상부 전극(62), 상기 상변화 물질 패턴(56) 및 상기 하부 전극(52)은 상변화 저항체(phase change resistor)를 구성한다.
또한, 상기 배선 플러그(62)와 상기 상변화 물질 패턴(56) 사이에 도전성 배리어막(66)이 개재될 수 있다. 상기 도전성 배리어막(66)은 상기 상변화 물질 패턴(56)과 반응하지 않는 도전막일 수 있다. 예를 들면, 상기 도전성 배리어막(66)은 타이타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드 또는 타이타늄 알루미늄 나이트라이드일 수 있다.
한편, 상기 배선(64)은 비트라인 역할을 할 수 있다. 이 경우에, 상기 비트라인은 상기 워드라인을 가로지르며 배치될 수 있다.
상술한 실시예에 따른 상변화 기억소자는 모스 트랜지스터를 스위칭 소자로 채택하였다.
다른 실시예로서 다이오드를 스위칭 소자로 채택하는 상변화 기억소자를 이하에서 설명하기로 한다. 상기 스위칭 소자이외의 구성 요소들은 상술한 바와 동일 또는 유사하기 때문에 생략하기로 한다.
도 2b를 참조하면, 상기 스위칭 소자가 다이오드인 경우에, 본 발명에 따른 상변화 기억소자는 제1 도전형의 기판(70)의 소정 영역 상에 제공되는 배선(72)을 포함한다. 상기 배선(72)은 소자분리막에 의해 한정되는 활성영역 내에 배치될 수 있다. 상기 배선(72)은 워드라인 역할을 할 수 있다. 상기 배선(72)은 상기 제1 도 전형과 다른 제2 도전형을 가질 수 있다. 본 실시예에 있어, 상기 제1 및 제2 도전형들 각각은 설명의 편의를 위하여 P형 및 N형으로 가정한다. 그러나, 상기 제1 및 제2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 소정 영역은 하부 층간 절연막(74)을 관통하는 개구부(76)를 통해 노출된다. 상기 개구부(76)의 하부 영역은 차례로 적층된 제1 반도체 패턴(78a) 및 제2 반도체 패턴(78b)으로 채워질 수 있다. 상기 제2 반도체 패턴(78b)은 상기 제1 도전형을 가질 수 있고, 상기 제1 반도체 패턴(78a)은 상기 제1 도전형 또는 상기 제2 도전형을 가질 수 있다. 상기 제1 반도체 패턴(78a)이 상기 제2 도전형을 갖는 경우에, 상기 개구부(76) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(78a,78b)은 셀 다이오드(78)를 구성한다. 이와는 달리, 상기 제1 및 제2 반도체 패턴들(78a,78b) 모두가 상기 제1 도전형을 갖는 경우에, 상기 제1 반도체 패턴(78a) 및 이에 접촉하는 상기 배선(72)이 셀 다이오드를 구성한다.
상기 제1 반도체 패턴(78a)이 상기 제1 도전형 및 상기 제2 도전형 중 어느 하나의 도전형을 가질지라도, 상기 제1 반도체 패턴(78a)은 상기 배선(72) 및 상기 제2 반도체 패턴(78b) 보다 낮은 불순물 농도를 갖는 것이 바람직하다. 이는, 상기 셀 다이오드에 역 바이어스가 인가되는 경우에, 상기 셀 다이오드의 누설 전류의 특성을 향상시키기 위함이다.
상기 제2 반도체 패턴(78b)의 표면 상에 셀 다이오드 전극(80)이 제공된다. 상기 셀 다이오드 전극(80)은 금속 실리사이드막일 수 있다. 예를 들면, 상기 셀 다이오드 전극(80)은 코발트 실리사이드막일 수 있다. 상기 셀 다이오드 전극(80) 상에 하부 전극(52)이 제공된다. 상기 하부 전극(52)은 상기 개구부(76) 내에 배치된다. 상기 개구부(76) 내에 매립 절연 패턴(50)이 배치된다. 상기 매립 절연 패턴(50)은 원기둥형일 수 있다. 이 경우에, 상기 하부 전극(52)은 상기 매립 절연 패턴(50)의 측벽 및 바닥을 덮는다. 즉, 상기 하부 전극(52)은 그 상부가 개방된 실린더형일 수 있다. 상기 하부 전극(52)은 차례로 적층된 제1 도전막 패턴(52a)과 제2 도전막 패턴(52b)일 수 있다. 이 경우에, 상기 제1 도전막 패턴(52a)은 상기 제2 도전막 패턴(52b)의 측벽 및 바닥을 덮는다. 이에 따라, 상기 제1 도전막 패턴(52a)의 하부면은 상기 셀 다이오드 전극(80)에 접촉한다. 상기 제2 도전막 패턴(52b)은 상기 제1 도전막 패턴(52a) 보다 높은 저항값을 갖는 도전막일 수 있다.
종래의 하부 전극은 일반적으로 타이타늄 나이트라이드막을 채택하고 있다. 상기 하부 전극으로서 타이타늄 나이트라이드막을 채택하는 경우에, 상기 하부 전극과 상기 셀 다이오드 전극(80) 사이에 오믹 콘택(ohmic contact)이 형성되지 않는 문제점이 발생한다. 이러한 문제점을 개선하기 위하여, 본 실시예에 있어, 상기 하부 전극(52)으로 채택하는 상기 타이타늄 나이트라이드막과 상기 셀 다이오드 전극(80) 사이에 타이타늄막을 개재한다. 즉, 상기 제1 도전막 패턴(52a)은 타이타늄막이고, 상기 제2 도전막 패턴(52b)은 타이타늄 나이트라이드막일 수 있다. 이에 따라, 상기 셀 다이오드 전극(80)이 코발트 실리사이드막인 경우에, 상기 제1 도전막 패턴(52a)과 상기 셀 다이오드 전극(80) 사이에 오믹 콘택이 형성될 수 있다. 이 경우에, 상기 제1 도전막 패턴(52a)은 상기 제2 도전막 패턴(52b)의 두께 보다 얇을 수 있다.
이하, 본 발명의 실시예들에 따른 상변화 기억소자의 제조방법들을 설명하기로 한다.
도 2a 및 도 4a를 참조하면, 반도체 기판(30)의 소정 영역을 식각하여 활성 영역(34)을 한정하는 소자분리 영역(32)을 형성한다. 상기 활성 영역(34) 상에 게이트 전극(38)을 형성한다. 상기 게이트 전극(38)을 이온 주입 마스크로 사용하여 불순물 이온들을 주입하여 상기 활성 영역(34) 상에 소오스 영역(36s) 및 드레인 영역(36d)을 형성한다. 이에 따라, 상기 게이트 전극(38)의 하부의 양측에 상기 소오스 영역(36s) 및 상기 드레인 영역(36d)이 형성된다. 상기 게이트 전극(38)의 측벽을 덮는 게이트 스페이서(40)를 형성한다.
이에 따라, 본 발명의 일 실시예에 따른 상변화 기억소자의 스위칭 소자로서 모스 트랜지스터가 형성된다. 즉, 상기 모스 트랜지스터는 상기 활성 영역(34)의 양단 각각에 형성된 상기 소오스 영역(36s), 상기 드레인 영역(36d), 상기 소오스 영역(36s) 및 상기 드레인 영역(36d) 사이의 채널 영역의 상부에 배치된 상기 게이트 전극(38)을 포함한다. 상기 게이트 전극(38)은 상기 활성 영역(34)을 가로지르도록 형성될 수 있다. 이 경우에, 상기 게이트 전극(38)은 워드라인의 역할을 할 수 있다.
상기 소오스 영역(36s) 및 상기 드레인 영역(36d) 상에 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막 같은 금속 실리사이드막(42)을 형성한다. 상기 금속 실리사이드막은 당업자에게 잘 알려진 실리사이드 기술을 사용하여 형성할 수 있다.
상기 모스 트랜지스터를 갖는 기판을 덮도록 하부 층간 절연막(44)을 형성한다. 상기 하부 층간 절연막(44)은 후속 공정에서 형성되는 상변화 물질막과 반응하지 않는 절연막으로 형성될 수 있다. 예를 들면, 상기 하부 층간 절연막(44)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 하부 층간 절연막(44)을 패터닝하여 상기 드레인 영역(36d)을 노출하는 개구부(48)를 형성한다. 상기 드레인 영역(36d) 상에 상기 금속 실리사이드막(42)이 형성된 경우에, 상기 개구부(48)를 통해 상기 금속 실리사이드막(42)이 노출될 수 있다. 상기 개구부(48)의 측벽 상에 절연 스페이서막(54')를 형성할 수 있다. 상기 절연 스페이서막(54')은 실리콘 나이트라이드막 같은 절연막으로 형성할 수 있다. 구체적으로, 상기 절연 스페이서막(54')은 상기 개구부(48)를 갖는 기판 상에 절연막을 형성하고 상기 절연막을 이방성 식각함으로써 형성될 수 있다. 그 결과, 상기 금속 실리사이드막(42)의 노출된 면적이 감소될 수 있다.
도 4b를 참조하면, 상기 절연 스페이서막(54')을 갖는 기판 상에 상기 개구부(48)를 채우는 제1 도전막(52a'), 제2 도전막(52b') 및 매립 절연막(50')을 차례로 콘포멀하게 형성할 수 있다. 이 경우에, 상기 제1 도전막(52a')은 상기 드레인 영역(36d) 상의 상기 금속 실리사이드막(42)에 접촉하도록 형성된다. 상기 제1 도전막(52a'), 상기 제2 도전막(52b') 및 상기 매립 절연막(50')은 화학 기상 증착(CVD) 기술 또는 원자층 증착(ALD) 기술을 사용하여 형성될 수 있다. 상기 제1 및 제2 도전막들(52a',52b') 및 상기 매립 절연막(50') 각각은 후속 공정에서 형성 되는 상변화 물질막과 반응하지 않는 도전막들 및 절연막으로 형성될 수 있다. 또한, 상기 제1 도전막(52a')은 상기 제2 도전막(52b') 보다 낮은 저항값을 갖고 높은 산화력을 갖는 도전막으로 형성될 수 있다. 예를 들면, 상기 제1 도전막(52a')은 타이타늄(Ti)막, 타이타늄 나이트라이드(TiN)막, 탄탈륨(Ta)막 또는 이들의 조합막으로 형성될 수 있다. 이 경우에, 상기 제2 도전막(52b')은 타이타늄 알루미늄 나이트라이드(TiAlN)막으로 형성될 수 있다. 또한, 상기 매립 절연막(50')은 산화 알루미늄(Al2O3)막 또는 산화 타이타늄(TiO2)막으로 형성될 수 있다.
도 4c를 참조하면, 화학 기계적 연마 공정(chemical mechanical polishing process)을 사용하여 상기 매립 절연막(50'), 상기 제2 도전막(52b') 및 상기 제1 도전막(52a')을 차례로 평탄화(planarize)시킨다. 이에 따라, 상기 개구부(48) 내에 배치되는 매립 절연 패턴(50), 상기 매립 절연 패턴(50)의 측벽 및 바닥을 덮는 제2 도전막 패턴(52b) 및 상기 제2 도전막 패턴(52b)의 측벽 및 바닥을 덮는 제1 도전막 패턴(52a)이 형성된다. 이 경우에, 상기 제1 도전막 패턴(52a)의 상부면은 상기 제2 도전막 패턴(52b)의 상부면 보다 낮은 레벨을 갖도록 노출될 수 있다. 하부 전극(52)은 상기 제1 및 제2 도전막 패턴들(52a,52b)에 의해 형성된다. 또한, 상기 제1 및 제2 도전막 패턴들(52a,52b)은 그 상부가 개방된 실린더형을 갖도록 형성될 수 있다. 후속하여, 그 상부면이 노출된 제1 도전막 패턴을 갖는 기판을 고온 진공 열처리하거나 고온 진공 플라즈마 처리를 함으로써 상기 제1 도전막 패턴(52a)의 상부 영역에 버퍼 패턴(58)이 형성된다. 예를 들면, 약 500℃의 산소 분 위기에서 상기 열처리를 하거나 상기 플라즈마 처리를 하는 경우에, 상기 제2 도전막 패턴(52b) 보다 높은 산화력을 갖는 상기 제1 도전막 패턴(52a)의 상부 영역에 산화막이 형성되는 반면에, 상기 제2 도전막 패턴(52b)은 산화되지 않는다. 상기 버퍼 패턴(58)은 타이타늄 산화막 또는 탄탈륨 산화막 같은 절연막으로 형성될 수 있다. 상기 버퍼 패턴(58)의 상부면은 상기 제2 도전막 패턴(52b)의 상부면과 동일 레벨을 갖도록 형성될 수 있다.
이와 다른 방법으로(alternatively), CVD 기술을 사용하여 상기 제1 도전막 패턴(52a) 상에 타이타늄 산화막 또는 탄탈륨 산화막 같은 절연막을 적층하여 상기 버퍼 패턴을 형성할 수도 있다.
후속하여, 상기 제2 도전막 패턴을 부분적으로 식각하여 상기 식각된 제2 도전막 패턴의 상부면이 노출되도록 상기 버퍼 패턴(58)과 상기 매립 절연 패턴(50)의 상부 영역 사이에 개구부를 형성할 수도 있다. 즉, 상기 식각된 제2 도전막 패턴은 그 상부면이 상기 버퍼 패턴(58)의 상부면 및 상기 매립 절연 패턴(50)의 상부면 보다 낮은 레벨을 갖도록 형성할 수도 있다. 이 경우에, 상기 개구부에 상기 GST막이 채워질 수 있다.
한편, 상기 금속 실리사이드막(42)과 상기 하부 전극(52) 사이에 드레인 콘택 플러그(미도시)가 형성될 수도 있다. 이 경우에, 상기 금속 실리사이드막(42)과 상기 하부 전극(52)은 상기 드레인 콘택 플러그를 통해 연결될 수 있다.
도 4d를 참조하면, 상기 하부 전극(52)과 상기 버퍼 패턴(58)을 갖는 기판 상에 상변화 물질막(56')을 형성한다. 이 경우에, 상기 상변화 물질막(56') 상에 도전성 배리어막(66')을 형성할 수도 있다. 상기 상변화 물질막(56')은 GST막과 같은 칼코게아니드막으로 형성될 수 있다. 또한, 상기 도전성 배리어막(66')은 상변화 물질막과 반응하지 않는 도전막으로 형성될 수 있다. 예를 들면, 상기 도전성 배리어막(66')은 타이타늄 나이트라이드막, 탄탈륨 나이트라이드막, 텅스텐 나이트라이드막 또는 타이타늄 알루미늄 나이트라이드막 같은 도전막으로 형성될 수 있다.
도 4e를 참조하면, 상기 도전성 배리어막(66')과 상기 상변화 물질막(56')을 차례로 패터닝하여 상기 하부 전극(52) 상에 상변화 물질 패턴(56) 및 도전성 배리어막 패턴(66)을 형성할 수 있다. 후속하여, 상기 상변화 물질 패턴(56) 및 상기 도전성 배리어막 패턴(66)을 덮는 캡핑 절연막(60)을 형성할 수도 있다. 상기 캡핑 절연막(60)은 상기 상변화 물질 패턴(56)과 반응하지 않는 절연막으로 형성할 수 있다. 예를 들면, 상기 캡핑 절연막(60)은 실리콘 질화막(silicon nitride layer) 또는 실리콘 산질화막(silicon oxide nitride layer)으로 형성할 수 있다.
상기 상변화 물질 패턴(56) 및 상기 도전성 배리어막 패턴(66)을 갖는 기판 상에 상부 층간 절연막(46)을 형성한다. 상기 상부 층간 절연막(46)은 후속 공정에서 형성되는 상변화 물질막과 반응하지 않는 절연막으로 형성될 수 있다. 예를 들면, 상기 상부 층간 절연막(46)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 상부 층간 절연막(46) 및 상기 캡핑 절연막(60)을 차례로 패터닝하여 상기 도전성 배리어막 패턴(66)의 상부면을 노출하는 개구부(86)를 형성할 수 있다.
도 2a를 다시 참조하면, 상기 개구부(86)를 갖는 기판 상에 도전막을 형성한다. 이에 따라, 상기 개구부(86)는 상기 도전막에 의해 채워질 수 있다. 상기 도전막은 텅스텐 또는 타이타늄 같은 금속막으로 형성할 수 있다. 에치백(etch back) 기술을 사용하여 상기 도전막을 식각하거나 화학 기계적 연마 기술을 사용하여 상기 도전막을 평탄화함으로써 상기 개구부(86)를 채우는 도전성 플러그(62)를 형성한다. 상기 도전성 플러그(62)는 금속막으로 형성될 수 있다. 이에 따라, 상기 도전성 플러그(62)는 상기 상부 층간 절연막(46)을 관통하도록 형성된다. 상기 도전성 플러그(62)를 갖는 상부 층간 절연막 상에 배선(64)을 형성한다. 상기 배선(64)은 금속막으로 형성될 수 있다. 상기 배선(64)은 상기 도전성 플러그(62)를 통해 상기 상변화 물질 패턴(56)과 전기적으로 접속되도록 형성될 수 있다. 상기 배선(64)은 비트라인 역할을 할 수 있다. 이에 따라, 도 2a의 상변화 기억 소자를 형성할 수 있다.
상술한 실시예에 따른 상변화 기억소자의 제조방법은 모스 트랜지스터를 스위칭 소자로 채택하여 설명하였다. 이하에서는 다른 실시예로서 다이오드를 스위칭 소자로 채택하는 상변화 기억소자의 제조방법을 설명하기로 한다. 이하에서 설명되는 다른 실시예에 따른 제조방법에 있어, 스위칭 소자 이외의 제조방법은 상술한 방법과 동일 또는 유사하기 때문에 생략하기로 한다.
도 5a를 참조하면, 제1 도전형의 반도체 기판(70)의 소정 영역을 식각하여 활성 영역을 한정하는 소자 분리막을 형성한다. 상기 활성 영역 내로 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 불순물 영역, 즉 배선(72)을 형성한다. 상기 배선(72)은 워드라인 역할을 할 수 있다. 상기 제1 및 제 2 도전형들은 각각 P형 및 N형일 수 있다. 이와는 달리, 상기 제1 및 제2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 배선(72)은 이온주입 기술을 사용하는 방법에 한정되지 않고 여러 가지의 다른 방법을 사용하여 형성될 수 있다. 예를 들면, 상기 배선(72)은 에피택시얼 기술을 사용하여 형성할 수도 있다. 구체적으로, 상기 제1 도전형의 반도체 기판(70) 상에 에피택시얼 반도체층을 성장시키고 상기 에피택시얼 반도체층을 패터닝하여 에피택시얼 반도체 패턴을 형성한다. 상기 에피택시얼 반도체 패턴을 제2 도전형의 불순물들로 도우핑시키어 상기 배선(72)을 형성할 수 있다.
상기 배선(72)을 기판 상에 하부 층간 절연막(74)을 형성한다. 상기 하부 층간 절연막(74)은 단일 절연막(a single insulating layer)으로 형성한다. 상기 하부 층간 절연막(74)을 패터닝하여 상기 배선(72)의 소정 영역을 노출하는 개구부(76)를 형성한다. 상기 개구부(76)를 채우는 반도체막을 형성한다. 상기 반도체막은 상기 개구부(76)에 의해 노출된 상기 배선(72)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 따라서, 상기 배선(72)이 단결정 구조를 갖는 경우에 상기 반도체막은 단결정 구조를 갖도록 형성될 수 있다. 상기 반도체막을 평탄화시키어 상기 하부 층간 절연막(74)의 상부면과 동일한 레벨의 평평한 표면을 갖는 예비 반도체 패턴을 형성할 수 있다. 상기 선택적 에피택시얼 성장 공정이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 반도체 막은 실리콘막일 수 있다.
다른 방법으로(alternatively), 상기 반도체막은 화학 기상 증착(CVD) 기술 을 사용하여 형성할 수도 있다. 이 경우에, 상기 예비 반도체 패턴은 상기 CVD 반도체막을 평탄화시킴으로써 형성될 수도 있다. 상기 CVD 반도체막은 다결정 상태를 갖도록 형성될 수 있다. 따라서, 상기 CVD 반도체막 내의 캐리어 이동도(carrier mobility)는 상기 선택적 에피택시얼 성장 기술을 사용하여 형성된 단결정 반도체막의 캐리어 이동도에 비해 작을 수 있다. 그러나, 상기 CVD 공정은 상기 선택적 에피택시얼 공정에 비하여 상대적으로 큰 공정 여유도(process margin)를 갖는다. 따라서, 상기 반도체막을 CVD 공정을 사용하여 형성하면, 생산성(throughput)을 향상시킬 수 있다.
상기 예비 반도체 패턴을 부분 식각하여(partially etching) 상기 하부 층간 절연막(74)의 상부면 보다 낮은 표면을 갖는 리세스된 반도체 패턴을 형성한다. 상기 리세스된 반도체 패턴의 하부 영역 내로 상기 제1 도전형의 불순물 이온들 또는 상기 제2 도전형의 불순물 이온들을 주입하여 제1 불순물 영역, 즉 제1 반도체 패턴(78a)을 형성한다. 따라서, 상기 제1 반도체 패턴(78a)은 제1 도전형 또는 제2 도전형을 갖도록 형성될 수 있다. 상기 리세스된 반도체 패턴의 상부 영역 내로 상기 제1 도전형의 불순물 이온들을 주입하여 제2 불순물 영역, 즉 제2 반도체 패턴(78b)을 형성한다. 따라서, 상기 제2 반도체 패턴(78b)은 상기 제1 도전형을 갖도록 형성될 수 있다. 상기 제1 반도체 패턴(78a)을 형성하기 위한 이온주입 공정은 상기 제2 반도체 패턴(78b)을 형성하기 위한 이온주입 공정 후에 진행될 수도 있다.
상기 제1 반도체 패턴(78a)이 상기 제2 도전형의 불순물 이온들로 도우핑된 경우에, 상기 개구부(76) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(78a,78b)은 셀 다이오드(78)를 구성한다. 이와는 달리, 상기 제1 반도체 패턴(78a)이 상기 제1 도전형의 불순물 이온들로 도우핑된 경우에, 상기 배선(72) 및 이와 접촉하는 상기 제1 반도체 패턴이 셀 다이오드를 구성한다.
상기 제1 반도체 패턴(78a)이 상기 제1 도전형 및 상기 제2 도전형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제1 반도체 패턴(78a)은 상기 배선(72) 및 상기 제2 반도체 패턴(78b) 보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다. 이는, 상기 셀 다이오드에 역 바이어스가 인가되는 경우에, 상기 셀 다이오드의 누설 전류의 특성을 향상시키기 위함이다.
상기 제2 반도체 패턴(78b)의 표면 상에 셀 다이오드 전극(80)을 형성한다. 상기 셀 다이오드 전극(80)은 금속 실리사이드막으로 형성할 수 있다. 예를 들면, 상기 셀 다이오드 전극(80)은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성될 수 있다. 상기 금속 실리사이드막은 당업자에게 잘 알려진 실리사이드 기술을 사용하여 형성할 수 있다.
도 5c를 참조하면, 상기 셀 다이오드 전극(80)을 갖는 기판 상에 상술한 하부 전극(52), 상변이 물질막(56') 및 도전성 배리어막(66')을 형성한다. 이에 대한 구체적인 내용은 상술한 바와 동일 또는 유사하기 때문에 생략하기로 한다.
도 5d를 참조하면, 상기 셀 다이오드 전극(80) 및 상기 하부 전극(52)을 갖는 기판 상에 상술한 상부 층간 절연막(46)을 형성한다. 이 경우에, 상기 상부 층간 절연막(46) 내에 상술한 상변이 물질 패턴(56)이 형성된다. 후속하여, 도 2b에 도시된 상변이 기억 소자가 형성된다. 이에 대한 구체적인 내용은 상술한 바와 동일 또는 유사하기 때문에 생략하기로 한다.
상술한 바와 같이 본 발명에 따르면, 실린더형의 제2 도전막 패턴 및 상기 제2 도전막 패턴의 측벽 및 바닥을 감싸는 제1 도전막 패턴이 상변화 기억 소자의 하부 전극을 구성한다. 상기 하부 전극의 제2 도전막 패턴의 상부면이 상변화 물질과 접촉하고 상기 하부 전극의 제1 도전막 패턴은 상기 상변화 물질과 절연된다. 이에 따라, 상기 상변화 기억 소자에 프로그램 전류를 인가할 때 상변화 효율을 향상시킬 수 있다.
이에 더하여, 상기 제1 및 제2 도전막 패턴들은 상변화 기억 소자의 스위칭 소자에 전기적으로 접속되기 때문에 상기 하부 전극과 상기 스위칭 소자 사이의 접촉 저항을 상대적으로 감소시킬 수 있다.

Claims (27)

  1. 반도체 기판;
    상기 기판 상에 제공되는 상변화 물질 패턴(phase changeable material pattern);
    상기 상변화 물질 패턴으로부터 이격되게 배치되는 제1 도전막 패턴; 및
    상기 제1 도전막 패턴의 측벽 및 상기 상변화 물질 패턴과 접촉하는 제2 도전막 패턴을 포함하는 상변화 기억소자.
  2. 제 1 항에 있어서,
    상기 상변화 물질 패턴 및 상기 제1 도전막 패턴 사이에 개재되고, 상기 제2 도전막 패턴의 측벽과 부분적으로 접촉하는 버퍼 패턴(buffer pattern)을 더 포함하는 것을 특징으로 하는 상변화 기억소자.
  3. 제 2 항에 있어서,
    상기 버퍼 패턴은 상기 제1 도전막 패턴을 이루는 원소들 중 적어도 하나의 원소를 함유하는 산화막인 것을 특징으로 하는 상변화 기억소자.
  4. 제 2 항에 있어서,
    상기 버퍼 패턴은 타이타늄 옥사이드막, 탄탈륨 옥사이드막 또는 이들의 조 합막인 것을 특징으로 하는 상변화 기억소자.
  5. 제 1 항에 있어서,
    상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막이고, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막인 것을 특징으로 하는 상변화 기억소자.
  6. 제 1 항에 있어서,
    상기 상변화 물질 패턴과 이격되게 배치되고, 상기 제1 도전막 패턴과 접촉되는 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 상변화 기억소자.
  7. 제 6 항에 있어서,
    상기 금속 실리사이드막은 코발트 실리사이드인 것을 특징으로 하는 상변화 기억소자.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 도전막 패턴들 각각은 실린더형이되, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴을 감싸도록 배치되는 것을 특징으로 하는 상변화 기억소자.
  9. 반도체 기판;
    상기 기판 상에 배치되는 하부 층간 절연막;
    상기 하부 층간 절연막을 관통하고 상기 기판을 노출하는 개구부;
    상기 개구부 내에 배치되는 매립 절연 패턴(buried insulating pattern);
    상기 매립 절연 패턴의 측벽 및 바닥면을 감싸도록 차례로 적층되는 제1 및 제2 도전막 패턴들;
    상기 하부 층간 절연막 상에 배치되고 상기 제2 도전막 패턴의 상부면과 접촉하고 상기 제1 도전막 패턴의 상부면과 이격되는 상변화 물질 패턴;
    상기 하부 층간 절연막 및 상기 상변화 물질 패턴을 덮는 상부 층간 절연막; 및
    상기 상부 층간 절연막을 관통하고 상기 상변화 물질 패턴과 전기적으로 접속되는 도전성 플러그를 포함하는 상변화 기억소자.
  10. 제 9 항에 있어서,
    상기 제1 도전막 패턴의 상부면과 상기 상변화 물질 패턴의 하부면 사이에 개재되는 버퍼 패턴을 더 포함하는 것을 특징으로 하는 상변화 기억소자.
  11. 제 10 항에 있어서,
    상기 버퍼 패턴은 상기 제2 도전막 패턴의 측벽을 부분적으로 감싸는 링형(ring-typed)의 산화막인 것을 특징으로 하는 상변화 기억소자.
  12. 제 10 항에 있어서,
    상기 버퍼 패턴은 타이타늄 옥사이드막, 탄탈륨 옥사이드막 또는 이들의 조합막인 것을 특징으로 하는 상변화 기억소자.
  13. 제 9 항에 있어서,
    상기 제2 도전막 패턴은 상기 제1 도전막 패턴 보다 높은 전기적 저항값을 갖는 도전막인 것을 특징으로 하는 상변화 기억소자.
  14. 제 9 항에 있어서,
    상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막이고, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막인 것을 특징으로 하는 상변화 기억소자.
  15. 제 9 항에 있어서,
    상기 제1 및 제2 도전막 패턴들은 실린더형이되, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴을 감싸도록 배치되는 것을 특징으로 하는 상변화 기억소자.
  16. 제 9 항에 있어서,
    상기 기판 상에 배치되는 게이트 전극; 및
    상기 게이트 전극의 하부의 양측에 위치하는 소오스 영역 및 드레인 영역을 더 포함하되, 상기 드레인 영역은 상기 제1 도전막 패턴과 전기적으로 접속되는 것을 특징으로 하는 상변화 기억소자.
  17. 제 9 항에 있어서,
    상기 기판 및 상기 층간 절연막 사이에 제공되는 배선(interconnection);
    상기 개구부 내에 배치되고 상기 배선과 전기적으로 접속되는 다이오드층; 및
    상기 개구부 내에 위치하고 상기 다이오드층 상에 배치되는 금속 실리사이드층을 더 포함하되, 상기 금속 실리사이드층은 상기 제1 도전막 패턴과 접촉하는 것을 특징으로 하는 상변화 기억소자.
  18. 제 17 항에 있어서,
    상기 금속 실리사이드층은 코발트 실리사이드인 것을 특징으로 하는 상변화 기억소자.
  19. 반도체 기판 상에 층간 절연막을 형성하고,
    상기 층간 절연막을 패터닝하여 상기 기판을 노출하는 개구부(opening)를 형성하고,
    상기 개구부의 바닥면 및 측벽을 콘포멀하게(conformally) 덮도록 제1 및 제 2 도전막 패턴들을 차례로 형성하고,
    상기 제1 및 제2 도전막 패턴들을 갖는 개구부를 채우는 매립 절연 패턴을 형성하고,
    상기 제2 도전막 패턴의 상부면과 접촉하고, 상기 제1 도전막 패턴의 상부면과 이격되도록 상기 제1 및 제2 도전막 패턴들 상에 상변화 물질 패턴을 형성하고, 및
    상기 상변화 물질 패턴과 전기적으로 접속되는 도전성 플러그를 형성하는 것을 포함하는 상변화 기억소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 도전막 패턴의 상부면과 상기 상변화 물질 패턴의 하부면 사이에 산화된 버퍼막(oxidized buffer layer)을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  21. 상기 제 20 항에 있어서,
    상기 산화된 버퍼막의 상부면은 상기 제2 도전막 패턴의 상부면과 동일 레벨(coplanar)을 갖도록 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 산화된 버퍼막은 타이타늄 옥사이드, 탄탈륨 옥사이드 또는 이들이 조 합된 물질로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  23. 제 20 항에 있어서,
    상기 산화된 버퍼막을 형성하는 것은
    상기 제1 도전막 패턴과 동일한 물질막을 100 내지 500℃의 온도 범위에서 열처리 또는 플라즈마 처리하여 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 제1 도전막 패턴은 상기 제2 도전막 패턴 보다 높은 산화력을 갖는 도전막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 제1 도전막 패턴은 타이타늄막, 타이타늄 나이트라이드막, 탄탈륨막 또는 이들의 조합막으로 형성하고, 상기 제2 도전막 패턴은 타이타늄 알루미늄 나이트라이드막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  26. 제 19 항에 있어서,
    상기 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극의 하부의 양측에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하되, 상기 드레인 영역은 상기 제1 도전막 패턴과 전기적으로 접속되는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  27. 제 19 항에 있어서,
    상기 층간 절연막을 형성하기 전에,
    상기 반도체 기판에 배선을 형성하고,
    상기 개구부를 형성한 후,
    상기 개구부의 하부 영역 내에 다이오드층을 형성하고,
    상기 다이오드층 상에 금속 실리사이드층을 형성하는 것을 더 포함하되, 상기 금속 실리사이드층은 상기 제1 도전막 패턴의 하부면과 접촉하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069655B1 (ko) 2009-02-26 2011-10-04 주식회사 하이닉스반도체 상변화 메모리 소자의 제조방법
KR101510776B1 (ko) * 2009-01-05 2015-04-10 삼성전자주식회사 반도체 상변화 메모리 소자

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4017650B2 (ja) * 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
US7857948B2 (en) * 2006-07-19 2010-12-28 Oerlikon Trading Ag, Trubbach Method for manufacturing poorly conductive layers
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US7858506B2 (en) 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
KR20100002654A (ko) * 2008-06-30 2010-01-07 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8656082B2 (en) * 2008-08-05 2014-02-18 Micron Technology, Inc. Flexible and expandable memory architectures
US20100051896A1 (en) * 2008-09-02 2010-03-04 Samsung Electronics Co., Ltd. Variable resistance memory device using a channel-shaped variable resistance pattern
KR101019986B1 (ko) * 2008-10-10 2011-03-09 주식회사 하이닉스반도체 성장 방식에 의해 형성되는 콘택 구조를 절연시키는 절연막을 포함하는 상변화 메모리 소자, 이를 포함하는 반도체 소자, 및 그들의 제조방법
US7858468B2 (en) 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR20100060323A (ko) * 2008-11-27 2010-06-07 삼성전자주식회사 가변저항 메모리 장치 및 그 형성 방법
KR101429724B1 (ko) * 2008-12-10 2014-08-13 삼성전자주식회사 콘택 구조체 형성방법, 이를 이용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
KR101069645B1 (ko) * 2008-12-26 2011-10-04 주식회사 하이닉스반도체 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
KR20100111528A (ko) * 2009-04-07 2010-10-15 삼성전자주식회사 상변환 메모리 장치 및 그 제조 방법
US20100308296A1 (en) * 2009-06-09 2010-12-09 Agostino Pirovano Phase change memory cell with self-aligned vertical heater
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
US8138056B2 (en) 2009-07-03 2012-03-20 International Business Machines Corporation Thermally insulated phase change material memory cells with pillar structure
US8030130B2 (en) * 2009-08-14 2011-10-04 International Business Machines Corporation Phase change memory device with plated phase change material
US20110108792A1 (en) * 2009-11-11 2011-05-12 International Business Machines Corporation Single Crystal Phase Change Material
KR101617381B1 (ko) * 2009-12-21 2016-05-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
JP5439419B2 (ja) * 2011-03-18 2014-03-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR20120133676A (ko) * 2011-05-31 2012-12-11 에스케이하이닉스 주식회사 상변화 메모리 소자 및 그 제조 방법
KR20130006899A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR20130043533A (ko) * 2011-10-20 2013-04-30 삼성전자주식회사 도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법
KR20130056608A (ko) * 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
KR101911361B1 (ko) 2012-06-18 2019-01-04 삼성전자주식회사 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법
KR20130142520A (ko) * 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 저항성 메모리 소자 및 그 제조 방법
US8853665B2 (en) 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
WO2015125291A1 (ja) * 2014-02-24 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法
US10157962B2 (en) * 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory
US10297544B2 (en) * 2017-09-26 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US11038101B2 (en) * 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having a phase change memory device
US11380842B2 (en) * 2019-07-18 2022-07-05 International Business Machines Corporation Phase change memory cell with second conductive layer
KR20210011214A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
JP2021034696A (ja) * 2019-08-29 2021-03-01 キオクシア株式会社 半導体記憶装置
JP2021048167A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
CN112635661B (zh) 2019-10-09 2023-08-01 联华电子股份有限公司 多位可变电阻式存储器单元及其形成方法
CN111969105B (zh) * 2020-08-10 2023-08-08 长江存储科技有限责任公司 一种相变存储器件及其制造方法、操作方法
CN112133825A (zh) * 2020-09-03 2020-12-25 中国科学院上海微系统与信息技术研究所 一种高稳定性相变存储单元及其制备方法
CN113078625B (zh) * 2021-03-24 2023-02-17 重庆邮电大学 一种基于硫系化合物的浪涌保护阵列及制备方法
US20230180644A1 (en) * 2021-12-08 2023-06-08 International Business Machines Corporation Global heater for phase change memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744088B1 (en) * 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer
US6815704B1 (en) * 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
US7075141B2 (en) * 2003-03-28 2006-07-11 Nantero, Inc. Four terminal non-volatile transistor device
US7075131B2 (en) * 2002-07-19 2006-07-11 Macronix International Co., Ltd. Phase change memory device
KR20060110559A (ko) * 2005-04-20 2006-10-25 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US7023009B2 (en) 1997-10-01 2006-04-04 Ovonyx, Inc. Electrically programmable memory element with improved contacts
KR100655796B1 (ko) 2004-08-17 2006-12-11 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
DE602005011249D1 (de) * 2005-04-08 2009-01-08 St Microelectronics Srl Phasenwechselspeicher mit rohrförmiger Heizstruktur sowie deren Herstellungsverfahren
US20070232015A1 (en) * 2006-04-04 2007-10-04 Jun Liu Contact for memory cell
US7608848B2 (en) * 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
US7608484B2 (en) * 2006-10-31 2009-10-27 Texas Instruments Incorporated Non-pull back pad package with an additional solder standoff

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075131B2 (en) * 2002-07-19 2006-07-11 Macronix International Co., Ltd. Phase change memory device
US6744088B1 (en) * 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer
US7075141B2 (en) * 2003-03-28 2006-07-11 Nantero, Inc. Four terminal non-volatile transistor device
US6815704B1 (en) * 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
KR20060110559A (ko) * 2005-04-20 2006-10-25 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510776B1 (ko) * 2009-01-05 2015-04-10 삼성전자주식회사 반도체 상변화 메모리 소자
KR101069655B1 (ko) 2009-02-26 2011-10-04 주식회사 하이닉스반도체 상변화 메모리 소자의 제조방법

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