KR20100002654A - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법을 제시한다.
본 발명에 의한 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 제 1 도전 패턴, 제 1 도전 패턴과 접촉되고, 적층 구조를 가지며, 적층 구조 하부층의 도전 패턴 구경이 상부층 도전 패턴의 구경보다 큰 제 2 도전 패턴 및 제 2 도전 패턴과 접촉되는 상변화 물질층을 포함하여, 리셋 전류를 감소시킬 수 있고, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화할 수 있다.
PRAM, BEC, 접촉 면적

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-change Random Access Memory; PRAM) 소자는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
상변화 물질은 온도에 따라 결정 상태 및 비정질 상태의 서로 다른 상태를 갖는 물질로, 결정 상태에서는 비정질 상태에 비해 낮은 저항치를 나타내며 질서 정연한 규칙적인 원자 배열을 지니고 있다. 상변화 물질의 대표적인 예로 칼코제나이드(Chalcogenide; GST)계 물질을 들 수 있으며, 이는 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물이다.
PRAM 소자에서 하부전극을 통해 전류를 인가하면 이에 의해 발생한 줄 열(Joule Heat)에 의해 상변화 물질층의 온도가 변화되며, 인가되는 전류를 적절히 변화시켜 상변화 물질층의 결정 구조를 결정 상태 또는 비정질 상태로 변화시킬 수 있다. 즉, 줄열에 의해 저항이 낮은 결정질(crystalline) 상태(세트(SET) 상태)와 저항이 높은 비정질(amorphous) 상태(리셋(RESET) 상태) 사이에서 상변화가 일어난다. 그리고, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 세트 상태의 데이터(0)인지 또는 리셋 상태의 데이터(1)인지 판별한다.
따라서, PRAM 소자에서는 상변화 물질을 가열시키는 히터로 작용하는 하부전극 콘택(Bottom Electrode Contact; BEC)의 구조가 매우 중요하며, PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다.
즉, PRAM 소자에서 BEC는 하부의 스위칭 소자와 접촉 저항이 작아야 우수한 전기적 특성을 얻을 수 있다. 반면, BEC 상부의 상변화 물질층은 결정질 또는 비정질로 변하는 부피가 최소화되어야 소자 동작을 극대화시킬 수 있고, 따라서 상변화 물질층과 BEC와의 접촉 저항이 높아야 리셋 전류를 감소시킬 수 있다.
이에 따라, BEC와 스위칭 소자와의 접촉 면적은 유지하면서 상변화 물질층과의 접촉 면적을 최소화하기 위하여 원통형 구조의 BEC가 제시되었다.
도 1a 및 1b는 원통형 BEC를 갖는 상변화 메모리 소자의 구조를 설명하기 위한 소자의 단면도이다.
도 1a에 도시한 것과 같이, PN 다이오드 등과 같은 스위칭 소자(미도시)가 형성된 반도체 기판(101) 상에 층간 절연막(103)을 형성한다. 이어서, 스위칭 소자가 노출되도록 콘택홀을 형성한 다음, 콘택홀 저부 및 측벽에 도전물질층(105)을 형성하고 콘택홀 내부에 유전물질층(107)을 형성한다. 이와 같이 하여 형성된 도전층(105)은 BEC로 동작하여, 후속 공정으로 형성될 상변화 물질층의 히터로 작용한다.
도 1b는 이러한 상변화 메모리 소자의 BEC 부분 단면도로서, 내부가 유전 물질층(107)으로 매립된 원통형 구조를 갖는 것을 알 수 있다.
이와 같이, BEC를 원통형으로 형성하는 경우 상변화 물질층과 BEC와의 접촉면적을 최소화하기 위해 콘택홀을 최대한 작은 크기로 형성하여야 한다. 그러나, 콘택홀 형성을 위한 마스크 사이즈를 감소시키는 데에는 한계가 있으며, 따라서 리셋 전류를 최소화할 수 없는 단점이 있다.
이러한 문제를 해결하기 위해 BEC를 기둥형으로 제조하는 방안이 제안되었다.
도 2a 및 2b는 기둥형 BEC를 갖는 상변화 메모리 소자의 구조를 설명하기 위한 소자의 단면도이다.
도 2a에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부 구조가 형성된 반도체 기판(101) 상에 층간 절연막(103)을 형성하고, 스위칭 소자가 노출되도록 콘택홀을 형성한 다음, 콘택홀 측벽에 유전물질 스페이서(109)를 형성한 후 콘택홀 내부에 도전물질층(111)을 형성한다.
도 2b는 도 2a에 도시한 상변화 메모리 소자의 BEC 부분 단면도로서, 외주가 유전물질 스페이서(109)로 둘러싸인 기둥형 구조를 갖는 것을 알 수 있다.
이러한 BEC 구조는 BEC와 상변화 물질층과의 접촉 저항을 증가시키는 데에는 효과적이나, BEC와 스위칭 소자와의 접촉 저항까지 증가되기 때문에 스위칭 소자의 동작 전류가 감소되어 메모리 소자의 특성이 열화되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택과 스위칭 소자와의 접촉 저항은 낮추고, 하부전극 콘택과 상변화 물질층과의 접촉 저항은 크게 할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극 콘택의 하부 면적은 넓게 형성하는 한편, 상부 면적은 작게 형성하여 소자의 동작 특성을 향상시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 접촉되고, 적층 구조를 가지며, 상기 적층 구조 하부층의 도전 패턴 구경이 상부층 도전 패턴의 구경보다 큰 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 접촉되는 상변화 물질층;을 포함한다.
또한, 본 발명의 다른 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 접촉되고, 상기 제 1 도전 패턴보다 작은 구경을 가지며, 내부에 유전 물질이 매립된 원통형의 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 접촉되는 상변화 물질층;을 포함한다.
한편, 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 기 설정된 제 1 구경의 제 1 도전 패턴을 형성하는 단계; 및 상기 제 1 도전 패턴 상에 제 2 도전 패턴을 적층 구조로 형성하되, 상기 제 2 도전 패턴의 하부층 구경이 상부층 구경보다 크게 형성하는 단계;를 포함한다.
그리고, 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 기 설정된 제 1 구경의 제 1 도전 패턴을 형성하는 단계; 및 상기 제 1 도전 패턴 상에, 내부가 유전 물질로 매립된 원통형의 제 2 도전 패턴을 형성하는 단계;를 포함하고, 상기 제 2 도전 패턴의 구경은 상기 제 1 도전 패턴의 구경보다 작은 것을 특징으로 한다.
본 발명에 의하면, 하부전극 콘택과 스위칭 소자와의 접촉 면적은 넓게 유지하면서, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하여 리셋 전류를 감소시킬 수 있다.
이에 따라, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화하여 고집적화를 실현하면서도, 소자가 안정적으로 동작할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3a 내지 3g는 본 발명의 제 1 실시예에 의한 상변화 메모리 소자 제조 방 법을 순차적으로 설명하기 위한 소자의 단면도이다.
먼저, 도 3a에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(201) 상에 제 1 층간 절연막(203)을 형성하고, 도 3b와 같이 BEC 형성 예정 영역의 제 1 층간 절연막(203)을 패터닝하여 스위칭 소자가 노출되는 제 1 콘택홀을 형성한다.
여기에서, 제 1 층간 절연막(203)은 200~1200Å의 두께로 형성하고, 제 1 콘택홀의 구경은 80~90nm가 되도록 하는 것이 바람직하다.
그리고, 스위칭 소자와 접촉되는 넓은 면적의 제 1 도전 패턴을 형성하기 위해 도 3c에 도시한 것과 같이, 전체 구조 상에 제 1 도전층(205)을 형성하고, 도 3d에 도시한 것과 같이 제 1 콘택홀 내에만 제 1 도전층(205)이 매립되도록 평탄화하여 소자간 분리가 이루어지도록 한다. 이에 따라, 제 1 콘택홀 내에 매립된 제 1 도전층(205)은 스위칭 소자와 접촉되는 제 1 도전 패턴이 된다.
다음, 도 3e에 도시한 것과 같이, 전체 구조 상에 제 2 층간 절연막(207)을 형성한다. 여기에서, 제 2 층간 절연막(207)은 200~1200Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 3f와 같이, 제 1 도전층(205)의 상부가 노출되도록 제 2 층간 절연막(207)을 패터닝하여 제 2 콘택홀을 형성한 다음, 전체 구조 상에 제 2 도전층(209)을 형성한다. 이때, 제 2 콘택홀의 구경은 제 1 콘택홀의 구경보다 작게 형성하여야 하며, 예를 들어 50~80nm가 되도록 하는 것이 바람직하다.
이후, 도 3g에 도시한 것과 같이 제 2 도전층(209)을 평탄화하여 제 2 콘택 홀 내에만 제 2 도전층(209)이 매립되도록 함으로써, 제 2 도전 패턴을 형성한다.
본 발명의 바람직한 실시예에서, 제 1 및 제 2 도전층(205, 209)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 티타늄 알루미늄 질화물(TiAlN), 질화 텅스텐(WN), 텅스텐화 티타늄(TiW), 질화 탄탈륨(TaN) 등을 포함하는 그룹 중에서 선택되어 진다.
도시하지 않았지만, 후속 공정에서 제 2 도전 패턴이 형성된 전체 구조 상에 상변화 물질층이 형성되게 되며, 제 1 도전 패턴과 스위칭 소자와의 접촉 면적은 넓게 확보하면서, 제 2 도전 패턴과 상변화 물질층과의 접촉 면적을 최소화할 수 있어, 리셋 전류를 최소화하면서 스위칭 소자의 구동 전류는 증가시킬 수 있다.
이와 같이, 본 발명의 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 도전 패턴 및 도전 패턴과 접촉되는 상변화 물질층을 포함한다. 그리고, BEC를 다층 도전 패턴 구조로 형성하되, 하부층의 도전 패턴의 구경이 상부층 도전 패턴의 구경보다 크도록 제어한다.
도 3에는 2층으로 이루어진 다층 도전 패턴에 대하여 도시하였으나 이에 한정되는 것은 아니며, 3층 이상으로 도전 패턴을 구성하는 것도 가능하다.
도 4는 본 발명의 제 2 실시예에 의한 상변화 메모리 소자의 단면도로서, BEC를 4층 도전 패턴으로 형성한 경우 상변화 메모리 소자의 단면도이다.
도시한 것과 같이, BEC로 동작하는 도전 패턴은 제 1 도전 패턴(211), 제 2 도전 패턴(215), 제 3 도전 패턴(219) 및 제 4 도전 패턴(223)으로 이루어지며, 각각의 도전 패턴은 상부층으로 올라갈수록 하부층보다 작은 구경을 갖도록 그 크기 가 제어된다.
이러한 구성을 갖는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
반도체 기판(201) 상에 제 1 층간 절연막(203)을 형성하고 제 1 콘택홀을 형성하여 제 1 도전 패턴(211)을 형성한다. 이어서, 전체 구조 상에 제 2 층간 절연막(213)을 형성하고 제 1 콘택홀보다 작은 구경의 제 2 콘택홀을 형성한 후 제 2 콘택홀 내에 제 2 도전 패턴(215)을 형성한다. 그리고, 전체 구조 상에 제 3 층간 절연막(217)을 형성하고 제 2 콘택홀보다 작은 구경의 제 3 콘택홀을 형성한 다음, 제 3 콘택홀 내에 제 3 도전 패턴(219)을 형성한다. 아울러, 전체 구조 상에 제 4 층간 절연막(221)을 형성하고 제 3 콘택홀보다 작은 구경의 제 4 콘택홀을 형성하고, 제 4 콘택홀 내에 제 4 도전 패턴(223)을 형성한다.
여기에서, 제 1 내지 제 4 콘택홀의 구경은 각각 80~90nm, 70~80nm, 60~70nm, 50~60nm로 형성할 수 있으며, 제 1 내지 제 4 층간 절연막은 각각 200~1200Å의 두께로 형성할 수 있다.
또한, 본 발명의 바람직한 실시예에서, 각각의 도전 패턴(211, 215, 219, 223)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 티타늄 알루미늄 질화물(TiAlN), 질화 텅스텐(WN), 텅스텐화 티타늄(TiW), 질화 탄탈륨(TaN) 등을 포함하는 그룹 중에서 선택되어 진다.
이러한 본 발명의 상변화 메모리 소자는 피라미드 계단형 구조를 가지며, 스위칭 소자와 BEC와의 접촉 면적을 충분히 확보하면서도, 상변화 물질층과 BEC와의 접촉 면적을 최소화할 수 있다.
또한, 각각의 콘택홀을 형성하기 위한 식각 공정시 과도 식각을 수행하여 도전 패턴 간의 접촉 특성을 향상시킬 수 있다.
다층 도전 패턴 구조로 BEC를 형성함에 있어서, 각 층의 도전 패턴이 동일한 형태를 가질 필요는 없으며, 도 5 및 도 6을 참조하여 본 발명의 다른 실시예에 의한 상변화 메모리 소자의 구조 및 제조 방법을 설명하기로 한다.
먼저, 도 5는 본 발명의 제 3 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 3에서 설명한 것과 유사한 방법으로, 반도체 기판(201) 상에 제 1 도전 패턴으로서의 제 1 도전층(205)을 형성한다. 여기에서, 제 1 도전 패턴의 구경은 80~90nm로 하는 것이 바람직하다.
이후, 제 1 도전층(205)과 접촉되는 제 2 도전 패턴은 기둥형으로 형성할 수 있다. 즉, 전체 구조 상에 제 2 층간 절연막(301)을 형성하고, 제 1 도전층(205) 상부가 노출되도록 제 2 층간 절연막(301)을 패터닝하여 콘택홀을 형성한 다음, 콘택홀 측벽에 유전물질 스페이서(303)를 형성한다.
그리고, 콘택홀 내부에 제 2 도전층(305)을 매립하여, 기둥형의 제 2 도전 패턴을 형성한다. 이때, 콘택홀의 구경 즉, 제 2 도전층(305)의 구경은 50~80nm로 할 수 있다.
여기에서, 제 1 및 제 2 도전층(205, 305)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 티타늄 알루미늄 질화물(TiAlN), 질화 텅스텐(WN), 텅스텐화 티타늄(TiW), 질화 탄탈륨(TaN) 등을 포함하는 그룹 중에서 선택되어 질 수 있다.
이와 같이 함으로써, 기둥형 다층 도전 패턴 구조의 BEC가 완성되게 된다.
다음, 도 6은 본 발명의 제 4 실시예에 의한 상변화 메모리 소자의 단면도이다.
본 실시예에서도, 도 3에서와 유사한 방법으로 제 1 도전 패턴으로서의 제 1 도전층(205)을 형성한다.
다음, 전체 구조 상에 제 2 층간 절연막(401)을 형성하고, 제 1 도전층(205) 상부가 노출되도록 제 2 층간 절연막(401)을 패터닝하여 콘택홀을 형성한다.
이어서, 콘택홀 저부 및 측벽에 제 2 도전패턴으로서의 제 2 도전층(403)을 형성하고, 콘택홀 내부에 유전물질층(405)을 매립시킨다.
본 실시예에서, 제 1 도전 패턴의 구경은 80~90nm로 하는 것이 바람직하며, 제 2 도전 패턴을 형성하기 위하여 콘택홀의 구경은 50~80nm로 할 수 있다.
이와 같이 형성된 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 제 1 도전 패턴, 제 1 도전 패턴과 접촉되며, 내부에 유전 물질이 매립된 원통형의 제 2 도전 패턴 및 제 2 도전 패턴과 접촉되는 상변화 물질층으로 이루어진다.
여기에서, 제 1 및 제 2 도전층(205, 403)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 티타늄 알루미늄 질화물(TiAlN), 질화 텅스텐(WN), 텅스텐화 티타늄(TiW), 질화 탄탈륨(TaN) 등을 포함하는 그룹 중에서 선택되어 질 수 있다.
도 5 및 도 6에 도시한 상변화 메모리 소자 제조시에도, 각 도전 패턴 간의 접촉 특성을 향상시키기 위해, 콘택홀 형성을 위한 식각 공정시 과도식각을 수행하 는 것이 바람직하다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에서는 하부전극 콘택과 스위칭 소자와의 접촉 면적 및 하부전극 콘택과 상변화 물질층과의 접촉 면적을 개별적으로 제어할 수 있어, 상변화 물질층과의 계면 저항 증가에 의해 리셋 전류를 감소시킬 수 있고, 스위칭 소자와의 계면 저항 감소에 의해 구동 전류를 증가시킬 수 있다.
따라서, 본 발명에 의하면 상변화 메모리 소자의 크기를 증가시키지 않으면서도 낮은 전류 소모량으로 소자의 동작이 가능하여 휴대 전화, PDA, 모바일 PC 등의 휴대 기기 등에 적용할 수 있는 상변화 메모리 소자를 제조할 수 있다.
도 1a 및 1b는 원통형 BEC를 갖는 상변화 메모리 소자의 구조를 설명하기 위한 소자의 단면도,
도 2a 및 2b는 기둥형 BEC를 갖는 상변화 메모리 소자의 구조를 설명하기 위한 소자의 단면도,
도 3a 내지 3g는 본 발명의 제 1 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 소자의 단면도,
도 4는 본 발명의 제 2 실시예에 의한 상변화 메모리 소자의 단면도,
도 5는 본 발명의 제 3 실시예에 의한 상변화 메모리 소자의 단면도,
도 6은 본 발명의 제 4 실시예에 의한 상변화 메모리 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 203 : 제 1 층간 절연막
205 : 제 1 도전층 207 : 제 2 층간 절연막
209 : 제 2 도전층

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되는 제 1 도전 패턴;
    상기 제 1 도전 패턴과 접촉되고, 적층 구조를 가지며, 상기 적층 구조 하부층의 도전 패턴 구경이 상부층 도전 패턴의 구경보다 큰 제 2 도전 패턴; 및
    상기 제 2 도전 패턴과 접촉되는 상변화 물질층;
    을 포함하는 상변화 메모리 소자.
  2. 반도체 기판;
    상기 반도체 기판 상에 형성되는 제 1 도전 패턴;
    상기 제 1 도전 패턴과 접촉되고, 상기 제 1 도전 패턴보다 작은 구경을 가지며, 내부에 유전 물질이 매립된 원통형의 제 2 도전 패턴; 및
    상기 제 2 도전 패턴과 접촉되는 상변화 물질층;
    을 포함하는 상변화 메모리 소자.
  3. 제 2 항에 있어서,
    상기 상변화 메모리 소자는, 상기 제 2 도전 패턴의 측벽에 형성되는 층간 절연막을 더 포함하고,
    상기 제 2 도전 패턴은, 상기 층간 절연막 측벽 및 상기 제 1 도전층 상부에 형성되는 것을 특징으로 하는 상변화 메모리 소자.
  4. 하부구조가 형성된 반도체 기판 상에 기 설정된 제 1 구경의 제 1 도전 패턴을 형성하는 단계; 및
    상기 제 1 도전 패턴 상에 제 2 도전 패턴을 적층 구조로 형성하되, 상기 제 2 도전 패턴의 하부층 구경이 상부층 구경보다 크게 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 도전 패턴은 80~90nm의 구경으로 형성하고, 상기 제 2 도전 패턴은 50~80nm의 구경으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 2 도전 패턴은 제 1 층 내지 제 3 층으로 형성되고,
    상기 제 1 도전 패턴의 구경은 80~90nm, 상기 제 1 도전 패턴과 접촉되는 상기 제 1 층의 구경은 70~80nm, 상기 제 1 층과 접촉되는 제 2 층의 구경은 60~70nm, 상기 제 2 층과 접촉되는 제 3 층의 구경은 50~60nm인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  7. 제 4 항에 있어서,
    상기 제 2 도전 패턴을 형성하는 단계는, 상기 제 1 도전 패턴이 형성된 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 제 1 도전층 상부가 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀 측벽에 유전물질 스페이서를 형성하는 단계; 및
    상기 콘택홀을 도전물질로 매립하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 하부구조가 형성된 반도체 기판 상에 기 설정된 제 1 구경의 제 1 도전 패턴을 형성하는 단계; 및
    상기 제 1 도전 패턴 상에, 내부가 유전 물질로 매립된 원통형의 제 2 도전 패턴을 형성하는 단계;
    를 포함하고, 상기 제 2 도전 패턴의 구경은 상기 제 1 도전 패턴의 구경보다 작은 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 도전 패턴을 형성하는 단계는, 상기 제 1 도전 패턴이 형성된 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 제 1 도전층 상부가 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀 을 형성하는 단계;
    상기 콘택홀의 저부 및 측벽에 도전물질층을 형성하는 단계; 및
    상기 콘택홀을 유전물질로 매립하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 도전 패턴은 80~90nm의 구경으로 형성하고, 상기 제 2 도전 패턴은 50~80nm의 구경으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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