KR100985757B1 - 하부전극콘택층을 구비한 상변화 메모리 장치의 제조방법 - Google Patents
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Abstract
온 전류를 개선함과 동시에 상변화막과의 접촉 면적을 감소시킬 수 있는 상변화 메모리 장치의 제조방법을 개시한다. 개시된 본 발명은 반도체 기판상에 제 1 층간 절연막을 형성한다음, 상기 제 1 층간 절연막 내에 상면에 오믹 콘택층이 구비된 PN 다이오드를 형성한다. 이어서, 상기 오믹 콘택층의 소정 부분을 노출시킬 수 있도록 제 1 하부전극콘택홀이 구비된 제 2 층간 절연막을 형성한다. 다음, 상기 오믹 콘택층 내에 상기 제 1 하부전극콘택홀과 연통되면서 상기 제 1 하부전극콘택홀보다 넓은 폭을 갖는 하부 하부전극콘택홀을 형성한다.
하부전극콘택홀(BEC), 상변화, 온전류, 오믹 콘택층
Description
본 발명은 상변화 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 하부전극콘택층을 구비한 상변화 메모리 장치의 제조방법에 관한 것이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PRAM은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있 다.
PRAM은 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 PRAM에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 결정 상태가 변화된다. 이와 같은 상변화막은 비정질 상태에서 높은 비저항을 갖고, 결정 상태에서는 낮은 비저항을 가지므로, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
이러한 상변화막은 그것의 하부에 위치된 하부전극콘택(Bottom electrode contact)으로 부터 열을 제공받아, 상변화가 이루어진다. 하부전극콘택은 하부의 스위칭 소자로부터 큰 온 전류를 제공받아, 상변화막에 가능한 한 많은 열을 제공하여야 한다. 이에 따라, 하부전극콘택은 비저항이 큰 물질로 이용되어야 하며, 상변화막과의 접촉 면적을 줄여야 한다.
하부전극콘택은 현 노광 장비에서 형성할 수 있는 최소 선폭의 직경을 갖도록 형성되고 있다. 이에따라 상변화막과 하부전극콘택과의 접촉 면적이 감소되어, 발열 특성을 개선할 수 있다.
하지만, 하부전극콘택의 직경이 감소되면, 상변화막과의 접촉 면적은 물론 하부전극콘택과 하부의 스위칭 소자와의 접촉 면적 또한 감소되어, 스위칭 소자로부터 제공되는 온 전류의 양이 감소된다.
이로 인해, 하부전극콘택의 발열 특성을 원하는 만큼 개선시키기 어렵다.
따라서, 본 발명의 목적은 온 전류를 개선함과 동시에 상변화막과의 접촉 면적은 감소시킬 수 있는 상변화 메모리 장치의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명은 반도체 기판상에 제 1 층간 절연막을 형성한다음, 상기 제 1 층간 절연막 내에 상면에 오믹 콘택층이 구비된 PN 다이오드를 형성한다. 이어서, 상기 오믹 콘택층의 소정 부분을 노출시킬 수 있도록 제 1 하부전극콘택홀이 구비된 제 2 층간 절연막을 형성한 다. 다음, 상기 오믹 콘택층 내에 상기 상부 하부전극콘택홀과 연통되면서 상기 제 1 하부전극콘택홀보다 넓은 폭을 갖는 제 2 하부전극콘택홀을 형성한다.
상기 하부 하부전극콘택홀을 형성하는 단계는, 상기 제 2 층간 절연막의 형태로 상기 오믹 콘택층의 소정 두께를 식각하여, 상기 오믹 콘택층내에 그루브를 형성하는 단계와, 상기 그루브 측부 및 저부에 해당하는 오믹 콘택층을 산화하는 단계와, 상기 산화된 오믹 콘택층을 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명에 의하면, 스위칭 소자와 접촉되는 하부전극콘택 부분의 면적을 상변화막과 접촉되는 하부전극콘택 부분의 면적보다 상대적으로 증대시킨다. 이에 따라, 스위칭 소자로부터 충분한 온 전류를 공급받을 수 있으며, 상변화막과의 접촉 저항을 줄일 수 있어, 발열 특성을 개선할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1을 참조하면, 고농도를 갖는 n형의 불순물 영역(105)이 형성된 반도체 기판(100) 상에 제 1 층간 절연막(110)을 형성한다. 여기서, 고농도 불순물 영역(105)은 예를 들어, 상변화 메모리 소자의 워드 라인일 수 있다. 상기 고농도 불순물 영역(105)의 소정 부분이 노출되도록 제 1 층간 절연막(110)의 소정 부분을 식각하여, 콘택홀(H)을 형성한다. 이어서, 콘택홀(H)이 충진되도록 n형의 SEG층(selective epitaxial growth: 115a)을 성장시킨 다음, n형의 SEG층(115a)의 상부 영역에 p형 불순물을 주입하여, p형의 SEG층(115b)을 형성한다. 이에 따라, 콘택홀(H)내에 PN 다이오드(115)가 형성된다.
상기 n형의 SEG층(115a) 성장시, 상기 n형의 SEG층(115a)이 어스펙트비(aspect ratio)가 큰 콘택홀(H)에 완전히 매립될 수 있도록 과도 성장을 시켜줄 수 있다. 이러한 경우, n형의 SEG층(115)은 콘택홀(H)의 높이 보다 두껍게 성장된다. 이렇게 콘택홀(H) 높이 이상으로 성장된 n형의 SEG층(115)은 PN 다이오드(115) 형성 전 또는 후에 화학적 기계적 연마 공정을 진행하여 제거된다.
다음, PN 다이오드(115)가 형성된 제 1 층간 절연막(110) 상부에 오믹 콘택용 금속막(도시되지 않음)을 증착한 다음, 열처리 공정을 통해 상기 오믹 콘택용 금속막과 상기 PN 다이오드(115)를 반응시켜, 오믹 콘택층(120)을 형성한다. 본 실시예에서 오믹 콘택용 금속막으로는 코발트 금속막(Co)을 이용하였으며, 이에 따라 오믹 콘택층(120)은 코발트 실리사이드막(CoSi2)으로 구성된다. 그 후, 반응되지 않은 오믹 콘택용 금속막을 제거한다.
오믹 콘택층(120)이 형성된 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(125)을 형성한다. 이때, 제 2 층간 절연막(125)은 후속으로 형성될 하부전극콘택간을 절연시키기 위한 막으로서, 열발산 특성이 우수한 막, 예컨대, 실리콘 질화막으로 형성될 수 있다. 제 2 층간 절연막(125) 상부에 하부전극콘택을 한정하기 위한 마스크 패턴(127)을 형성한다. 이때, 하부전극콘택을 한정하기 위한 마스크 패턴(127)간의 간격(w1)은 상기 PN 다이오드(115)의 폭(w2)보다 작게 형성됨이 바람직하다. 이는, 하부전극콘택과 그 상부에 형성될 상변화막(도시되지 않음)간의 접촉 면적을 줄이기 위함이다.
다음, 마스크 패턴(127) 및 제 2 층간 절연막(125)의 형태로 노출된 오믹 콘택층(120)의 소정 부분을 식각한다. 이에 따라, 오믹 콘택층(120)에 그루브(groove: 122)가 형성된다. 상기 그루브(122)를 형성하기 위한 오믹 콘택층(120)의 식각은 10 내지 15 sccm의 CH2F2 가스, 50 내지 60 sccm의 CF4 가스, 10 내지 12 sccm의 O2 가스, 및 70 내지 90 sccm의 Ar 가스를 이용하여 진행될 수 있다. 또한, 그루브(122)의 깊이는 상기 오믹 콘택층(120)의 두께보다는 작아야한다. 본 실시예에서는 그루브(122)를 형성하기 위한 오믹 콘택층(120)의 타겟 식각 두께를 50 내지 150Å으로 설정하였다.
도 2에 도시된 바와 같이, 공지의 플라즈마 에슁(plasma ashing) 방식을 이용하여 마스크 패턴을 제거한다음, 반도체 기판(100) 결과물 표면을 클리닝한다. 이어서, 노출된 그루브(122)의 측부 및 저부, 즉, 노출된 오믹 콘택층(120)을 소정 두께만큼 산화시켜, 실리사이드 산화막(130, 본 실시예의 경우, CoxSiyOz가 형성됨)을 형성한다. 본 실시예에서, 오믹 콘택층(120)의 산화는 예를 들어, O2(산소) 플라즈마 공정으로 진행될 수 있다. 또한, 본 실시예에서는, O2 플라즈마 산화 공정시, 상기 오믹 콘택층(120)을 제외한 그 밖의 다른 층들이 플라즈마로 부터 어택(attack)받지 않도록 Ar과 같은 활성화 가스의 공급없이 O2 소스 가스만을 제공한다. 이러한 O2 플라즈마 공정은 상기 실리사이드 산화막(130)의 타겟 두께가 10 내지 20Å이 되도록, 1000 내지 2000 mTorr의 압력 및 1000 내지 1200W의 전력하에서, 1500 내지 2000sccm의 O2를 공급하여 50 내지 60초간 진행될 수 있다.
도 3을 참조하면, 상기 실리사이드 산화막(도 2 참조, 130)을 선택적으로 제거하여, 하부전극콘택홀(135)을 형성한다. 바람직하게는, 상기 실리사이드 산화막(130)이 제 2 층간 절연막(125)의 가장자리로부터 등방성으로 제거될 수 있도록, 상기 실리사이드 산화막(130)을 습식 식각 방식으로 제거한다. 실리사이드 산화막(130)은 예를 들어 BOE(buffered oxide etch) 용액으로 제거될 수 있다.
이렇게 실리사이드막 산화막(130)이 등방성으로 제거됨에 따라, 하부 영역이 상부 영역보다 넓은 형태의 하부전극콘택홀(135)이 마련된다.
다음, 도 4를 참조하면, 상기 하부전극콘택홀(135)에 도전층을 충진하여, 하부 영역이 상부 영역에 비해 상대적으로 넓은 하부전극콘택(140)을 형성한다.
이에 따라, 스위칭 소자인 PN 다이오드로 부터 온 전류를 충분히 공급받을 수 있으면서, 하부전극콘택(140) 상부에 형성되는 상변화막과의 접촉 면적을 줄일 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 오믹 콘택층으로 예를 들어 코발트 실리사이드막을 이용하였지만, 이것에 국한되지 않고 다양한 종류의 귀금속 실리사이드막이나 내화성 실리사이드막이 모두 이용될 수 있음은 물론이다.
또한, 본 실시예에서 오믹 콘택층을 산소 플라즈마 방식으로 산화시켰지만, 국부적으로 산화막을 생성할 수 있는 방식이면 모두 여기에 포함될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 제 1 층간 절연막
115 : PN 다이오드 120 : 오믹 콘택층
122 : 그루브 130 : 실리사이드 산화막
135 : 하부전극콘택홀
Claims (9)
- 반도체 기판상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 내에 상면에 오믹 콘택층이 구비된 PN 다이오드를 형성하는 단계;상기 오믹 콘택층의 소정 부분을 노출시킬 수 있도록 제 1 하부전극콘택홀이 구비된 제 2 층간 절연막을 형성하는 단계;및상기 오믹 콘택층 내부에, 상기 제 1 하부전극콘택홀과 연통되면서 상기 제 1 하부전극콘택홀보다 넓은 폭을 갖는 제 2 하부전극콘택홀을 형성하는 단계를 포함하며,상기 제 2 하부전극콘택홀을 형성하는 단계는,상기 제 2 층간 절연막의 형태로 상기 오믹 콘택층의 소정 두께를 식각하여, 상기 오믹 콘택층내에 그루브를 형성하는 단계;상기 그루브 측부 및 저부에 해당하는 오믹 콘택층을 산화하는 단계; 및상기 산화된 오믹 콘택층을 선택적으로 제거하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 오믹 콘택층내에 그루브를 형성하는 단계는,상기 오믹 콘택층의 두께보다 작은 두께로 오믹 콘택층을 식각하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
- 제 3 항에 있어서,상기 오믹 콘택층내에 그루브를 형성하기 위한 식각 단계는,10 내지 15 sccm의 CH2F2 가스, 50 내지 60 sccm의 CF4 가스, 10 내지 12 sccm의 O2 가스, 및 70 내지 90 sccm의 Ar 가스를 이용하여 진행하는 상변화 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 그루브 측부 및 저부를 산화하는 단계는,O2 플라즈마 공정으로 진행하는 상변화 메모리 장치의 제조방법.
- 제 5 항에 있어서,상기 O2 플라즈마 공정시, O2 소스 가스만 제공하는 상변화 메모리 장치의 제조방법.
- 제 6 항에 있어서,1000 내지 2000 mTorr의 압력 및 1000 내지 1200W의 전력하에서, 1500 내지 2000sccm의 O2를 공급하여 50 내지 60초간 진행하는 상변화 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 산화된 오믹 콘택층을 제거하는 단계는,등방성 식각 용액을 이용하여 제거하는 상변화 메모리 장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 하부전극콘택홀을 형성하는 단계 이후에,상기 제 1 및 제 2 하부전극콘택홀 내부에 하부전극콘택을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
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| KR100675279B1 (ko) | 2005-04-20 | 2007-01-26 | 삼성전자주식회사 | 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들 |
| KR20090052572A (ko) * | 2007-11-21 | 2009-05-26 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 제조 방법 |
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2008
- 2008-05-26 KR KR1020080048533A patent/KR100985757B1/ko not_active IP Right Cessation
Patent Citations (4)
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