KR20090052572A - 상변화 메모리 소자 제조 방법 - Google Patents
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Abstract
PN 다이오드를 스위칭 소자로 사용하는 상변화 메모리 소자 제조 방법을 제시한다.
본 발명의 상변화 메모리 소자는 접합 영역을 구비하는 반도체 기판의 제 1 유전층 상에 층간 절연막에 의해 정의되는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 반도체 기판 상에 제 2 유전층을 형성하는 단계, 식각 공정을 수행하여, 콘택 홀 저부의 제 1 및 제 2 유전층을 제거하는 단계 및 층간 절연막을 마스크로 하여, 콘택 홀 저부의 구경을 확장시키는 단계를 포함하여, 콘택 홀의 크기를 최소화하면서도 PN 다이오드와 반도체 기판 간의 접촉 면적을 증가시켜 계면 저항을 감소시킬 수 있다.
PRAM, 다이오드, 콘택 저항
Description
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 PN 다이오드를 스위칭 소자로 사용하는 상변화 메모리 소자에서 PN 다이오드와 반도체 기판과의 접촉 면적을 증대시켜 구동 전류를 감소시킬 수 있는 상변화 메모리 소자 제조 방법에 관한 것이다.
현재 보편적으로 사용되는 메모리 소자로 DRAM, SRAM, 플래쉬 메모리 등을 들 수 있다. DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리라는 단점이 있고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.
이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.
PRAM은 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖 는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있으며, 최근에는 집적도 향상을 위해 다이오드 구조를 이용하여 셀을 형성한다.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도이다.
도시한 것과 같이, 반도체 기판(10)에 소자 분리막(12)을 형성하여 코어 영역과 셀 영역을 구분하고, 셀 영역에 이온을 주입하여 접합 영역(14)을 형성한다.
이후, 코어 영역에 게이트 스택(16)을 형성하고, 코어 영역 및 셀 영역을 포함하는 전체 구조 상에 층간 절연막(24)을 형성한다. 그리고, 셀 영역의 층간 절연막(24)의 지정된 부분을 제거함으로써 PN 다이오드를 형성하기 위한 콘택 홀(26)이 형성된다.
여기에서, 게이트 스택(16)은 폴리사이드 구조, 예를 들어 하드마스크 질화막(HM Nit)/금속 실리사이드(예를 들어, WSix)/폴리실리콘층의 적층 구조로 형성할 수 있다. 아울러, 게이트 스택(16)의 양측벽에는 스페이서(18)가 형성되며, 전체 구조 상에 제 1 및 제 2 유전층(20, 22)이 확산 방지막으로서 순차적으로 형성된다. 그리고, 절연막(24)은 일반적으로 산화막으로 이루어진다.
한편, 콘택 홀(26)을 형성한 후에는 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정에 의해 콘택 홀(26) 내에 PN 다이오드(도시하지 않음)를 형성하여 스위칭 소자로서 사용한다.
이러한 PRAM 제조 공정에서, 소자의 고집적화를 위해 더욱 작은 크기의 콘택 홀(26)이 요구되고 있으며, 이에 따라 콘택 홀(26) 형성을 위한 마스크 및 식각 공 정 후, 층간 절연막(24)의 상부 구경(Critical Dimension) (D1)보다 하부 구경(D2)이 작아지는 현상이 발생한다. 즉, 접합 영역(14)에 형성되는 층간 절연막(24)은 수천 Å의 두께로 비교적 두껍게 형성되며, 층간 절연막(24)의 하부로 갈수록 도달되는 식각 가스의 양이 감소된다. 또한, 층간 절연막(24)으로 사용되는 산화막과 접합 영역(14) 상부의 산화막(20)이 유사한 식각 선택비를 갖기 때문에, 콘택 홀의 저부로 갈수록 식각율이 저하되고, 실제로 식각 대상층 상부 구경보다 바닥면 측의 하부 구경이 80% 정도로 작아지는 것이다.
이로 인하여, 후속 공정으로 형성되는 PN 다이오드와 반도체 기판(10) 간의 접촉 면적이 줄어들어 저항이 증가하고, 결과적으로 동작 전류가 감소하여 많은 양의 구동 전류를 인가하여야 하는 문제가 있다. 아울러, 소자가 고집적화됨에 따라 PN 다이오드 간의 간격이 줄어들게 되는데, PN 다이오드 저면의 저항이 증가하면 인접 다이오드와의 간섭이 심화되어 소자가 오동작하게 되는 문제가 있다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, PN 다이오드를 형성하기 위한 콘택 홀 저부의 크기를 증대시킬 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 스위칭 소자로 사용되는 PN 다이오드와 반도체 기판 간의 접촉 면적을 증가시켜 상변화 메모리 소자의 구동 전류를 감소시킬 수 있도록 하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 PN 다이오드를 이용한 상변화 메모리 소자 제조 방법으로서, 접합 영역을 구비하는 반도체 기판의 제 1 유전층 상에 층간 절연막에 의해 정의되는 콘택 홀을 형성하는 단계; 상기 콘택 홀이 형성된 반도체 기판 상에 제 2 유전층을 형성하는 단계; 식각 공정을 수행하여, 상기 콘택 홀 저부의 제 1 및 제 2 유전층을 제거하는 단계; 및 상기 층간 절연막을 마스크로 하여, 상기 콘택 홀 저부의 구경을 확장시키는 단계;를 포함한다.
본 발명에 의하면, 상변화 메모리 소자에서 PN 다이오드 형성을 위한 콘택 홀의 크기를 최소화하면서도 PN 다이오드와 반도체 기판 간의 접촉 면적을 증가시켜 계면 저항을 감소시킬 수 있다.
이에 따라, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화하여 고집적화를 실현하면서도, 소자가 안정적으로 동작할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2a 내지 2d는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도로서, 설명의 편의를 위하여 셀 영역만을 도시하였다.
먼저, 도 2a에 도시한 것과 같이, 반도체 기판(100)에 소자 분리막(미도시)을 형성하여 코어 영역과 셀 영역을 정의한 후, 셀 영역에 이온 주입 공정을 수행하여 접합 영역(102)을 형성한다. 그리고, 전체 구조 상에 유전막1(104) 및 유전막2(106)를 순차적으로 형성하여 복층 구조의 제 1 유전층을 형성한다.
여기에서, 제 1 유전층(104, 106)은 코어 영역에 게이트 스택을 제조할 때 형성되는 확산 방지막으로서, 유전막1(104)은 산화막으로, 유전막2(106)는 질화막으로 형성할 수 있다.
다음에, 전체 구조 상에 층간 절연막(108)을 형성하고, 지정된 영역의 층간 절연막(108)을 패터닝하여 콘택 홀(110)을 형성한다. 이때, 층간 절연막(108)은 산화막을 이용하여 형성할 수 있다.
이후, 도 2b에 도시한 것과 같이, 전체 구조 상에 제 2 유전층(112)을 형성한다.
여기에서, 제 2 유전층(112)은 CVD 또는 PVD 증착 방법에 의해 형성할 수 있 으며, 예를 들어 질화물을 이용하여 형성하는 것이 바람직하다.
그리고 제 2 유전층(112)의 두께는 제 1 유전층(104, 106)의 두께의 합 이상의 두께로 형성하여야 하며, 바람직하게는 제 1 유전층(104, 106) 두께의 합보다 80 내지 120Å 이상 두꺼운 두께로, 보다 구체적으로는 450 내지 500Å의 두께로 형성한다. 또한, 제 2 유전층(112)의 층간 절연막(108) 상측 두께에 대한 측벽 두께의 비율은 2:1 정도가 되도록 제어하는 것이 바람직하다.
이때, 제 2 유전층(112)을 제 1 유전층(104, 106)의 두께의 합보다 두껍게 형성하고, 상측과 측벽의 두께 비율을 2:1로 제어하는 이유는 제 2 유전층(112) 식각 공정시, 층간 절연막(108) 상에 제 2 유전층(112)이 남아 있도록 하여, 후속되는 세정 공정시 층간 절연막(108)을 식각액 및 세정액으로부터 보호하기 위함이다.
이어서, 도 2c에 도시한 것과 같이 식각 공정을 수행한다. 이때에는 콘택 홀(110) 저부의 반도체 기판(100)이 노출되도록 제 1 및 제 2 유전층(104, 106, 112)을 스페이서 식각 공정으로 제거한다. 다만, 후속되는 세정 공정에서 층간 절연막(108)을 보호하기 위해, 층간 절연막(108) 상부에 제 2 유전층(112A)이 잔류하도록 식각 타겟을 제어하는 것이 바람직하다.
다음에, 도 2d에 도시한 것과 같이 세정 공정을 수행하여, 저부의 구경(D4)이 상부 구경(D3) 이상으로 확보된 콘택 홀(110A)을 형성한다.
세정 공정은 층간 절연막(108)에 대한 선택비가 우수한 물질을 이용하여 수행할 수 있으며, 예를 들어 BOE(Buffered Oxide Etchant)를 이용한 1차 세정 공정 및 HNO3를 이용한 2차 세정 공정으로 진행할 수 있다. 이 경우, 1차 세정 공정에 의해 콘택홀(110) 저부의 양측벽으로부터 유전막1(104)이 제거되고, 2차 세정 공정에 의해 유전막2(106) 및 제 2 유전층(112A)이 제거되게 된다.
세정 공정 후, 층간 절연막(108) 사이의 콘택홀(110) 저부에 형성되어 있던 제 1 유전층(104, 106)의 측벽 및, 층간 절연막(108)의 상부 및 측벽에 잔류되어 있던 제 2 유전층(112)이 제거되어, 도 2d에 도시한 것과 같은 형태의 콘택 홀(110A)이 형성되게 된다.
이와 같이, 저부 구경(D4)이 상부 구경(D3) 이상으로 확보된 콘택 홀 내에 PN 다이오드를 형성하고, BEC, 상변화 물질층, 상부전극, 워드라인 및 비트라인을 형성함으로써 상변화 메모리 소자의 제조가 완료된다.
이상과 같은 방법에 의해 제조된 상변화 메모리 소자는 접합 영역이 형성된 반도체 기판, 접합 영역 상에 형성되는 PN 다이오드 및 PN 다이오드와 콘택되는 하부전극 콘택을 포함하는 상변화 메모리 소자로서, PN 다이오드 저부의 구경이 상부 구경보다 같거나 크도록 형성된다.
본 발명에서는 접합 영역 상부에 제 1 유전층 및 층간 절연막을 형성하고 콘택홀을 형성한 다음, 전체 구조 상에 제 2 유전층을 형성한 후, 세정 공정을 통해 콘택홀 저부의 제 1 유전층의 측벽이 제거되도록 하여, 콘택 홀 저부의 구경을 확보할 수 있다. 이에 따라, 후속 공정으로 콘택 홀 내에 형성되는 PN 다이오드와 반도체 기판 간의 접촉 면적을 증대시키고, 이로 인하여 소자의 동작 전류를 최대 화할 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에서는 PN 다이오드 형성을 위한 콘택 홀의 크기를 최소화하면서도 PN 다이오드와 반도체 기판 간의 접촉 면적을 증대시켜 동작 전류를 증가시켜, 구동 전류를 감소시킬 수 있다.
따라서, 본 발명에 의하면 상변화 메모리 소자의 크기를 증가시키지 않으면서도 낮은 전류 소모량으로 소자의 동작이 가능하여 휴대 전화, PDA, 모바일 PC 등의 휴대 기기 등에 적용할 수 있는 상변화 메모리 소자를 제조할 수 있다.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도,
도 2a 내지 2d는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 접합 영역
104 : 유전막 1 106 : 유전막 2
108 : 층간 절연막 110 : 콘택 홀
114 : PN 다이오드 112 : 제 2 유전층
Claims (9)
- PN 다이오드를 이용한 상변화 메모리 소자 제조 방법으로서,접합 영역을 구비하는 반도체 기판의 제 1 유전층 상에 층간 절연막에 의해 정의되는 콘택 홀을 형성하는 단계;상기 콘택 홀이 형성된 반도체 기판 상에 제 2 유전층을 형성하는 단계;식각 공정을 수행하여, 상기 콘택 홀 저부의 제 1 및 제 2 유전층을 제거하는 단계; 및상기 층간 절연막을 마스크로 하여, 상기 콘택 홀 저부의 구경을 확장시키는 단계;를 포함하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 유전층은 유전막1 및 유전막2로 이루어지며, 상기 유전막1 및 상기 층간 절연막은 산화막으로 형성하고, 상기 유전막2 및 상기 제 2 유전층은 질화막으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 유전층은, 상기 제 1 유전층의 두께보다 80 내지 120Å 이상 두꺼운 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 3 항에 있어서,상기 제 2 유전층은 450 내지 500Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 유전층은, 상기 층간 절연막 상측에 형성되는 두께에 대한 상기 층간 절연막 측벽에 형성되는 두께의 비율이 2:1인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 식각 공정은, 스페이서 식각 공정인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 콘택 홀 저부의 구경을 확장시키는 단계는, 상기 층간 절연막에 대한 선택비가 높은 물질을 이용한 세정 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 세정 단계는, 상기 콘택 홀 양측의 제 1 유전층 측벽 및 상기 제 2 유전층을 제거하는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 세정 단계는, BOE(Buffered Oxide Etchant)를 이용한 1차 세정 공정 및 HNO3를 이용한 2차 세정 공정으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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| KR100985757B1 (ko) * | 2008-05-26 | 2010-10-06 | 주식회사 하이닉스반도체 | 하부전극콘택층을 구비한 상변화 메모리 장치의 제조방법 |
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2007
- 2007-11-21 KR KR1020070119151A patent/KR20090052572A/ko not_active Application Discontinuation
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| KR100985757B1 (ko) * | 2008-05-26 | 2010-10-06 | 주식회사 하이닉스반도체 | 하부전극콘택층을 구비한 상변화 메모리 장치의 제조방법 |
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