TWI735150B - 三維記憶體元件及其製作方法 - Google Patents

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Abstract

三維(3D)記憶體元件及其製作方法，包括：在一基底上形成一交替介電質堆疊層；在該交替介電質堆疊層的上部部分中形成一頂部選擇閘極切口和兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；在該交替介電質堆疊層中形成多個通道結構；在該交替介電質堆疊層中形成多條閘縫隙，其中各該閘縫隙暴露對應的一該結構強化插塞的一該擴大連接部的一側壁；將該交替介電質堆疊層轉換為一交替導電/介電質堆疊層；以及在各該閘縫隙之連接至對應的該結構強化插塞的該擴大連接部的一擴大的末端部中形成一閘縫隙結構。

Description

三維記憶體元件及其製作方法
本發明大致上涉及半導體技術領域，並且特別是涉及用於形成三維(3D)記憶體元件的方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。三維(three dimensional,3D)記憶體元件架構可以解決平面式記憶體的密度限制。
隨著半導體技術的進步，3D記憶體元件(例如3D NAND記憶體元件)不斷擴充更多的氧化物/氮化物(oxide-nitride,ON)層，以提高晶圓的面積利用率。在一些現有的3D NAND記憶體元件中，隨著氧化物/氮化物(ON)層的數量的增大，閘縫隙(gate line slit,GLS)的蝕刻深度也相應地增大，從而導致GLS之間的字元線(word line)結構在後續製程中由於應力和其他因素的影響而存在崩塌的風險。這樣的字元線結構崩塌可能影響後續的3D記憶體元件製作製程， 例如增大了微影對準製程中的重疊誤差。
本發明公開了三維(3D)記憶體元件及其製作方法的實施例。
本發明的一個方面提供了一種用於形成三維(3D)記憶體元件的方法。該方法可以包括：在一基底上形成一交替介電質堆疊層；在該交替介電質堆疊層的上部部分中形成一頂部選擇閘極切口和兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；在該交替介電質堆疊層中形成多個通道結構；在該交替介電質堆疊層中形成多條閘縫隙，其中各該閘縫隙暴露對應的一該結構強化插塞的一該擴大連接部的一側壁；將該交替介電質堆疊層轉換為一交替導電/介電質堆疊層；以及在各該閘縫隙之連接至對應的該結構強化插塞的該擴大連接部的一擴大的末端部中形成一閘縫隙結構。
在一些實施例中，形成該交替介電質堆疊層包括：形成在一垂直方向堆疊的至少32個介電質層對，其中各該介電質層對包括一第一介電質層和不同於該第一介電質層的一第二介電質層。
在一些實施例中，該頂部選擇閘極切口和該結構強化插塞是在單個製程中同時形成。
在一些實施例中，形成該頂部選擇閘極切口和兩該結構強化插塞包括：在該交替介電質堆疊層的上部部分中形成沿著一字元線方向延伸的一溝槽，並且在該溝槽的兩側的該交替介電質堆疊層的上部部分中形成兩個開口； 以及在該溝槽和兩該開口中沉積一絕緣材料，從而分別形成該頂部選擇閘極切口和兩該結構強化插塞。
在一些實施例中，形成該溝槽和兩該開口包括：對該交替介電質堆疊層的頂部的三個該介電質層對進行蝕刻，以形成該溝槽和兩該開口；其中，兩該開口在一位元線方向上與該溝槽相距相同的距離。
在一些實施例中，形成兩該開口包括：使用H狀的一圖案化遮罩形成各該開口，其中在該字元線方向上，各該開口的中間處在該位元線方向上具有較小寬度，並且各該開口的兩端處在該位元線方向具有較大寬度。
在一些實施例中，形成多個該通道結構包括：形成貫穿該交替介電質層的多個通道孔；在各該通道孔的側壁上形成一功能層；在各該通道孔中形成覆蓋該功能層的一通道層；以及形成介電質填充各該通道孔以形成一填充結構。
在一些實施例中，形成該些通道孔包括：在相鄰之該頂部選擇閘極切口和該結構強化插塞之間形成相同行數之該些通道孔。
在一些實施例中，形成該些通道孔包括：在相鄰的該頂部選擇閘極切口和該結構強化插塞之間形成奇數行的該些通道孔；其中各行之該些通道孔與相鄰行之該些通道孔交錯佈置。
在一些實施例中，形成該多條閘縫隙包括：在各該結構強化插塞的 兩側上形成一對貫穿該交替介電質堆疊層並且沿著該字元線方向延伸的該閘縫隙。
在一些實施例中，將該交替介電質堆疊層轉換為該交替導電/介電質堆疊層包括：利用導電層置換該交替介電質堆疊層中的該第二介電質層。
在一些實施例中，在各該閘縫隙中形成該閘縫隙結構包括：在各該閘縫隙的側壁上形成一閘縫隙膠合層；在每一各該閘縫隙的下部部分中形成一下部導電壁；以及在每一各該閘縫隙的上部部分中形成一上部導電壁。
在一些實施例中，在各該閘縫隙中形成該閘縫隙結構還包括：在該下部導電壁和該上部導電壁之間形成另一閘縫隙膠合層；其中，與該上部導電壁相比，該下部導電壁對於該3D記憶體元件具有更小的應力。
本發明的另一方面提供了一種三維(3D)記憶體元件，包括：位於一基底上的一交替導電/介電質堆疊層；位於該交替導電/介電質堆疊層中的多個通道結構；位於該些通道結構之間並且沿著一字元線方向延伸的一頂部選擇閘極切口；位於該些通道結構之間的兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；以及位於該交替導電/介電質堆疊層中的多條閘縫隙結構，其中各該閘縫隙結構包括一擴大的末端部分，該擴大的末端部分連接至對應的該結構強化插塞的一該擴大連接部。
在一些實施例中，該交替導電/介電質堆疊層包括在一垂直方向上堆疊的至少32個導電/介電質層對。
在一些實施例中，該頂部選擇閘極切口和兩該結構強化插塞包括相同材料，並且位於該交替導電/介電質堆疊層的相同的上部部分中；並且兩該結構強化插塞在一位元線方向上與該頂部選擇閘極切口具有相同距離。
在一些實施例中，在該字元線方向上，各該結構強化插塞的該窄支撐主體部在該位元線方向具有較小寬度，各該結構強化插塞的兩該擴大連接部被佈置在該窄支撐主體的兩端處，並且在該位元線方向上具有較大寬度。
在一些實施例中，各該通道結構包括：位於該通道孔的側壁上的一功能層；填充每一通道孔的一介電質填充結構；以及位於該功能層和該介電質填充結構之間的一通道層。
在一些實施例中，相鄰的該頂部選擇閘極切口和該結構強化插塞之間包括相同奇數行之多行該通道結構；各行之該通道結構與相鄰行之該通道結構交錯佈置。
在一些實施例中，各該閘縫隙結構貫穿該交替導電/介電質堆疊層並沿著該字元線方向延伸，並且各該閘縫隙結構包括一下部導電壁、一上部導電壁以及位於該下部導電壁和該上部導電壁之間的一閘縫隙膠合層。
本領域技術人員根據本發明的說明書、權利要求和附圖能夠理解本發明的其他方面。
10:頂部選擇閘極切口
100:基底
200:交替介電質堆疊層
202:第一介電質層
204:第二介電質層
206:導電層
210:交替導電/介電質堆疊層
24:字元線
30:閘縫隙結構
310:選擇閘極(TSG)切口
32:絕緣塗層
34:導電壁
36:擴大的末端部
50,550:通道結構
551:磊晶層
553:功能層
555:通道層
557:填充結構
60,460:結構強化插塞
63,463:擴大連接部
630:閘縫隙(GLS)
633:窄主體開口
636:擴大的末端開口
65,465:窄支撐主體部
710:間隔層
820:閘縫隙膠合層
840:下部導電壁
860:上部導電壁
BL:位元線方向
S310,S320,S330,S340,S350,S360,S370:步驟
WL:字元線方向
X-X':切線方向
Y-Y':切線方向
α:接觸角
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中相應或在功能上或結構上相似的元件可以用相同的符號標示。圖式中：第1圖示出了根據本發明一些實施例之3D記憶體元件的頂視示意圖。
第2圖示出了根據本發明一些實施例之垂直固定的閘縫隙(GLS)結構的各種設計的示意性放大頂視圖。
第3圖示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。
第4圖、第5A圖、第5B圖、第5C圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖以及第10A圖、第10B圖和第10C圖通過各種視圖示出了根據本發明的一些實施例之位於第3圖所示的方法的某些製作階段的示例性3D記憶體元件的示意圖。
下文將參考附圖來說明本發明內容的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在...上」、「在...之上」和「在...上方」的含義應以最寬廣的方式來解釋，使得「在...上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在...之上」或「在...上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在...之下」、「在...下方」、「下」、「在...之上」、「上」等空間相對術語來描述如圖所示的一個元件或 特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。
文中術語「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連及/或通孔接觸)以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品 或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「存儲串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
本發明的各種實施例提供了一種用於形成具有新穎設計的3D記憶體元件的方法，該3D記憶體元件包括用於強化存儲陣列(本文中又稱為「陣列元件」)的閘縫隙(gate line slit,GLS)結構的結構強化插塞。
參考第1圖，其示出了根據本發明一些實施例之3D記憶體元件的頂視示意圖。如第1圖所示，在一些現有的3D NAND記憶體元件中，多條縫隙可以沿字元線(word line)方向WL平行地橫向延伸。閘縫隙(GLS)結構30可以被形成到每一縫隙中，從而將存儲陣列劃分成多個存儲指。
每一存儲指可以包括在兩個相鄰的閘縫隙結構30之間以交錯的方式佈置的多行(例如，九行)通道結構50。頂部選擇閘極(TSG)切口10位於存儲指的中間，從而將存儲指隔成兩個相等的部分。由於尺寸限制和製作製程順序， 頂部選擇閘極切口10是在形成所述多行通道結構50之後形成的，並且佔據所述多行(例如，九行)通道結構50的中間行(例如，第五行)的位置。
如背景技術部分中所討論的，隨著3D記憶體元件持續地擴充更多數量的氧化物/氮化物(ON)層以提高晶圓的面積利用率，閘縫隙結構30的蝕刻深度相應地增大，從而導致相鄰閘縫隙結構30之間的字元線(word line)結構在後續製程中由於應力和其他因素而存在崩塌的風險。這樣的字元線結構崩塌可能影響後續的3D記憶體元件製作製程，例如，增大微影對準製程中的重疊誤差。
垂直固定的閘縫隙結構是避免字元線結構崩塌的技術解決方案。參考第2圖，示出了根據本發明一些實施例之垂直固定的閘縫隙(GLS)結構的各種設計的示意性放大頂視圖。包括被絕緣塗層32夾在中間的導電壁34的閘縫隙結構30被截斷，從而在核心區域中形成間隙。閘縫隙結構30的每一區段可以包括與該間隙相鄰的擴大的末端部36。可以在閘縫隙結構30的間隙中形成結構強化插塞60。結構強化插塞60可以包括氧化矽材料，並且結構強化插塞60可以連接至閘縫隙結構30的兩個擴大的末端部36。
在一些實施例中，如第2圖(A)所示，結構強化插塞60可以具有矩形形狀。在這樣的設計中，結構強化插塞60和閘縫隙結構30的擴大的末端部36之間的接觸角α相對較小，並且閘縫隙結構30的擴大的末端部36的導電壁34與字元線24之間的氧化矽層的厚度相對較薄。在後續的包括氮化矽(SiN)去除製程和導電材料(例如，鎢)填充製程的閘極置換製程中，由於後來的尖端放電或者氧化矽的空隙以及其他因素，擴大的末端部36中的導電壁34和字元線24之間的短路可能引起3D記憶體元件的擊穿故障。
在一些實施例中，如第2圖(B)所示，為了提高擴大的末端部36中的導電壁34與字元線24之間的氧化矽層的厚度，可以增大結構強化插塞60在位元線(bit line)方向BL的寬度。在這樣的設計中，能夠通過增大接觸角α以及增加的末端部36中的導電壁34與字元線24之間的氧化矽層的厚度來降低擴大的末端部36中的導電壁34與字元線24之間的短路風險。然而，由於結構強化插塞60是通過原子層沉積(ALD)形成的，原子層沉積的成本高昂。因而，面積擴大的結構強化插塞60可能引起3D記憶體元件的製造成本的提高。
在一些實施例中，如第2圖(C)所示，結構強化插塞60可以包括在位元線方向BL具有相對較小的寬度的窄支撐主體部65以及在位元線方向BL具有相對較大的寬度的兩個擴大連接部63。結構強化插塞60的兩個擴大連接部63沿字元線方向WL分別與閘縫隙結構30的兩個擴大的末端部36連接。也就是說，在這樣的設計中結構強化插塞60可以大致上具有H狀的形狀，從而不僅增大擴大的末端部36中的導電壁34與字元線24之間的氧化矽層的厚度，還使結構強化插塞60的面積保持有限。藉此，在確保擴大的末端部36中的導電壁34與字元線24之間的氧化矽層的足夠的厚度以降低漏電風險的前提下，能夠有效地降低結構強化插塞60的面積，由此減少ALD沉積中的氧化矽的量，由此有效地降低成本。
參考第3圖，示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。第4圖、第5A圖、第5B圖、第5C圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖以及第10A圖、第10B圖和第10C圖通過各種視圖示出了根據本發明的一些實施例之位於第3圖所示的方法的某些製作階段的示例性3D記憶體元件的示意圖。
如第3圖所示，根據本發明一些實施例的用於形成3D記憶體元件的方法可以開始於步驟S310，在一基底上形成一交替介電質堆疊層。第4圖示出了對應於步驟S310的3D記憶體元件的剖面示意圖。
在一些實施例中，基底100可以是具有任何適當結構的任何適當半導體基底，例如，單晶單層基底、多晶矽單層基底、多晶矽和金屬多層基底等。
在一些實施例中，可以在基底100上形成包括多個介電質層對的交替介電質堆疊層200。交替介電質堆疊層200可以是由例如多個第一介電質層202(例如，氧化矽)和不同於第一介電質層202的多個第二介電質層204(例如，氮化矽)交替堆疊構成。各層第一介電質層202和第二介電質層204在平行於基底100的表面的一橫向方向延伸。在一些實施例中，在交替介電質堆疊層200中還可包括所述介電質層對之外的其他更多的由不同材料製成並且具有不同厚度的層。交替介電質堆疊層200可以由一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合，但不限於此。
在一些實施例中，交替介電質堆疊層200可以包括多個氧化矽/氮化矽層對。例如，各介電質層對包括第一介電質層202(例如，氧化矽)和第二介電質層204(例如，氮化矽)。所述多個氧化物/氮化物層對在文中又被稱為「交替氧化物/氮化物堆疊層」。也就是說，在交替介電質堆疊層200中，多個第一介電質層202(例如，氧化矽)(具有灰色實線的區域中所示)和多個第二介電質層204(例如，氮化矽)(具有網格的區域中所示)在垂直方向上交替。換言之， 除了既定的交替氧化物/氮化物堆疊層的頂層和底層之外，各第一介電質層202可以被兩個相鄰的第二介電質層204夾在中間。同理，各第二介電質層204可以被兩個相鄰的第一介電質層202夾在中間。
該些第一介電質層202可以均具有相同的厚度或者具有不同的厚度。例如，各第一介電質層202的厚度可以位於10nm到100nm的範圍內，優選地約為25nm。類似地，該些第二介電質層204可以均具有相同的厚度或者具有不同的厚度。例如，各第二介電質層204的厚度可以位於10nm到100nm的範圍內，優選地約為35nm。
要指出的是，在本發明中，第一介電質層202和/或第二介電質層204可以分別包括任何適當的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括矽化物，並且氮化物材料的元素可以包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，並且氮化物層可以是氮化矽層。
交替介電質堆疊層200可以包括任何適當層數的第一介電質層202和第二介電質層204。在一些實施例中，交替介電質堆疊層200中的第一介電質層和第二介電質層204的總層數大於或等於64。也就是說，介電質層對(也稱為氧化物/氮化物層對)的數量可以大於或等於32。在一些實施例中，交替介電質堆疊層(也稱為交替氧化物/氮化物堆疊層)200可包括比所述氧化物/氮化物層對更多的具有不同材料和/或厚度的氧化物層或氮化物層。
再參考第3圖，該方法接著進行至步驟S320，在該交替介電質堆疊層 的上部部分中形成一頂部選擇閘極(top select gate,TSG)切口和兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部。頂部選擇閘極沿字元線方向WL延伸，結構強化插塞則是形成在TSG切口的每一側上。第5A圖示出了對應於步驟S320的3D記憶體元件的頂視圖。第5B圖示出了對應於步驟S320的3D記憶體元件沿第5A圖中的X-X’切線方向的剖面示意圖。第5C圖示出了對應於步驟S320的3D3D記憶體元件沿第5A圖中的Y-Y’切線方向的剖面示意圖。
如第5A圖所示，選擇閘極(TSG)切口310可以沿字元線方向WL水平延伸。兩個結構強化插塞460沿位元線方向BL設置在TSG切口310的兩側上。兩個結構強化插塞460與TSG切口310相距相同的距離。如前文關於第2圖(C)的說明，每一結構強化插塞460可以包括在位元線方向BL上具有相對較小寬度的窄支撐主體部465以及在位元線方向BL上具有相對較大的寬度的兩個擴大連接部463。
在一些實施例中，TSG切口310和兩個結構強化插塞460可以是在同一圖案化製程中形成的。例如，可以在交替介電質堆疊層200上形成一遮罩層(例如，光阻層，未示出)。可以通過使用例如微影製程對該遮罩進行圖案化，從而在圖案化的遮罩層中形成對應於TSG切口310和兩個結構強化插塞460的開口。要指出的是，圖案化遮罩層具有對應於結構強化插塞460的開口，並且與結構強化插塞460具有相同形狀。也就是說，每一對應於結構強化插塞460的開口具有H狀的形狀。
可以進行適當的蝕刻製程(例如，乾蝕刻製程和/或濕蝕刻製程)來 去除交替介電質堆疊層200從所述開口暴露的部分，以形成溝槽。在一些實施例中，溝槽可以延伸並貫穿交替介電質堆疊層200的頂部的三個介電質層對(氧化物/氮化物層對)。可以在形成所述溝槽之後去除該遮罩層。之後，可以進行沉積製程，從而以任何適當的填充材料(例如，氧化矽)填充所述溝槽，以形成TSG切口310和兩個結構強化插塞460，如第5B圖和第5C圖所示。要指出的是，在一些實施例中，還可以在用於在溝槽中形成TSG切口310和兩個結構強化插塞460的沉積製程期間，在交替介電質堆疊層200的頂表面上塗覆填充材料。
再參考第3圖，該方法接著進行至步驟S330，在該交替介電質堆疊層中形成多個通道結構。第6A圖示出了對應於步驟S330的3D記憶體元件的頂視圖。第6B圖示出了對應於步驟S330的3D記憶體元件沿著第6A圖中Y-Y’切線方向的剖面示意圖。如第6A圖和第6B圖所示，步驟S330例如在TSG切口310的兩側上形成貫穿交替介電質堆疊層200的多個通道結構550。
在一些實施例中，用於形成多個通道結構550的製作製程可以包括形成貫穿交替介電質堆疊層200的多個通道孔(未示出)。形成多個通道孔的製程可以包括在交替介電質堆疊層200上形成一硬遮罩層(未示出)，並且在該硬遮罩層上塗覆一光阻層(未示出)。可以進行圖案化製程，從而對硬遮罩層進行圖案化。隨後可以使用該硬遮罩層作為遮罩進行蝕刻製程，從而對交替介電質堆疊層200進行蝕刻，以形成多個通道孔(未示出)。每一通道孔可以完全貫穿交替介電質堆疊層200並且延伸到基底100中。用以形成多個通道孔的蝕刻製程可以是乾蝕刻、濕蝕刻或其組合。在蝕刻製程之後，可以去除光阻層(未示出)和硬遮罩層(未示出)。
在一些實施例中，可以對該些通道孔(未示出)進行一清除製程。該清除製程可以是包括高溫灰化和/或濕法脫模的電漿灰化製程。例如，可以使用電漿源生成反應物質，例如，氧或氟。所述反應物質可以與殘留在通道孔中的光阻結合以形成能夠用真空泵去除的灰。具體地，在一些實施例中，可以通過在低壓下將氧氣暴露於使氧氣電離的高功率無線電波而產生出單原子氧電漿。氧與光阻材料之間的反應的殘餘物能夠在電漿灰化器中生成灰。可以用電漿灰化器內的真空泵抽走灰化製程的副產物，例如揮發性氧化碳、水蒸氣等。
在後續製程中，可以在各通道孔中形成通道結構550。如第6A圖所示，多個通道結構550可以位於TSG切口310的兩側上，並且以交錯陣列的形式佈置。例如，每一行通道結構550可以與相鄰行的通道結構550交錯佈置。此外，在一些實施例中，在相鄰的TSG切口310與結構強化插塞460之間可以有四行通道結構550。也就是說，如第6A圖所示，在位元線方向BL上，可以在兩個相鄰的TSG切口310之間形成八行通道結構550，並且可以在兩個相鄰的結構強化插塞460之間形成八行通道結構550，並且可以在TSG切口310的每一側上形成四行通道孔500。要指出的是，在其他實施例中，可以根據需求來設計通道結構550的適當的佈置(位置、行數等)。
在一些實施例中，如第6B圖中所示，每一通道結構550可以包括位於通道孔的底部的磊晶層551、位於通道孔的側壁上的功能層553、覆蓋在功能層553上的通道層555以及被通道層555包圍的填充結構557。在一些實施例中，功能層553可以包括阻擋層(未示出)、存儲層(未示出)和穿隧層(未示出)。
在一些實施例中，用於形成通道結構550的製作製程可以包括在每一 通道孔的底部形成磊晶層551。在一些實施例中，磊晶層551可以是通過使用選擇性磊晶生長(selective epitaxial growth,SEG)製程形成的多晶矽層。在一些實施例中，可以在SEG製程之前進行一SEG預清洗製程，以清洗多個通道孔，然後再進行沉積製程，從而在每一通道孔的底部形成多晶矽層。在一些實施例中，可以在多晶矽層上進行任何適當的摻雜製程(例如，離子金屬電漿(IMP))製程，以形成磊晶層551。在一些實施例中，磊晶層551可以不直接形成在基底100的表面上。可以在磊晶層551和基底100之間形成一個或多個層。也就是說，磊晶層551可重疊於基底100之上。
在一些實施例中，用於形成通道結構550的製作製程可以包括在每一通道孔的側壁上形成功能層553。功能層553可以是複合介電質層。例如在一些實施例中，功能層553可包括阻擋層(未示出)、存儲層(未示出)和穿隧層(未示出)的組合。可以通過一種或多種薄膜沉積製程形成包括阻擋層、存儲層和穿隧層的功能層553，所述一種或多種沉積製程可包括例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其他適當的製程，或其任何組合，但不限於此。
在一些實施例中，功能層553的阻擋層(未示出)可以形成在通道孔的側壁和存儲層(未示出)之間。阻擋層可以用於阻擋電荷的流出。在一些實施例中，阻擋層可以是氧化矽層或者氧化矽/氮化矽/氧化矽(oxide-nitride-oxide,ONO)層的組合。在一些實施例中，阻擋層包括高介電常數(high-k)介電質(例如，氧化鋁)。在一些實施例中，阻擋層的厚度可以介於約3奈米(nm)至約20奈米(nm)的範圍內，但不限於此。
存儲層可以形成在穿隧層和阻擋層之間。來自通道層的電子或電洞可以通過穿隧層穿隧至存儲層。存儲層可以用於存儲電子電荷(電子或電洞)，以用於存儲數據。存儲層中的電荷的存儲或去除可以影響半導體通道的導通/截止狀態和/或導電性。存儲層可以包括一個或多個材料膜層，所述材料膜層包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合或其任何組合。在一些實施例中，存儲層可以包括通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層的厚度可以介於約3nm到約20nm的範圍內，但不限於此。
穿隧層可以形成在存儲層的側壁上。穿隧層可以用於使電子電荷(電子或電洞)穿隧。穿隧層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層可以是通過使用沉積製程形成的氧化物層。在一些實施例中，穿隧層的厚度可以介於約3nm到約20nm的範圍內，但不限於此。
在一些實施例中，用於形成通道結構的製作製程還包括形成覆蓋功能層553的側壁的通道層555。在一些實施例中，通道層555可以是通過使用薄膜沉積製程形成的非晶矽層或多晶矽層，所述薄膜沉積製程例如可包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或者任何其他適當的製程，但不限於此。在一些實施例中，通道層555的厚度可以介於約5nm到約20nm的範圍內，但不限於此。
在一些實施例中，用於形成通道結構的製作製程還包括形成用於覆蓋通道層555和填充通道孔的填充結構557。在一些實施例中，填充結構557可以是通過使用任何適當的沉積製程形成的氧化物層，所述沉積製程例如可包括原 子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)等，但不限於此。在一些實施例中，填充結構557可以包括一個或多個空氣隙。
再參考第3圖，該方法接著進行步驟S340，在該交替介電質堆疊層中形成多條閘縫隙(gate line slit,GLS)。第7A圖示出了對應於步驟S340三維(3D)記憶體元件的頂視圖。第7B圖示出了在對應於步驟S340的三維(3D)記憶體元件沿著第7A圖中X-X’切線方向的剖面示意圖。
如第7A圖所示，閘縫隙(GLS)630可以在通道結構550的兩個陣列之間，並且沿著字元線方向WL大致上沿直線延伸。每一GLS 630在位元線方向BL上可位於與對應的結構強化插塞460相同的位置。每一GLS 630可以包括在位元線方向BL上具有相對較小的寬度的窄主體開口633以及在位元線方向BL具有相對較大的寬度的擴大的末端開口636。擴大的末端開口636可以暴露結構強化插塞460的擴大連接部463的側壁，並且窄主體開口633可以使GLS 630沿字元線方向WL延伸。如第7B圖所示，閘縫隙(GLS)630能夠垂直地貫穿交替介電質堆疊層200，並且暴露結構強化插塞460的兩個擴大連接部463的側壁。
多條GLS 630的形成可以是通過在交替介電質堆疊層200之上形成遮罩層，並且使用例如微影對該遮罩進行圖案化，從而在圖案化的遮罩層中形成對應於多條GLS 630的開口。可以進行適當的蝕刻製程(例如，乾蝕刻製程和/或濕蝕刻製程)來去除交替介電質堆疊層200自所述開口暴露出來的部分，直到基底100自多條GLS 630暴露出來為止。可以在形成多條GLS 630之後去除遮罩層。
在一些實施例中，可以通過GLS 630通過使用任何適當的摻雜製程(例如，離子植入和/或熱擴散)在位於每一GLS 630的底部的基底100中形成摻雜區(未示出)。摻雜區中的摻雜劑可以是任何適當的N型(N+)或P型(P+)離子。後續製程中在GLS 630中形成導電壁之後，每一導電壁的下端可以與一對應的摻雜區接觸。
再參考第3圖，該方法接著進行至步驟S350，將該交替介電質堆疊層轉換為一交替導電/介電質堆疊層。第8A圖示出了對應於步驟S350的三維(3D)記憶體元件沿著X-X’切線方向的剖面示意圖。該交替導電/介電質堆疊層包括多個導電/介電質層對。第8B圖示出了對應於步驟S350的三維(3D)記憶體元件沿著Y-Y’切線方向的剖面示意圖。在一些實施例中，可以進行閘極置換製程(又稱為「字元線置換」製程)，從而用導電層206置換交替介電質堆疊層200中的各第二介電質層204(例如，氮化矽)，從而形成由導電層206和第一介電質層202交替構成的交替導電/介電質堆疊層210。
在一些實施例中，在形成多條GLS 630之後，可以通過GLS 630去除交替介電質堆疊層200中的第二介電質層204，以形成多個橫向溝槽(未示出)。所述多個橫向溝槽可以沿橫向方向延伸，並且可以用作在後續製程中將被形成的導電層206填充的空間。要指出的是，本文使用的術語「橫向/橫向地」是指平行於基底100的表面的平面。交替介電質堆疊層200中的第二介電質層204也可被稱為犧牲層，並且可使用任何適當的蝕刻製程(例如，等向性乾蝕刻或濕蝕刻)將第二介電質層204去除。所述蝕刻製程可以在第一介電質層202的材料和第二介電質層204的材料之間具有足夠高的蝕刻選擇性，從而使得所述蝕刻製程可以對第一介電質層202具有最小的影響。等向性乾蝕刻製程和/或濕蝕刻製程以及隨 後的清除製程能夠在各個方向去除第二介電質層204，從而暴露每一第一介電質層202的頂表面和底表面，於是能夠在第一介電質層202之間形成多個橫向溝槽。
如第8A圖和第8B圖所示，接著在多個橫向溝槽中形成多個導電層206。多個導電層206可以被用作3D記憶體元件中的字元線(例如，閘極)。在一些實施例中，每一導電層206可以塗覆有一個或多個絕緣層(未示出)，所述絕緣層用作閘極介電質，從而使相應的字元線(即，閘極)絕緣。
在一些實施例中，可以在各橫向溝槽中形成一個或多個絕緣層(未示出)，例如以一種或多種適當的絕緣材料覆蓋橫向溝槽的被暴露的表面。在一些實施例中，可以利用一種或多種適當的沉積製程將一種或多種絕緣材料沉積到橫向溝槽中，所述沉積製程可例如化學氣相沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)，但不限於此。在一些實施例中，可以使用凹陷蝕刻和/或化學機械平坦化(CMP)製程去除多餘的絕緣材料。前述之一種或多種絕緣材料可以包括提供電絕緣功能的任何適當的材料(例如，高介電常數介電質)。例如，前述之一種或多種絕緣材料可以包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鈦等和/或其任何適當的組合。在一些實施例中，多個絕緣層可以具有不同的絕緣材料。
可以在每一橫向溝槽中、在一個或多個絕緣層之間形成導電層206。可以通過以適當的閘極金屬材料填充橫向溝槽來形成導電層206。導電層206可以提供用於後續形成的字元線(即，閘極)的基礎材料。閘極金屬材料可以包括用於形成字元線(例如，閘極)的任何適當的導電材料，例如，鎢、鋁、銅、鈷或其任何組合。可以使用適當的沉積方法將閘極材料沉積到橫向溝槽中，所 述沉積方法例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或原子層沉積ALD，但不限於此。在一些實施例中，導電層206包括通過化學氣相沉積形成的鎢。製程至此，交替介電質堆疊層200被轉換成交替導電/介電質堆疊層210。
再參考第3圖，該方法接著進行至步驟S360，在多條GLS 630的側壁上形成間隔層710。所述間隔層又被稱為閘極線間隔體(GLSP)層，並且可以用於提供該些導電層206與在後續製程中形成的導電壁(參考第10A圖)之間的電絕緣。第9A圖示出了對應於步驟S360的三維(3D)記憶體元件的頂視圖。第9B圖示出了對應於步驟S360的三維(3D)記憶體元件沿X-X’切線方向的剖面示意圖。
在一些實施例中，用於形成間隔層710的製作製程可以包括字元線閘極凹陷製程。在形成多個導電層206之後，可以通過凹陷蝕刻製程去除導電層206(字元線)自GLS 630暴露出來的部分。在一些實施例中，為了確保多個導電層206(字元線)之間的絕緣，可以進行凹陷蝕刻製程(例如，濕蝕刻製程)，以去除導電層206(字元線)自GLS 630暴露出來的部分。通過這樣做，可以在與GLS 630相鄰的每一橫向溝槽中形成凹陷。
在一些實施例中，間隔層710可以具有包括兩個或更多間隔子層的疊層結構(未示出)，所述兩個或更多間隔子層是通過使用任何適當的沉積製程(例如，原子層沉積製程)形成的。例如，間隔層710可以包括覆蓋GLS 630的側壁和多個閘極結構500的暴露的表面的第一間隔子層(未示出)。第一間隔子層可以包括被配置為防止多個導電層206在後續製程中被氧化的低溫氧化物材料(例 如，氧化矽)。間隔層710還可以包括覆蓋第一間隔子層的第二間隔子層(未示出)。第二間隔子層可以包括高介電常數材料，例如，氮化矽。這樣的疊層結構能夠有效地提高間隔層710的等效氧化物厚度(EOT)，由此改善間隔層710的電隔離性能。
在一些實施例中，在形成間隔層710之後，可以進行蝕刻製程，從而塑造間隔層710的形狀。例如，如第9B圖中所示，可以去除位於每個GLS 630的底部的間隔層710的部分，從而暴露基底100。此外，可以在同一蝕刻製程中去除位於多條GLS 630之外的間隔層710的部分。
再參考第3圖，該方法接著進行步驟S370，可以在多條GLS 630中的每一條中形成導電壁。所述導電壁可以與基底100中的摻雜區(未示出)接觸，並且用作多個NAND記憶體串的陣列公共源極(ACS)。第10A圖示出了對應於步驟S370的三維(3D)記憶體元件的頂視圖。第10B圖示出了對應於步驟S370的某一階段的三維(3D)記憶體元件沿著X-X’方向的剖面示意圖。第10C圖示出了對應於步驟S370之後的三維(3D)記憶體元件沿X著-X’方向的剖面示意圖。如第10C圖所示，在一些實施例中，導電壁可以包括一閘縫隙膠合層820、一下部導電壁840和一上部導電壁860。
如第10B圖所示，在一些實施例中，用於形成導電壁的製作製程可以包括形成覆蓋GLS 630的側壁的閘縫隙膠合層820。閘縫隙膠合層820可以是通過對間隔層710的暴露的表面進行植入(IMP)製程處理而形成的。植入(IMP)製程製程能夠向間隔層710的暴露的表面植入鈦離子和/或氮化鈦離子，以形成閘縫隙膠合層820。
請繼續參考第10B圖，在一些實施例中，用於形成導電壁的製作製程可以包括在多條GLS 630的下部部分中形成下部導電壁840。下部導電壁840可以是通過沉積對於三維(3D)記憶體元件具有低的應力的第一導電材料(例如多晶矽、矽化物等)而形成的。可以使用適當的沉積方法將第一導電材料沉積到多條GLS 630中，所述沉積方法可包括例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或原子層沉積(ALD)，但不限於此。隨後可以進行深蝕刻製程，以調整下部導電壁840的頂表面。
如第10C圖所示，可以形成另一閘縫隙膠合層820，以覆蓋下部導電壁840的頂表面。閘縫隙膠合層820可以是通過對下部導電壁840的頂表面進行植入(IMP)製程處理而形成的。植入(IMP)製程能夠向下部導電壁840的頂表面植入鈦離子和/或氮化鈦離子，以形成閘縫隙膠合層820。
請繼續參考第10C圖，在一些實施例中，用於形成導電壁的製作製程可以包括在多條GLS 630的上部部分中形成上部導電壁860。在一些實施例中，上部導電壁860的厚度小於交替導電/介電質堆疊層210的五個導電/介電質對的總厚度。上部導電壁860可以是通過沉積對於該三維(3D)記憶體元件具有高的應力的第二導電材料而形成的。在一些實施例中，第二導電材料可以是包括鎢、鋁、銅和/或其組合等在內的金屬材料。可以使用適當的沉積方法將第二導電材料沉積到多條GLS 630中，所述沉積方法例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或原子層沉積(ALD)，但不限於此。隨後可以進行化學機械平坦化 (CMP)製程，從而使所形成的三維(3D)記憶體元件的頂表面平坦化。
綜合以上，本發明相應地公開了第10A圖和第10C圖所示的3D記憶體元件以及第3圖所示的製作方法，通過形成具有窄支撐主體部以及用於與閘縫隙結構的兩個擴大的末端部連接的兩個擴大連接部之H狀的結構強化插塞，可獲得同時控制閘縫隙結構中的導電壁與字元線之間的氧化矽層的厚度以及結構強化插塞60的面積的功效。通過控制導電壁與字元線之間的氧化矽層的厚度，可降低了閘縫隙結構中的導電壁與字元線之間的電洩漏風險。同時，通過控制結構強化插塞60的面積，可降低了形成結構強化插塞60的原子層沉積(ALD)沉積製程中所需的氧化矽的量，從而有效地降低了成本。
本發明的一個方面提供了一種用於形成三維(3D)記憶體元件的方法。該方法可以包括：在一基底上形成一交替介電質堆疊層；在該交替介電質堆疊層的上部部分中形成一頂部選擇閘極切口和兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；在該交替介電質堆疊層中形成多個通道結構；在該交替介電質堆疊層中形成多條閘縫隙，其中各該閘縫隙暴露對應的一該結構強化插塞的一該擴大連接部的一側壁；將該交替介電質堆疊層轉換為一交替導電/介電質堆疊層；以及在各該閘縫隙之連接至對應的該結構強化插塞的該擴大連接部的一擴大的末端部中形成一閘縫隙結構。
在一些實施例中，形成該交替介電質堆疊層包括：形成在一垂直方向堆疊的至少32個介電質層對，其中各該介電質層對包括一第一介電質層和不同於該第一介電質層的一第二介電質層。
在一些實施例中，該頂部選擇閘極切口和該結構強化插塞是在單個製程中同時形成。
在一些實施例中，形成該頂部選擇閘極切口和兩該結構強化插塞包括：在該交替介電質堆疊層的上部部分中形成沿著一字元線方向延伸的一溝槽，並且在該溝槽的兩側的該交替介電質堆疊層的上部部分中形成兩個開口；以及在該溝槽和兩該開口中沉積一絕緣材料，從而分別形成該頂部選擇閘極切口和兩該結構強化插塞。
在一些實施例中，形成該溝槽和兩該開口包括：對該交替介電質堆疊層的頂部的三個該介電質層對進行蝕刻，以形成該溝槽和兩該開口；其中，兩該開口在一位元線方向上與該溝槽相距相同的距離。
在一些實施例中，形成兩該開口包括：使用H狀的一圖案化遮罩形成各該開口，其中在該字元線方向上，各該開口的中間處在該位元線方向上具有較小寬度，並且各該開口的兩端處在該位元線方向具有較大寬度。
在一些實施例中，形成多個該通道結構包括：形成貫穿該交替介電質層的多個通道孔；在各該通道孔的側壁上形成一功能層；在各該通道孔中形成覆蓋該功能層的一通道層；以及形成介電質填充各該通道孔以形成一填充結構。
在一些實施例中，形成該些通道孔包括：在相鄰之該頂部選擇閘極切口和該結構強化插塞之間形成相同行數之該些通道孔。
在一些實施例中，形成該些通道孔包括：在相鄰的該頂部選擇閘極切口和該結構強化插塞之間形成奇數行的該些通道孔；其中各行之該些通道孔與相鄰行之該些通道孔交錯佈置。
在一些實施例中，形成該多條閘縫隙包括：在各該結構強化插塞的兩側上形成一對貫穿該交替介電質堆疊層並且沿著該字元線方向延伸的該閘縫隙。
在一些實施例中，將該交替介電質堆疊層轉換為該交替導電/介電質堆疊層包括：利用導電層置換該交替介電質堆疊層中的該第二介電質層。
在一些實施例中，在各該閘縫隙中形成該閘縫隙結構包括：在各該閘縫隙的側壁上形成一閘縫隙膠合層；在每一各該閘縫隙的下部部分中形成一下部導電壁；以及在每一各該閘縫隙的上部部分中形成一上部導電壁。
在一些實施例中，在各該閘縫隙中形成該閘縫隙結構還包括：在該下部導電壁和該上部導電壁之間形成另一閘縫隙膠合層；其中，與該上部導電壁相比，該下部導電壁對於該3D記憶體元件具有更小的應力。
本發明的另一方面提供了一種三維(3D)記憶體元件，包括：位於一基底上的一交替導電/介電質堆疊層；位於該交替導電/介電質堆疊層中的多個通道結構；位於該些通道結構之間並且沿著一字元線方向延伸的一頂部選擇閘極切口；位於該些通道結構之間的兩個結構強化插塞，其中各該結構強化插塞 具有一窄支撐主體部和兩個擴大連接部；以及位於該交替導電/介電質堆疊層中的多條閘縫隙結構，其中各該閘縫隙結構包括一擴大的末端部分，該擴大的末端部分連接至對應的該結構強化插塞的一該擴大連接部。
在一些實施例中，該交替導電/介電質堆疊層包括在一垂直方向上堆疊的至少32個導電/介電質層對。
在一些實施例中，該頂部選擇閘極切口和兩該結構強化插塞包括相同材料，並且位於該交替導電/介電質堆疊層的相同的上部部分中；並且兩該結構強化插塞在一位元線方向上與該頂部選擇閘極切口具有相同距離。
在一些實施例中，在該字元線方向上，各該結構強化插塞的該窄支撐主體部在該位元線方向具有較小寬度，各該結構強化插塞的兩該擴大連接部被佈置在該窄支撐主體的兩端處，並且在該位元線方向上具有較大寬度。
在一些實施例中，各該通道結構包括：位於該通道孔的側壁上的一功能層；填充每一通道孔的一介電質填充結構；以及位於該功能層和該介電質填充結構之間的一通道層。
在一些實施例中，相鄰的該頂部選擇閘極切口和該結構強化插塞之間包括相同奇數行之多行該通道結構；各行之該通道結構與相鄰行之該通道結構交錯佈置。
在一些實施例中，各該閘縫隙結構貫穿該交替導電/介電質堆疊層並 沿著該字元線方向延伸，並且各該閘縫隙結構包括一下部導電壁、一上部導電壁以及位於該下部導電壁和該上部導電壁之間的一閘縫隙膠合層。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。
發明內容部分和摘要部分可以闡述了發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，並且因此，不意在透過任何方式對本發明內容和所附申請專利範圍構成限制。
本發明內容的寬度和範圍不應由上述示例性實施例中的任何示例性實施例限制，而是應該僅根據所附申請專利範圍及其等同物來界定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
310:選擇閘極(TSG)切口
550:通道結構
460:結構強化插塞
630:閘縫隙(GLS)
710:間隔層
860:上部導電壁
BL:位元線方向
WL:字元線方向
X-X':切線方向
Y-Y':切線方向

Claims (20)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：在一基底上形成一交替介電質堆疊層；在該交替介電質堆疊層的上部部分中形成一頂部選擇閘極切口和兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；在該交替介電質堆疊層中形成多個通道結構；在該交替介電質堆疊層中形成多條閘縫隙，其中各該閘縫隙暴露對應的一該結構強化插塞的一該擴大連接部的一側壁；將該交替介電質堆疊層轉換為一交替導電/介電質堆疊層；以及在各該閘縫隙之連接至對應的該結構強化插塞的該擴大連接部的一擴大的末端部中形成一閘縫隙結構。
  2. 根據申請專利範圍第1項所述的方法，其中形成該交替介電質堆疊層包括：形成在一垂直方向堆疊的至少32個介電質層對，其中各該介電質層對包括一第一介電質層和不同於該第一介電質層的一第二介電質層。
  3. 根據申請專利範圍第1項所述的方法，其中該頂部選擇閘極切口和該結構強化插塞是在單個製程中同時形成。
  4. 根據申請專利範圍第3項所述的方法，其中形成該頂部選擇閘極切口和兩該結構強化插塞包括：在該交替介電質堆疊層的上部部分中形成沿著一字元線方向延伸的一溝 槽，並且在該溝槽的兩側的該交替介電質堆疊層的上部部分中形成兩個開口；以及在該溝槽和兩該開口中沉積一絕緣材料，從而分別形成該頂部選擇閘極切口和兩該結構強化插塞。
  5. 根據申請專利範圍第4項所述的方法，其中形成該溝槽和兩該開口包括：對該交替介電質堆疊層的頂部的三個該介電質層對進行蝕刻，以形成該溝槽和兩該開口；其中，兩該開口在一位元線方向上與該溝槽相距相同的距離。
  6. 根據申請專利範圍第4項所述的方法，其中形成兩該開口包括：使用H狀的一圖案化遮罩形成各該開口，其中在該字元線方向上，各該開口的中間處在該位元線方向上具有較小寬度，並且各該開口的兩端處在該位元線方向具有較大寬度。
  7. 根據申請專利範圍第1項所述的方法，其中形成多個該通道結構包括：形成貫穿該交替介電質層的多個通道孔；在各該通道孔的側壁上形成一功能層；在各該通道孔中形成覆蓋該功能層的一通道層；以及形成介電質填充各該通道孔以形成一填充結構。
  8. 根據申請專利範圍第7項所述的方法，其中形成該些通道孔包括： 在相鄰之該頂部選擇閘極切口和該結構強化插塞之間形成相同行數之該些通道孔。
  9. 根據申請專利範圍第8項所述的方法，其中形成該些通道孔包括：在相鄰的該頂部選擇閘極切口和該結構強化插塞之間形成奇數行的該些通道孔；其中各行之該些通道孔與相鄰行之該些通道孔交錯佈置。
  10. 根據申請專利範圍第1項所述的方法，其中形成該多條閘縫隙包括：在各該結構強化插塞的兩側上形成一對貫穿該交替介電質堆疊層並且沿著該字元線方向延伸的該閘縫隙。
  11. 根據申請專利範圍第2項所述的方法，其中將該交替介電質堆疊層轉換為該交替導電/介電質堆疊層包括：利用導電層置換該交替介電質堆疊層中的該第二介電質層。
  12. 根據申請專利範圍第1項所述的方法，其中在各該閘縫隙中形成該閘縫隙結構包括：在各該閘縫隙的側壁上形成一閘縫隙膠合層；在每一各該閘縫隙的下部部分中形成一下部導電壁；以及在每一各該閘縫隙的上部部分中形成一上部導電壁。
  13. 根據申請專利範圍第12項所述的方法，其中在各該閘縫隙中形成 該閘縫隙結構還包括：在該下部導電壁和該上部導電壁之間形成另一閘縫隙膠合層；其中，與該上部導電壁相比，該下部導電壁對於該3D記憶體元件具有更小的應力。
  14. 一種三維(3D)記憶體元件，包括：位於一基底上的一交替導電/介電質堆疊層；位於該交替導電/介電質堆疊層中的多個通道結構；位於該些通道結構之間並且沿著一字元線方向延伸的一頂部選擇閘極切口；位於該些通道結構之間的兩個結構強化插塞，其中各該結構強化插塞具有一窄支撐主體部和兩個擴大連接部；以及位於該交替導電/介電質堆疊層中的多條閘縫隙結構，其中各該閘縫隙結構包括一擴大的末端部分，該擴大的末端部分連接至對應的該結構強化插塞的一該擴大連接部。
  15. 根據申請專利範圍第14項所述的3D記憶體元件，其中該交替導電/介電質堆疊層包括：在一垂直方向上堆疊的至少32個導電/介電質層對。
  16. 根據申請專利範圍第14項所述的3D記憶體元件，其中：該頂部選擇閘極切口和兩該結構強化插塞包括相同材料，並且位於該交替導電/介電質堆疊層的相同的上部部分中；並且兩該結構強化插塞在一位元線方向上與該頂部選擇閘極切口具有相同距離。
  17. 根據申請專利範圍第14項所述的3D記憶體元件，其中：在該字元線方向上，各該結構強化插塞的該窄支撐主體部在該位元線方向具有較小寬度，各該結構強化插塞的兩該擴大連接部被佈置在該窄支撐主體的兩端處，並且在該位元線方向上具有較大寬度。
  18. 根據申請專利範圍第14項所述的3D記憶體元件，其中，各該通道結構包括：位於該通道孔的側壁上的一功能層；填充每一通道孔的一介電質填充結構；以及位於該功能層和該介電質填充結構之間的一通道層。
  19. 根據申請專利範圍第14項所述的3D記憶體元件，其中：相鄰的該頂部選擇閘極切口和該結構強化插塞之間包括相同奇數行之多行該通道結構；並且各行之該通道結構與相鄰行之該通道結構交錯佈置。
  20. 根據申請專利範圍第14項所述的3D記憶體元件，其中：各該閘縫隙結構貫穿該交替導電/介電質堆疊層並沿著該字元線方向延伸，並且各該閘縫隙結構包括一下部導電壁、一上部導電壁以及位於該下部導電壁和該上部導電壁之間的一閘縫隙膠合層。
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