TWI748473B - 三維記憶體元件及其製作方法 - Google Patents

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Abstract

一種用於形成三維(3D)NAND記憶體元件的方法。方法包括：形成一犧牲層於一基底上；形成一交替介電質堆疊體於犧牲層上；形成多個溝道孔，垂直地穿過交替介電質堆疊體和犧牲層；形成一第一溝道層於各溝道孔中；形成一第二溝道層，於各溝道孔中的第一溝道層上，使得第二溝道層的匯合點高於交替介電質堆疊體的一底表面；去除犧牲層，以形成一水平溝槽；以及形成一選擇性磊晶層於水平溝槽中。

Description

三維記憶體元件及其製作方法
本發明係關於一種半導體技術領域，且特別係關於一種用於形成三維(3D)記憶體元件的方法。
經由改進製程技術、電路設計、程式設計演算法和製作製程使平面存儲單元縮小到了更小的尺寸。但是，隨著存儲單元的特徵尺寸接近物理極限，平面加工和製作技術變得更加有挑戰性，並且成本更加高昂。因此，針對平面存儲單元的存儲密度也接近物理上限。
3D存儲架構能夠解決平面存儲單元中的密度限制。3D存儲架構包括存儲陣列以及用於控制去往和來自存儲陣列的信號的週邊元件。
本文揭露了用於形成3D記憶體元件的閘極結構的方法以及3D記憶體元件的製作方法的實施例。
揭露了一種用於形成三維(3D)NAND記憶體元件的方法。方法包 括：形成一犧牲層於一基底上；形成一交替介電質堆疊體於犧牲層上；形成多個溝道孔，垂直地穿過交替介電質堆疊體和犧牲層；形成一第一溝道層於各溝道孔中；形成一第二溝道層，於各溝道孔中的第一溝道層上，使得第二溝道層的匯合點高於交替介電質堆疊體的一底表面；去除犧牲層，以形成一水平溝槽；以及形成一選擇性磊晶層於水平溝槽中。
在一些實施例中，形成犧牲層包括形成夾在兩個保護膜之間的一單晶矽膜。
在一些實施例中，形成交替介電質堆疊體於犧牲層上的步驟包括：形成至少64個介電質層對，其中各介電質層對包括一第一介電質層和與第一介電質層不同的一第二介電質層。
在一些實施例中，方法還包括：在形成第一溝道層之前，在各溝道孔的側壁上形成一功能層，其中各功能層包括一阻隔層、一存儲層和一穿隧層；以及在去除犧牲層之後，去除功能層的、被水平溝槽暴露的部分。
在一些實施例中，形成第一溝道層於各溝道孔中的步驟包括：將第一溝道層形成為覆蓋每個溝道孔中的功能層；進行一清潔製程，以清潔溝道孔；以及進行一摻雜製程，以處理第一溝道層在每個溝道孔的底部上所暴露出的表面，以形成摻雜溝道層。
在一些實施例中，形成第二溝道層於各溝道孔中的第一溝道層上的步驟包括：將每個溝道孔中的第二溝道層形成為覆蓋溝道孔的側壁以及摻雜溝道層的頂表面。
在一些實施例中，方法還包括：在去除犧牲層之前，形成穿過交替介電質堆疊體的一閘極線縫隙，以暴露犧牲層。
在一些實施例中，形成選擇性磊晶層於水平溝槽中的步驟包括：在水平溝槽中形成一“L”形的選擇性磊晶層，其中選擇性磊晶層的垂直表面與第一 溝道層或者第二溝道層接觸，並且選擇性磊晶層的一水平表面與摻雜上部基底接觸。
在一些實施例中，形成選擇性磊晶層於水平溝槽中的步驟包括：對選擇性磊晶層所暴露出的表面進行氧化；以及進行一退火製程，以使離子從摻雜上部基底和摻雜溝道層擴散至選擇性磊晶層的未氧化部分。
本發明的另一方面提供了一種三維(3D)NAND記憶體元件，包括：一基底上的一選擇性磊晶層；選擇性磊晶層上的一交替介電質/導電堆疊體，其中交替介電質/導電堆疊體包括在基底上的多個介電質層/導電層對，且各介電質層/導電層對包括一介電質層和一導電層；垂直地穿過交替介電質堆疊體和犧牲層的多個溝道孔；以及每個溝道孔中包括至少兩個子溝道層的增強溝道層，其中增強溝道層的匯合點高於交替介電質/導電堆疊體的一底表面。
在一些實施例中，基底包括一摻雜上部基底，並且選擇性磊晶層位於摻雜上部基底上。
在一些實施例中，元件還包括在選擇性磊晶層和交替介電質/導電堆疊體之間的一水平溝槽。
在一些實施例中，選擇性磊晶層的、被水平溝槽暴露的表面被氧化。
在一些實施例中，選擇性磊晶層具有“L”形，其中選擇性磊晶層的垂直表面與增強溝道層接觸，並且選擇性磊晶層的一水平表面與摻雜上部基底接觸。
在一些實施例中，交替介電質/導電堆疊體包括至少64個介電質層對，其中各介電質層對包括一介電質層和一導電層。
在一些實施例中，元件還包括：功能層包括在每個溝道孔的側壁上的一阻隔層、一存儲層和一穿隧層，並且功能層被增強溝道層覆蓋；以及至少一個閘極線縫隙，垂直地穿過交替介電質/導電堆疊體，並且在溝道孔之間水平 地延伸。
在一些實施例中，增強溝道層在與選擇性磊晶層接觸的部分的第一厚度是增強溝道層在溝道孔的側壁上的部分的第二厚度的至少兩倍。
在一些實施例中，增強溝道層的內側部分摻有硼離子。
在一些實施例中，選擇性磊晶層的未氧化部分包含從增強溝道層的內側部分和摻雜上部基底擴散的硼離子。
本領域技術人員根據本發明的描述、權利要求和附圖能夠理解本發明的其他方面。
10:快閃記憶體元件
100、101:基底
103、310:絕緣層
104:底部選擇閘極(BSG)電極
107、107-1、107-2、107-3:控制閘極電極
108-1、108-2、700:閘極線縫隙
109:頂部選擇閘極電極
110:多晶矽下部基底
111:位元線
113:存儲膜
114:半導體溝道
115:核心填充膜
117:金屬接觸點
119:金屬互連結構
120:摻雜源極線區
130:犧牲層
131:第一保護膜
132:犧牲矽膜
133:第二保護膜
150:摻雜上部基底
200:交替介電質堆疊體
210:第一介電質層
220:第二介電質層
320:硬遮罩層
321:氮化物層
323:氧化物層
400:溝道孔
500:功能層
510:阻隔層
520:存儲層
530:穿隧層
610:第一溝道層
620:摻雜溝道層
630:第二溝道層
640:匯合點
800:水平溝槽
900:選擇性磊晶成長(SEG)層
910:隔離層
920:多晶矽層
S210、S220、S230、S240、S250、S260、S270:操作
圖1繪示本發明較佳實施例中3D NAND記憶體元件的立體示意圖。
圖2繪示本發明較佳實施例中用於形成3D記憶體元件的方法流程圖。
圖3繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
圖4繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
圖5繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
圖6繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
圖7繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
圖8繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記 憶體元件的剖面示意圖。
圖9繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如是如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在......上”、“在......上方”、以及“在......之上”的意思應當被以最寬的方式解釋，使得“在......上”不僅意指“直接在...... (某物)上”，而且也包括“在......(某物)上”且其間具有中間特徵或層的意思，並且“在......上方”或“在......之上”不僅意指“在......(某物)上方”或“在......(某物)之上”的意思，而且也可以包括“在......(某物)上方”或“在......(某物)之上”，而其間沒有中間特徵或層(即直接在某物上)的意思。
此外，空間上的相對術語，諸如“在......之下”、“在......下方”、“下部的”、“在......上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件(單個或多個)或特徵(單個或多個)的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向(旋轉90度或位於其它方向)並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如是層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如是互連層可以包括一個或更多導體和接觸層(其中可形成互連線和/或過孔接觸部)和一個或更多介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或製程步驟的特性或參數的期望值或目標值、連同高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的些微變化而引起。如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內(例如，該值的±10%、±20%、或±30%)變化。
如本文所使用的，術語“三維(3D)NAND記憶體串”是指在橫向方向的基底上串聯連接的垂直方向的記憶體單元電晶體串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”表示相對垂直於基底的橫向表面。
可以使用蝕刻微影製程來打開接觸點區域以用於形成半導體結構中的電連接，例如，用於形成針對字線、週邊元件或基底接觸點的接觸點的開口。例如，在3D NAND記憶體元件中，經由在開口中設置導電材料並且連接至階梯結構的每個級上的導電層來形成電連接，例如，字線接觸點。還形成用於將週邊電路連接至其他元件/結構的電連接。在階梯結構和週邊電路上形成其他層和結構，例如，金屬層和通孔。示例性通孔可以包括用於將電接觸點連接至金屬線M0的通孔0。M0金屬線可以是表示第一互連層級並且經由通孔電連接至下方半導體元件的局部互連結構。另外，也可以在金屬層中形成其他金屬線。
用於形成3D NAND記憶體元件中的通孔的蝕刻微影製程包括使用蝕刻微影設備，其為用於將預期圖案形成於基底上(通常形成到基底的目標部分上)的機器。例如，蝕刻微影設備可以包括遮罩或光罩(reticle)的圖案裝置，其用於生成將要形成在積體電路的單獨的層上的電路圖案。此圖案可以與基底(例如，3D NAND記憶體元件)上的目標部分(例如，階梯結構或週邊電路)對準，並且被轉移到該目標部分上。通常經由將圖案成像到在基底上提供的輻 射敏感材料(光阻)的層上，來進行該圖案的轉移。
隨著對更高存儲容量需求的持續提高，存儲單元和階梯結構的垂直層級數也增加。例如，64級的3D NAND記憶體元件可以包括兩個32級的階梯結構，其中一個32級的階梯結構形成在另一32級的階梯結構上。類似地，128級的3D NAND記憶體元件可以包括兩個64級的階梯結構。隨著元件臨界尺寸的持續縮小，蝕刻用於形成溝道結構的開口變得越來越困難。使用128級的3D NAND記憶體元件作為示例，溝道結構要求形成具有大深度和高縱橫比的開口。在形成具有較高縱橫比的開口的同時，可能在具有較低縱橫比的開口中引起過蝕刻，其又可能導致元件故障。相應地，平衡產能和製程複雜性/成本是有挑戰性的。
為了避免深溝道孔蝕刻以及接下來的底部選擇閘極(bottom selective gate,BSG)層選擇性磊晶成長(selective epitaxial growth,SEG)，開發出了側壁間隔層(SWS)的方法。然而，在現有的側壁間隔層(SWS)方法當中，溝道結構中的溝道層的匯合點接近基底中的犧牲多晶矽層的頂部，這可能引起破壞後選擇性磊晶成長(SEG)氧化的風險。此外，在現有的側壁間隔層(SWS)方法中形成的未摻雜的L形選擇性磊晶成長(SEG)層可能造成所形成的底部選擇閘極(BSG)電極更不可控。
為了解決上述缺陷，本文描述的實施例涉及3D NAND記憶體元件的增強溝道結構及其製作方法。示例性製作方法包括經由使用兩步溝道層填充製程來在3D NAND存儲結構中的每個溝道孔中形成增強溝道結構。所形成的增強溝道結構可以具有更高的匯合點，這能夠有效地降低在後選擇性磊晶成長(SEG)氧化期間溝道層破壞的風險。此外，示例性製作方法包括將硼摻雜從一側摻雜改成兩側摻雜，以形成底部選擇閘極(BSG)層。所形成的底部選擇閘極(BSG)電極可以具有較佳的控制能力。
在詳細描述用於形成所揭露的3D NAND記憶體元件的方法之前，在圖1繪示本發明較佳實施例中3D NAND記憶體元件的立體示意圖。一快閃記憶體元件10包括一基底101、位於基底101之上的一絕緣層103、位於絕緣層103之上的一層底部選擇閘極(BSG)電極104、以及在底部選擇閘極電極104的頂部上堆疊的多層控制閘極電極107(例如，控制閘極電極107-1、控制閘極電極107-2和控制閘極電極107-3)。快閃記憶體元件10還包括位於控制閘極電極107的堆疊體之上的一層頂部選擇閘極電極109、位於基底101的在相鄰的底部選擇閘極電極104之間的部分中的摻雜源極線區120、以及穿過頂部選擇閘極(TSG)電極109、控制閘極電極107、底部選擇閘極(BSG)電極104和絕緣層103的半導體溝道114。半導體溝道114(如虛線橢圓所示)包括在半導體溝道114的內表面上的存儲膜113以及被半導體溝道114中的存儲膜113包圍的核心填充膜115。快閃記憶體元件100還包括在頂部選擇閘極電極109之上設置的多條位元線111，並且位元線111連接到半導體溝道114。多個金屬互連結構119經由多個金屬接觸點117連接至閘極電極(例如，底部選擇閘極(BSG)電極104、控制閘極電極107和頂部選擇閘極(TSG)電極109。在元件製作期間，金屬互連結構119對準且連接至金屬接觸點117。在一些實施例中，金屬接觸點117可以是形成於絕緣層中的通孔，且此些絕緣層形成於閘極電極的相鄰層之間。為了簡單起見，在圖1中未繪示出絕緣層。閘極電極還可以被稱為字線，其包括頂部選擇閘極(TSG)電極109、控制閘極電極107和底部選擇閘極(BSG)電極104。
在圖1中，出於示例目的，繪示出了三層控制閘極電極107-1、控制閘極電極107-2和控制閘極電極107-3，連同一層頂部選擇閘極(TSG)電極109和一層底部選擇閘極(BSG)電極104。每層閘極電極層具有位於基底101之上的基本相同的高度。每層的閘極電極經由貫穿閘極電極堆疊體的閘極線縫隙108-1和閘極線縫隙108-2隔開。相同層中的閘極電極中的每個閘極電極經由金屬 接觸點117來導電連接至金屬互連結構119。也就是說，形成於閘極電極上的金屬接觸點的數量等於閘極電極的數量(即，所有的頂部選擇閘極(TSG)電極109、控制閘極電極107和底部選擇閘極(BSG)電極104的總和)。此外，形成相同數量的金屬互連結構，以連接至每個金屬接觸點117。
出於示例性的目的，使用相同的元件編號標示3D NAND記憶體元件中的類似或相同部分。然而，元件編號僅用於在具體實施方式中對相關部分進行區分，並且不表示功能性、成分或位置方面的任何相似性或差異。圖中所示的結構是3D NAND記憶體元件的每個部分。為了便於描述，未繪示出記憶體元件的其他部分。所揭露的結構的具體應用不應受到本發明的實施例的限制。出於示例性的目的，以可互換的方式使用字線和閘極電極來描述本發明。在各種實施例中，層數、形成這些層的方法以及用於形成這些層的特定順序可以根據不同的設計而變化，並且不應受到本發明的實施例的限制。應當指出，這些附圖中所示的“x”方向和“y”方向是為了清楚起見，並且不應構成限制。
圖2繪示本發明較佳實施例中用於形成3D記憶體元件的方法流程圖。圖3-9繪示本發明較佳實施例中位於圖2所示的方法的某些製作階段的示例性3D記憶體元件的剖面示意圖。
如圖2中所示，此方法開始於一操作S210，其中，可以相繼形成基底、犧牲層、交替介電質堆疊體、絕緣層和遮罩層。
如圖3所示，在一些實施例中，一基底100可以是具有任何適當結構的任何適當半導體基底，例如，單晶單層基底、多晶矽(polysilicon)單層基底、多晶矽和金屬多層基底等。在一些實施例中，基底100的上部可以摻有p型摻雜劑，例如，硼離子。在一些實施例中，可以進行任何適當的硼摻雜製程，以對基底100的上部進行處理，以形成一摻雜上部基底150。摻雜上部基底150可以用於在後續製程中形成底部選擇閘極(BSG)電極。基底100的其餘部分為一多晶 矽下部基底110。
如圖3所示，可以在摻雜上部基底150上形成一犧牲層130。在一些實施例中，犧牲層130可以具有層積(laminated)結構，其包括一第一保護膜131、一犧牲矽膜132和一第二保護膜133。犧牲矽膜132可以是夾在第一保護膜131和第二保護膜133之間的單晶矽膜。第一保護膜131和第二保護膜133可以由任何適當的絕緣材料和/或介電質材料(例如，氧化矽)構成。犧牲層130可以是由一種或多種薄膜沉積製程形成的，其中此些製程包括但不限於：化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合。
如圖3所示，可以在犧牲層130上形成包括多個介電質層對的一交替介電質堆疊體200。交替介電質堆疊體200的每個介電質層對可以包括具有第一介電質層210和不同於第一介電質層210的一第二介電質層220的交替堆疊體。在一些實施例中，第一介電質層210可以被用作絕緣層，並且第二介電質層220可以被用作將在後續製程中去除的犧牲層。
多個第一介電質層210和第二介電質層220在平行於基底100的表面的橫向方向上延伸。在一些實施例中，在交替介電質堆疊體200中存在比介電質層對更多的、由不同材料構成並且具有不同厚度的層。交替介電質堆疊體200可以是由一種或多種薄膜沉積製程形成的，其中此些製程包括但不限於化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合。
在一些實施例中，交替介電質堆疊體200可以包括多個氧化物/氮化物層對。每個介電質層對包括氧化矽層(第一介電質層)210和氮化矽層(第二介電質層)220。多個氧化物/氮化物層對在文中又被稱為“交替氧化物/氮化物堆疊體”。也就是說，在交替介電質堆疊體200中，多個氧化物層210和多個氮化物層 220在垂直方向上交替。換言之，除了給定交替氧化物/氮化物堆疊體的頂層和底層之外，其他氧化物層210中的每個氧化物層210可以被兩個相鄰的氮化物層220夾在中間，並且氮化物層220中的每個氮化物層220可以被兩個相鄰的氧化物層210夾在中間。
氧化物層210可以分別具有相同厚度或者具有不同厚度。例如，每個氧化物層的厚度可以位於從大約10nm到大約150nm的範圍內。類似地，氮化物層220可以分別具有相同厚度或者具有不同厚度。例如，每個氮化物層的厚度可以位於從大約10nm到大約150nm的範圍內。在一些實施例中，交替介電質堆疊體200的總厚度可以大於1000nm。
要指出的是，在本發明當中，氧化物層210和/或氮化物層220可以包括任何適當的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限於：鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，並且氮化物層可以是氮化矽層。
交替介電質堆疊體200可以包括任何適當層數的氧化物層210和氮化物層220。在一些實施例中，在交替介電質堆疊體200中的氧化物層210和氮化物層220的的總層數等於或大於64，例如，等於128。也就是說，氧化物/氮化物層對的數量可以等於或大於32，例如，等於64。在一些實施例中，交替氧化物/氮化物堆疊體包括具有不同材料和/或厚度的、比氧化物/氮化物層對更多的氧化物層或更多的氮化物層。例如，交替介電質堆疊體200中的底層和頂層可以是氧化物層210。
如圖3所示，一絕緣層310可以被形成到交替介電質堆疊體200上。在一些實施例中，絕緣層310可以由任何適當的絕緣材料和/或介電質材料(例如，氧化矽)構成。應當指出，絕緣層310的材料可以與第一交替介電質堆疊體200 中的氮化物層的材料不同。絕緣層310可以被形成到交替介電質堆疊體200的一頂表面上。在一些實施例中，一硬遮罩層320可以被形成到絕緣層310的一頂表面上。在一些實施例中，硬遮罩層320可以包括位於絕緣層310的頂表面上的一氮化物層321以及位於氮化物層321的一頂表面上的一氧化物層323。硬遮罩層320的氮化物層321可以是氮化矽層。在一些實施例中，絕緣層310和硬遮罩層320可以是經由使用一種或多種薄膜沉積製程形成的，其中此些製程包括但不限於化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積(atomic layer deposition,ALD)製程和/或其任何適當組合。
重新參考圖2，此方法進行至一操作S220，其中，可以形成多個溝道孔。在一些實施例中，所形成的溝道孔在3D結構的俯視圖中可以按照陣列佈置。如圖3所示，每個溝道孔400可以垂直穿過硬遮罩層320、絕緣層310、交替介電質堆疊體200和犧牲層130，並且能夠延伸到摻雜上部基底150中。每個溝道孔400可以具有高縱橫比，並且可以是經由對硬遮罩層320、絕緣層310、交替介電質堆疊體200、犧牲層130和摻雜上部基底150的部分進行蝕刻的圖案化製程來形成的。用於形成溝道孔400的蝕刻製程可以是濕式蝕刻、乾式蝕刻或其組合。接下來可以進行清潔製程，以清潔多個溝道孔400。
參考圖2，方法進行至一操作S230，其中，可以將功能層形成到每個溝道孔的側壁上。如圖4所示，一功能層500可以是複合介電質層，例如，一阻隔層510、一存儲層520和一穿隧層530的組合，並且可以經由諸如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)任何其他適當製程或其任何組合的一種或多種薄膜沉積製程來形成。
如圖4所示，阻隔層510可以被形成在存儲層520和溝道孔400的側壁 之間。阻隔層510可以用於阻擋電子電荷的流出。在一些實施例中，阻隔層510可以是氧化矽層或者是氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，阻隔層510包括高介電常數(高k值)介電質(例如，氧化鋁)。在一些實施例中，阻隔層510的厚度可以位於從大約3nm到大約20nm的範圍內。
存儲層520可以形成在穿隧層530和阻隔層510之間。來自溝道層的電子或孔可以經由穿隧層530來穿隧至存儲層520。存儲層520可以用於存儲電子電荷(電子或孔)，以用於存儲操作。對存儲層520中的電荷的存儲或去除可能影響半導體溝道的導通/截止狀態和/或導電性。存儲層520可以包括一個或多個材料的膜，其中此些材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。在一些實施例中，存儲層520可以包括經由使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層510的厚度可以位於從大約3nm到大約20nm的範圍內。
穿隧層530可以形成在存儲層520的側壁上。穿隧層530可以用於穿隧電子電荷(電子或孔)。穿隧層530可以包括介電質材料，其中此些介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層530可以是經由使用沉積製程形成的氧化物層。在一些實施例中，穿隧層530的厚度可以位於大約3nm到大約20nm的範圍內。
重新參考圖2，方法進行至一操作S240，其中，可以將增強溝道層形成為覆蓋每個溝道孔中的功能層。溝道層可以包括至少兩個子溝道層，並且可以是經由使用兩個或更多個沉積製程以及在兩個或更多個沉積製程之間進行的離子摻雜製程來形成的。在一些實施例中，增強溝道層的匯合點可以高於交替介電質堆疊體的底表面。下文描述用於形成增強溝道層的詳細製作製程。
在一些實施例中，形成增強溝道層的製作方法可以包括將第一溝道層形成為覆蓋每個溝道層中的功能層。如圖4所示，第一溝道層610可以覆蓋在 每個溝道孔的側壁上以及每個溝道孔的底部上的功能層500。在一些實施例中，第一溝道層610可以是經由使用諸如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或者任何其他適當製程的薄膜沉積製程來形成的非晶矽層或多晶矽層。在一些實施例中，在每個溝道孔400的側壁上的第一溝道層610的厚度可以位於從大約5nm到10nm的範圍內，例如，大約7nm，並且在每個溝道孔400的底部上的第一溝道層610的厚度可以位於從大約10nm到20nm的範圍內，例如，大約14nm。
在一些實施例中，形成增強溝道層的製作方法可以還包括進行清潔製程，以清潔多個溝道孔。此清潔製程可以是包括高溫灰化在內的電漿灰化製程和/或濕式剝離製程。例如，可以使用電漿源來生成反應物類，例如，氧或氟。反應物類可以與留在溝道孔中的光阻組合以形成能夠利用真空泵去除的灰。具體地，在一些實施例中，可以經由使低壓氧氣暴露至高功率無線電波(其將使氧氣電離)下來生成單原子氧電漿。在氧與光阻材料之間反應的殘餘物能夠在電漿灰化器中產生灰。可以利用電漿灰化器內的真空泵，抽走灰化製程的副產物，諸如揮發性氧化碳、水蒸氣。在一些實施例中，可以在清潔製程期間去除每個溝道孔400的側壁上的第一溝道層610的部分或全部。在一些實施例中，可以在清潔製程期間降低每個溝道孔400的底部上的第一溝道層610的厚度，如圖5所示。
在一些實施例中，形成增強溝道層的製作方法還可以包括進行離子金屬電漿(ion metallization plasma,IMP)製程，以處理每個溝道孔400的底部上的第一溝道層610的暴露表面。離子金屬電漿(IMP)製程可以將硼離子摻雜到每個溝道孔400的底部上的第一溝道層610的暴露表面。因此，第一溝道層610的上部能夠形成摻雜溝道層620，如圖5所示。
在一些實施例中，形成增強溝道層的製作方法可以還包括將第二溝道層形成為覆蓋每個溝道孔中的功能層和摻雜溝道層。如圖6所示，第二溝道層630可以覆蓋每個溝道孔的側壁上的功能層500和/或第一溝道層610的剩餘部分，並且覆蓋位於每個溝道孔的底部上的摻雜溝道層620。在一些實施例中，第二溝道層630可以是經由使用諸如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或者任何其他適當製程的薄膜沉積製程來形成的非晶矽層或多晶矽層。在一些實施例中，每個溝道孔400的側壁上的第二溝道層630的厚度可以從大約5nm到10nm的範圍內，例如，大約7nm，並且每個溝道孔400的底部上的第二溝道層630的厚度可以從大約10nm到20nm的範圍內，例如，大約14nm。
應當指出，在每個溝道孔400的底部，第二溝道層630堆疊在第一溝道層610和摻雜溝道層620上。在每個溝道孔400的底部處所形成的包括第一溝道層610、摻雜溝道層620和第二溝道層630的增強溝道層，可以具有不低於15nm的增加的厚度，例如，位於從大約15nm到25nm的範圍內。在一些實施例中，增強溝道層在與選擇性磊晶層相接觸的部分的第一厚度是增強溝道層在溝道孔的側壁上的部分的第二厚度的至少兩倍。由於增強溝道層在每個溝道孔的底部具有增加的厚度，所以增強溝道層的匯合點640高於交替介電質堆疊體200的底表面，如圖6所示。
重新參考圖2，此方法進行至一操作S250，其中，可以在交替介電質堆疊體中形成多個閘極線縫隙。如圖7所示，每個閘極線縫隙700(為了簡單起見僅繪示出了一個閘極線縫隙700)可以垂直地穿過硬遮罩層320、絕緣層310、交替介電質堆疊體200，並且在溝道孔400的兩個陣列之間橫向延伸。多個閘極線縫隙700可以經由以下操作形成：在硬遮罩層320之上形成遮罩層，以及使用例如蝕刻微影來對遮罩層進行圖案化，以在圖案化的遮罩層中形成與多個縫隙 相對應的開口。可以進行適當蝕刻製程(例如，乾式蝕刻和/或濕式蝕刻)來去除被開口暴露的硬遮罩層320、絕緣層310和交替介電質堆疊體200的部分，直到多個閘極線縫隙700暴露出犧牲層130或摻雜上部基底150為止。可以在形成多個閘極線縫隙700之後去除遮罩層。
重新參考圖2，方法進行至一操作S260，其中，可以去除犧牲層，以形成水平溝槽，並且可以去除功能層的、被水平溝槽暴露的部分，以暴露增強溝道層。
如圖7所示，可以經由使用任何適當的蝕刻製程(例如，各向同性乾式蝕刻或濕式蝕刻)來去除犧牲層130。在一些實施例中，各向同性乾式蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一者或多者。在一些其他實施例中，濕式蝕刻的蝕刻劑包括磷酸。蝕刻製程可以對犧牲層130的材料相對於3D結構中的其他層的材料而言具有足夠高的蝕刻選擇比，使得蝕刻製程對3D結構的其他層具有最小的影響。各向同性乾式蝕刻和/或濕式蝕刻可以在各個方向上去除犧牲層130，以暴露每個溝道孔400中的功能層500的側壁表面的部分。因此，能夠在交替介電質堆疊體200和摻雜上部基底150之間形成一水平溝槽800。如圖7所示，水平溝槽800可以在水平方向上延伸，並且能夠被用作在後續製程中用於形成底部選擇閘極(BSG)電極的空間。要指出的是，本文使用的詞語“水平/水平地”是指平行於基底100的橫向表面。
此外，如圖7所示，可以經由使用任何適當蝕刻製程(例如，各向同性乾式蝕刻或濕式蝕刻)來去除每個溝道孔400中的功能層500的、被水平溝槽800暴露的部分。在一些實施例中，各向同性乾式蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一者或多者。在一些其他實施例中，濕式蝕刻的蝕刻劑包括磷酸。蝕刻製程可以對功能層500的材料相對於3D結構中的其他層的材料而言具有足夠高的蝕刻選擇比，使得蝕刻製程對3D結構的其他層能夠具有最小的 影響。各向同性乾式蝕刻和/或濕式蝕刻能夠去除每個溝道孔400中的功能層500的、被水平溝槽800暴露的部分。因此，水平溝槽800能夠暴露增強溝道層的側壁表面，如圖7所示。
參考圖2，方法進行至一操作S270，其中，能夠在水平溝槽中形成選擇性磊晶成長(SEG)層。如圖8所示，所形成的SEG 900可以與摻雜上部基底150的上表面接觸以及與每個溝道孔400中的增強溝道層的、被水平溝槽800暴露的表面接觸。也就是說，選擇性磊晶成長(SEG)層900的截面圖可以具有粗略的扁“L”形，其中，短的垂直邊與增強溝道層的表面接觸，同時長的水準邊與摻雜上部基底150的上表面接觸。
在一些實施例中，選擇性磊晶成長(SEG)層900可以是經由使用選擇性磊晶成長(SEG)製程形成的多晶矽層。可選擇地，可以進行選擇性磊晶成長(SEG)預清潔製程，以對水平溝槽800進行清潔。例如，可以進行磷酸清洗製程，以去除水平溝槽800的內壁上的雜質。可以進行隨後的沉積製程，以在水平溝槽800中形成多晶矽層。在一些實施例中，選擇性磊晶成長(SEG)層900的厚度可以位於從30nm到100nm的範圍內，例如，大約40nm。
在一些實施例中，選擇性磊晶成長(SEG)層900的、被水平溝槽800暴露的表面可以經由任何適當的氧化製程來氧化，以形成一隔離層910。在一些實施例中，隔離層910的厚度位於從10nm到20nm的範圍內，例如，大約16nm。可以進行隨後的退火製程，以驅動從摻雜上部基底150以及每個溝道孔400中的摻雜溝道層620的硼擴散。因此，選擇性磊晶成長(SEG)層900的未氧化部分變為一多晶矽層920，其中多晶矽層920與摻雜上部基底150以及每個溝道孔400中的增強溝道層二者接觸。因此，摻雜上部基底150和多晶矽層920可以形成與每個溝道孔400中的增強溝道層電連接的底部選擇閘極(BSG)電極。
在一些實施例中，圖2所示的形成3D記憶體元件的製作方法還可以包 括任何其他適當的後續製程。例如，製作方法還可以包括形成用於覆蓋增強溝道層並且填充每個溝道孔400的填充結構(未繪示出)。作為另一示例，製作方法還可以包括在每個溝道孔400的頂部處形成溝道插塞(未繪示出)，並且溝道插塞與增強溝道層接觸。溝道插塞的材料可以包括任何適當的導電材料，諸如矽(Si)、鎢(W)等。作為又一示例，製作方法可以還包括進行閘極替代製程(或者被稱為字線替代製程)，以將多個第二介電質層220替換為多個導電層。因此，交替介電質堆疊體200被轉換成交替介電質層/導電層堆疊體。作為又一個示例，製作方法還可以包括在每個閘極線縫隙700的側壁上形成兩個間隔體層，以及在每個閘極線縫隙700中形成導電壁(未繪示出)，其中每個導電壁的下端可以與對應的摻雜區接觸。
相應地，在根據本發明的一些實施例中提供了用於形成3D記憶體元件的方法。在所揭露的方法當中，兩步溝道層填充製程能夠在被水平溝槽暴露的區域處增加溝道層的厚度。也就是說，所形成的增強溝道結構可以具有更高的匯合點，這能夠有效地降低在後選擇性磊晶成長(SEG)氧化期間溝道層被破壞的風險。此外，所揭露的方法包括兩側硼摻雜製程，以形成增強底部選擇閘極(BSG)層，這能夠有效地提高所形成的底部選擇閘極(BSG)電極的控制能力。
本文揭露了用於形成3D記憶體元件的溝道結構和底部選擇閘極(BSG)電極的方法以及其製作方法的實施例。
在一些實施例中，一種用於形成三維(3D)NAND記憶體元件的方法包括：形成一犧牲層於一基底上；形成一交替介電質堆疊體於犧牲層上；形成多個溝道孔，垂直地穿過交替介電質堆疊體和犧牲層；形成一第一溝道層於各溝道孔中；形成一第二溝道層，於各溝道孔中的第一溝道層上，使得第二溝道層的匯合點高於交替介電質堆疊體的一底表面。此方法還包括：去除犧牲層， 以形成一水平溝槽；以及形成一選擇性磊晶層於水平溝槽中。
在一些實施例中，方法還包括在形成犧牲層之前，對基底的一上表面進行一摻雜製程，以形成一摻雜上部基底。
在一些實施例中，形成犧牲層包括形成夾在兩個保護膜之間的一單晶矽膜。
在一些實施例中，形成交替介電質堆疊體於犧牲層上的步驟包括：形成至少64個介電質層對，其中各介電質層對包括一第一介電質層和與第一介電質層不同的一第二介電質層。
在一些實施例中，方法還包括：在形成第一溝道層之前，在各溝道孔的側壁上形成一功能層，其中各功能層包括一阻隔層、一存儲層和一穿隧層；以及在去除犧牲層之後，去除功能層的、被水平溝槽暴露的部分。
在一些實施例中，形成第一溝道層於各溝道孔中的步驟包括：將第一溝道層形成為覆蓋每個溝道孔中的功能層；進行一清潔製程，以清潔溝道孔；以及進行一摻雜製程，以處理第一溝道層在每個溝道孔的底部上所暴露出的表面，以形成摻雜溝道層。
在一些實施例中，形成第二溝道層於各溝道孔中的第一溝道層上的步驟包括：將每個溝道孔中的第二溝道層形成為覆蓋溝道孔的側壁以及摻雜溝道層的頂表面。
在一些實施例中，方法還包括：在去除犧牲層之前，形成穿過交替介電質堆疊體的一閘極線縫隙，以暴露犧牲層。
在一些實施例中，形成選擇性磊晶層於水平溝槽中的步驟包括：在水平溝槽中形成一“L”形的選擇性磊晶層，其中選擇性磊晶層的垂直表面與第一溝道層或者第二溝道層接觸，並且選擇性磊晶層的一水平表面與摻雜上部基底接觸。
在一些實施例中，形成選擇性磊晶層於水平溝槽中的步驟包括：對選擇性磊晶層所暴露出的表面進行氧化；以及進行一退火製程，以使離子從摻雜上部基底和摻雜溝道層擴散至選擇性磊晶層的未氧化部分。
本發明的另一方面提供了一種三維(3D)NAND記憶體元件，包括：一基底上的一選擇性磊晶層；選擇性磊晶層上的一交替介電質/導電堆疊體，其中交替介電質/導電堆疊體包括在基底上的多個介電質層/導電層對，且各介電質層/導電層對包括一介電質層和一導電層；垂直地穿過交替介電質堆疊體和犧牲層的多個溝道孔；以及每個溝道孔中包括至少兩個子溝道層的增強溝道層，其中增強溝道層的匯合點高於交替介電質/導電堆疊體的一底表面。
在一些實施例中，基底包括一摻雜上部基底，並且選擇性磊晶層位於摻雜上部基底上。
在一些實施例中，元件還包括在選擇性磊晶層和交替介電質/導電堆疊體之間的一水平溝槽。
在一些實施例中，選擇性磊晶層的、被水平溝槽暴露的表面被氧化。
在一些實施例中，選擇性磊晶層具有“L”形，其中選擇性磊晶層的垂直表面與增強溝道層接觸，並且選擇性磊晶層的一水平表面與摻雜上部基底接觸。
在一些實施例中，交替介電質/導電堆疊體包括至少64個介電質層對，其中各介電質層對包括一介電質層和一導電層。
在一些實施例中，元件還包括：功能層包括在每個溝道孔的側壁上的一阻隔層、一存儲層和一穿隧層，並且功能層被增強溝道層覆蓋；以及至少一個閘極線縫隙，垂直地穿過交替介電質/導電堆疊體，並且在溝道孔之間水平地延伸。
在一些實施例中，增強溝道層在與選擇性磊晶層接觸的部分的第一 厚度是增強溝道層在溝道孔的側壁上的部分的第二厚度的至少兩倍。
在一些實施例中，增強溝道層的內側部分摻有硼離子。
在一些實施例中，選擇性磊晶層的未氧化部分包含從增強溝道層的內側部分和摻雜上部基底擴散的硼離子。
本領域技術人員根據本發明的描述、權利要求和附圖能夠理解本發明的其他方面。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人(一個或多個)預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
S210、S220、S230、S240、S250、S260、S270:操作

Claims (19)

  1. 一種用於形成三維(3D)NAND記憶體元件的方法，包括：形成一犧牲層於一基底上；形成一交替介電質堆疊體於該犧牲層上；形成多個溝道孔，垂直地穿過該交替介電質堆疊體和該犧牲層；形成一第一溝道層於各該些溝道孔中；進行一摻雜製程，以處理該些第一溝道層在每個溝道孔的底部上所暴露出的表面，以形成一摻雜溝道層；形成一第二溝道層，於各該些溝道孔中的該第一溝道層和該摻雜溝道層上，使得該些第二溝道層的匯合點高於該交替介電質堆疊體的一底表面；去除該犧牲層，以形成一水平溝槽；以及形成一選擇性磊晶成長層於該水平溝槽中。
  2. 如申請專利範圍第1項所述之用於形成三維(3D)NAND記憶體元件的方法，在形成該犧牲層之前，更包括：對該基底的一上表面進行一摻雜製程，以形成一摻雜上部基底。
  3. 如申請專利範圍第1項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該犧牲層包括形成夾在兩個保護膜之間的一單晶矽膜。
  4. 如申請專利範圍第1項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該交替介電質堆疊體於該犧牲層上的步驟包括：形成至少64個介電質層對，其中各該些介電質層對包括一第一介電質層和與該第一介電質層不同的一第二介電質層。
  5. 如申請專利範圍第1項所述之用於形成三維(3D)NAND記憶體元件的方法，在形成該些第一溝道層之前，更包括：在各該些溝道孔的側壁上形成一功能層，其中各該些功能層包括一阻隔層、一存儲層和一穿隧層；以及在去除該犧牲層之後，去除該些功能層的、被該水平溝槽暴露的部分。
  6. 如申請專利範圍第5項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該第一溝道層於各該些溝道孔中的步驟包括：將該些第一溝道層形成為覆蓋每個溝道孔中的該些功能層；以及進行一清潔製程，以清潔該些溝道孔。
  7. 如申請專利範圍第6項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該第二溝道層於各該些溝道孔中的該第一溝道層上的步驟包括：將每個溝道孔中的該些第二溝道層形成為覆蓋該些溝道孔的該些側壁以及該些摻雜溝道層的頂表面。
  8. 如申請專利範圍第1項所述之用於形成三維(3D)NAND記憶體元件的方法，在去除該犧牲層之前，更包括：形成穿過該交替介電質堆疊體的一閘極線縫隙，以暴露該犧牲層。
  9. 如申請專利範圍第6項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該選擇性磊晶成長層於該水平溝槽中的步驟包括： 在該水平溝槽中形成一“L”形的選擇性磊晶成長層，其中該選擇性磊晶成長層的垂直表面與該些第一溝道層或者該些第二溝道層接觸，並且該選擇性磊晶成長層的一水平表面與該摻雜上部基底接觸。
  10. 如申請專利範圍第6項所述之用於形成三維(3D)NAND記憶體元件的方法，其中形成該選擇性磊晶成長層於該水平溝槽中的步驟包括：對該選擇性磊晶成長層所暴露出的表面進行氧化；以及進行一退火製程，以使離子從該摻雜上部基底和該摻雜溝道層擴散至該選擇性磊晶成長層的未氧化部分。
  11. 一種三維(3D)NAND記憶體元件，包括：一基底上的一選擇性磊晶成長層，其中該基底包括一摻雜上部基底，且該選擇性磊晶成長層位於該摻雜上部基底上；該選擇性磊晶成長層上的一交替介電質/導電堆疊體，其中該交替介電質/導電堆疊體包括在該基底上的多個介電質層/導電層對，且各該些介電質層/導電層對包括一介電質層和一導電層；垂直地穿過該交替介電質/導電堆疊體的多個溝道孔；以及每個溝道孔中包括至少兩個子溝道層的增強溝道層，各該些增強溝道層包括一摻雜溝道層夾設於一第一溝道層與一第二溝道層之間，其中該些增強溝道層的匯合點高於該交替介電質/導電堆疊體的一底表面。
  12. 如申請專利範圍第11項所述之三維(3D)NAND記憶體元件，更包括：在該選擇性磊晶成長層和該交替介電質/導電堆疊體之間的一水平溝槽。
  13. 如申請專利範圍第11項所述之三維(3D)NAND記憶體元件，其中該選擇性磊晶成長層的、被該水平溝槽暴露的表面被氧化。
  14. 如申請專利範圍第13項所述之三維(3D)NAND記憶體元件，其中該選擇性磊晶成長層具有“L”形，其中該選擇性磊晶成長層的垂直表面與該些增強溝道層接觸，並且該選擇性磊晶成長層的一水平表面與該摻雜上部基底接觸。
  15. 如申請專利範圍第11項所述之三維(3D)NAND記憶體元件，其中該交替介電質/導電堆疊體包括：至少64個介電質層對，其中各該些介電質層對包括一介電質層和一導電層。
  16. 如申請專利範圍第11項所述之三維(3D)NAND記憶體元件，更包括：功能層，包括在每個該些溝道孔的側壁上的一阻隔層、一存儲層和一穿隧層，並且該些功能層被該些增強溝道層覆蓋；以及至少一個閘極線縫隙，垂直地穿過該交替介電質/導電堆疊體，並且在該些溝道孔之間水平地延伸。
  17. 如申請專利範圍第11項所述之三維(3D)NAND記憶體元件，其中該些增強溝道層在與該選擇性磊晶成長層接觸的部分的第一厚度是該些增強溝道層在該些溝道孔的側壁上的部分的第二厚度的至少兩倍。
  18. 如申請專利範圍第12項所述之三維(3D)NAND記憶體元件，其中該些增強溝道層的內側部分摻有硼離子。
  19. 如申請專利範圍第18項所述之三維(3D)NAND記憶體元件，其中該選擇性磊晶成長層的未氧化部分包含從該些增強溝道層的該些內側部分和該摻雜上部基底擴散的硼離子。
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