CN111492482B - 三维存储器件及其制作方法 - Google Patents

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Abstract

提供了一种用于形成3D存储器件的方法。方法包括：在衬底上形成牺牲层；在牺牲层上形成交替电介质堆叠体；形成垂直地穿过交替电介质堆叠体和牺牲层的多个沟道孔；以及在每个沟道孔中形成第一沟道层。方法还包括：在每个沟道孔中的第一沟道层上形成第二沟道层，使得第二沟道层的汇合点高于交替电介质堆叠体的底表面。方法还包括：去除牺牲层，以形成水平沟槽；以及在水平沟槽中形成选择性外延生长层。

Description

三维存储器件及其制作方法
技术领域
本公开总体上涉及半导体技术领域，并且更具体而言，涉及用于形成三维（3D）存储器件的方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加有挑战性，并且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了用于形成3D存储器件的栅极结构的方法以及所述3D存储器件的制作方法的实施例。
公开了一种用于形成三维（3D）NAND存储器件的方法。方法包括：在衬底上形成牺牲层；在牺牲层上形成交替电介质堆叠体；形成垂直地穿过交替电介质堆叠体和牺牲层的多个沟道孔；以及在每个沟道孔中形成第一沟道层。方法还包括：在每个沟道孔中的第一沟道层上形成第二沟道层，使得第二沟道层的汇合点高于交替电介质堆叠体的底表面。方法还包括：去除牺牲层，以形成水平沟槽；以及在水平沟槽中形成选择性外延生长层。
在一些实施例中，方法还包括在形成牺牲层之前，对衬底的上表面执行注入工艺，以形成掺杂上部衬底。
在一些实施例中，形成牺牲层包括形成夹在两个保护膜之间的单晶硅膜。
在一些实施例中，形成交替电介质堆叠体包括：形成各包括第一电介质层和与第一电介质层不同的第二电介质层的至少64个电介质层对。
在一些实施例中，方法还包括：在形成第一沟道层之前，在每个沟道孔的侧壁上形成包括阻隔层、存储层和隧穿层的功能层；以及在去除牺牲层之后，去除功能层的、被水平沟槽暴露的部分。
在一些实施例中，形成第一沟道层包括：将第一沟道层形成为覆盖每个沟道孔中的功能层；执行清洁工艺，以清洁多个沟道孔；以及执行注入工艺，以处理第一沟道层在每个沟道孔的底部上的暴露表面，以形成掺杂沟道层。
在一些实施例中，形成第二沟道层包括将每个沟道孔中的第二沟道层形成为覆盖沟道孔的侧壁以及掺杂沟道层的顶表面。
在一些实施例中，方法还包括：在去除牺牲层之前，形成穿过交替电介质堆叠体的栅极线缝隙，以暴露牺牲层。
在一些实施例中，形成选择性外延生长层包括：在水平沟槽中形成“L”形的选择性外延生长层，其中，选择性外延生长层的垂直表面与第一沟道层或者第二沟道层接触，并且选择性外延生长层的水平表面与掺杂上部衬底接触。
在一些实施例中，形成选择性外延生长层还包括：对选择性外延生长层的暴露表面进行氧化；以及执行退火工艺，以使离子从掺杂上部衬底和掺杂沟道层扩散至选择性外延生长层的未氧化部分。
本公开的另一方面提供了一种三维（3D）NAND存储器件，包括：衬底上的选择性外延生长层；选择性外延生长层上的交替电介质/导电堆叠体，交替电介质/导电堆叠体包括衬底上的多个电介质层/导电层对，多个电介质层/导电层对中的每个电介质层/导电层对包括电介质层和导电层；垂直地穿过交替电介质堆叠体和牺牲层的多个沟道孔；以及每个沟道孔中的包括至少两个子沟道层的增强沟道层，其中，增强沟道层的汇合点高于交替电介质/导电堆叠体的底表面。
在一些实施例中，衬底包括掺杂上部衬底；并且选择性外延生长层位于掺杂上部衬底上。
在一些实施例中，器件还包括在选择性外延生长层和交替电介质/导电堆叠体之间的水平沟槽。
在一些实施例中，选择性外延生长层的、被水平沟槽暴露的表面被氧化。
在一些实施例中，选择性外延生长层具有“L”形，其中，选择性外延生长层的垂直表面与增强沟道层接触，并且选择性外延生长层的水平表面与掺杂上部衬底接触。
在一些实施例中，交替电介质/导电堆叠体包括至少64个电介质层对，每个所述电介质层对包括电介质层和导电层。
在一些实施例中，器件还包括：功能层，其包括在每个沟道孔的侧壁上的阻隔层、存储层和隧穿层并且被增强沟道层覆盖；以及至少一个栅极线缝隙，其垂直地穿过交替电介质/导电堆叠体并且在多个沟道孔之间水平地延伸。
在一些实施例中，增强沟道层在与选择性外延生长层接触的部分处的第一厚度是增强沟道层在沟道孔的侧壁上的部分处的第二厚度的至少两倍。
在一些实施例中，增强沟道层的内侧部分掺有硼离子。
在一些实施例中，选择性外延生长层的未氧化部分包含从增强沟道层的内侧部分和掺杂上部衬底扩散的硼离子。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。
附图说明
被并入本文并且形成说明书的部分的附图例示了本公开的实施例并且与说明书一起还用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D NAND存储器件的示意图；
图2示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
图3-9示出了根据本公开的一些实施例的处于图2所示的方法的某些制作阶段处的示例性3D存储器件的示意性截面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，在不脱离本公开的实质和范围的情况下，可使用其他的配置和布置。对相关领域的技术人员显而易见的是，本公开还可用于多种其他应用。
通常，可以至少部分从语境中的使用来理解术语。例如，至少部分根据语境，可以使用本文中使用的术语“一个或多个”描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于语境，诸如“一（a）”、“一个（an）”或“该（the）”的术语可以被理解为传达单数使用或传达复数使用。
一般而言，可以至少部分地根据语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，可以将词语“一（a）”、“一个（an）”或“该（the）”理解为传达单数用法或者传达复数用法，至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不仅意味着“直接处于某物上”，而且还包含在某物上并且其间具有中间特征或层的含义，已经“在……以上”或者“在……之上”不仅包含在某物“以上”或“之上”的含义，而且还包含在某物“以上”或“之上”并且其间没有中间特征或层的含义（即，直接处于某物上）。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向（旋转90度或者处于其他取向上），并且可以照样相应地解释文中采用的空间相对描述词。
如本文所用，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。在衬底顶部上增加的材料可以被图案化可以保持未图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由不导电材料，例如玻璃、塑料或蓝宝石晶圆制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。一层可以在下方或上方结构的整体上延伸，或者可以具有小于下方或上方结构范围的范围。此外，一层可以是厚度小于连续结构厚度的均质或不均质连续结构的区域。例如，一层可以位于在连续结构的顶表面和底表面之间或在其处的任何一对水平面之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是一层，其中可以包括一个或多个层和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层（其中形成触点、互连线和/或通孔）和一个或多个电介质层。
如本文所用，术语“标称/标称地”是指针对部件或工艺操作的特性或参数的，在生产或处理的设计阶段期间设置的期望或目标值，以及期望值以上和/或以下的值域。该值域可能是由于制造工艺或容限中的轻微变化。如本文所用，术语“关于”表示给定量的值，该值可以基于与主题半导体器件相关联的特定技术节点而变化。基于该特定技术节点，术语“关于”可以表示给定量的值，其例如在值的10-30%之内变化（例如，值的±10%、±20%或±30%）。
如本文所用，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串（即，本文作为“存储串”（例如NAND串）的区域）的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
可以使用光刻和蚀刻工艺来打开触点区域以用于形成半导体结构中的电连接，例如，用于形成针对字线、外围器件或衬底触点的触点的开口。例如，在3D NAND存储器件中，通过在开口中设置导电材料并且连接至阶梯结构的每个级上的导电层来形成电连接，例如，字线触点。还形成用于将外围电路连接至其他器件/结构的电连接。在阶梯结构和外围电路上形成其他层和结构，例如，金属层和通孔。示例性通孔可以包括用于将电触点连接至M0金属线的通孔0。M0金属线可以是表示第一互连级并且通过通孔电连接至下方半导体器件的局部互连。可以在金属层中形成其他金属线。
用于形成3D NAND存储器件中的通孔的光刻工艺包括使用光刻设备，其为用于将预期图案施加到衬底上（通常施加到衬底的目标部分上）的机器。例如，光刻设备可以包括替代地被称为掩模或光罩（reticle）的图案装置，其用于生成将要形成在集成电路的单独的层上的电路图案。该图案可以与衬底（例如，3D NAND存储器件）上的目标部分（例如，阶梯结构或外围电路）对准，并且被转移到该目标部分上。通常通过将图案成像到在衬底上提供的辐射敏感材料（光刻胶）的层上，来执行该图案的转移。
随着对更高存储容量的需求的持续提高，存储单元和阶梯结构的垂直级数也增加。例如，64级的3D NAND存储器件可以包括两个32级的阶梯结构，其中一个32级的阶梯结构形成在另一32级的阶梯结构上。类似地，128级的3D NAND存储器件可以包括两个64级的阶梯结构。随着器件关键尺寸的持续缩小，蚀刻用于形成沟道结构的开口变得越来越困难。使用128级的3D NAND存储器件作为示例，沟道结构要求形成具有大深度和高纵横比的开口。对具有较高纵横比的开口的形成可能在具有较低纵横比的开口中引起过蚀刻，其又可能导致器件故障。相应地，平衡制造吞吐量和工艺复杂性/成本是有挑战性的。
为了避免深沟道孔蚀刻以及接下来的底部选择栅（BSG）层选择性外延生长（SEG），开发出了侧壁SEG（SWS）方法。然而，在现有的SWS方法当中，沟道结构中的沟道层的汇合点接近衬底中的牺牲多晶硅层的顶部，这可能引起破坏后SEG氧化的风险。此外，在现有的SWS方法中形成的未掺杂的L形SEG层可能造成所形成的BSG电极的更不可控。
为了解决上述缺陷，本文描述的实施例涉及3D NAND存储器件的增强沟道结构及其制作方法。示例性制作方法包括通过使用两步沟道层填充工艺来在3D NAND存储结构中的每个沟道孔中形成增强沟道结构。所形成的增强沟道结构可以具有更高的汇合点，这能够有效地降低在后SEG氧化期间沟道层破坏的风险。此外，示例性制作方法包括将硼掺杂从一侧掺杂改成两侧掺杂，以形成BSG层。所形成的BSG电极可以具有改善的控制能力。
在详细描述用于形成所公开的3D NAND存储器件的方法之前，在图1中示出了示例性3D NAND闪速存储器件。闪速存储器件包括衬底101、处于衬底101之上的绝缘层103、处于绝缘层103之上的一层底部选择栅（BSG）电极104、以及在底部选择栅电极104的顶部上堆叠的多层控制栅电极107（例如，107-1、107-2和107-3）。闪速存储器件100还包括处于控制栅电极107的堆叠体之上的一层顶部选择栅电极109、处于衬底101的在相邻的底部选择栅电极104之间的部分中的掺杂源极线区120、以及穿过顶部选择栅（TSG）电极109、控制栅电极107、BSG电极104和绝缘层103的半导体沟道114。半导体沟道114（如虚线椭圆所示）包括在半导体沟道114的内表面上的存储膜113以及被半导体沟道114中的存储膜113包围的核心填充膜115。闪速存储器件100还包括在顶部选择栅电极109之上设置的多条位线111，并且所述位线111连接到所述半导体沟道114。多个金属互连119通过多个金属触点117连接至栅电极（例如，104、107和109）。在器件制作期间，金属互连119是对准的并且连接至金属触点117。在一些实施例中，金属触点117可以是形成于绝缘层中的通孔，所述绝缘层形成于栅电极的相邻层之间。为了简单起见，在图1中未示出绝缘层。栅电极还可以被称为字线，其包括TSG电极109、控制栅电极107和BSG电极104。
在图1中，出于例示目的，示出了三层控制栅电极107-1、107-2和107-3，连同一层TSG电极109和一层BSG电极104。每层栅电极层具有处于衬底101之上的基本相同的高度。每层的栅电极通过贯穿栅电极堆叠体的栅极线缝隙108-1和108-2隔开。相同层中的栅电极中的每个栅电极通过金属触点117来导电连接至金属互连119。也就是说，形成于栅电极上的金属触点的数量等于栅电极的数量（即，所有的TSG电极109、控制栅电极107和BSG电极104的总和）。此外，形成相同数量的金属互连，以连接至每个金属触点117。
出于例示的目的，使用相同的元件编号标示3D NAND存储器件中的类似或相同部分。然而，元件编号仅用于在具体实施方式中对相关部分进行区分，并且不表示功能性、成分或位置方面的任何相似性或差异。图1中所示的结构是3D NAND存储器件的每个部分。为了便于描述，未示出存储器件的其他部分。所公开的结构的具体应用不应受到本公开的实施例的限制。出于例示的目的，以可互换的方式使用字线和栅电极来描述本公开。在各种实施例中，层数、形成这些层的方法以及用于形成这些层的特定顺序可以根据不同的设计而变化，并且不应受到本公开的实施例的限制。应当指出，这些附图中所示的“x”方向和“y”方向是为了清楚起见，并且不应构成限制。
图2示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。图3-9示出了根据本公开的一些实施例的处于图2所示的方法的某些制作阶段处的示例性3D存储器件的示意性截面图。
如图2中所示，该方法开始于操作S210，其中，可以相继形成衬底、牺牲层、交替电介质堆叠体、绝缘层和掩模层。
如图3所示，在一些实施例中，衬底100可以是具有任何适当结构的任何适当半导体衬底，例如，单晶单层衬底、多晶硅（polysilicon）单层衬底、多晶硅和金属多层衬底等。在一些实施例中，衬底100的上部可以掺有p型掺杂剂，例如，硼离子。在一些实施例中，可以执行任何适当的硼注入工艺，以对衬底100的上部进行处理，以形成掺杂上部衬底150。掺杂上部衬底150可以用于在后续工艺中形成BSG电极。衬底100的其余部分为多晶硅下部衬底110。
如图3所示，可以在掺杂上部衬底150上形成牺牲层130。在一些实施例中，牺牲层130可以具有层积（laminated）结构，其包括第一保护膜131、牺牲硅膜132和第二保护膜133。牺牲硅膜132可以是夹在第一保护膜131和第二保护膜133之间的单晶硅膜。第一保护膜131和第二保护膜133可以由任何适当的绝缘材料和/或电介质材料（例如，氧化硅）构成。牺牲层130可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于：化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积（ALD）或其任何组合。
如图3所示，可以在牺牲层130上形成包括多个电介质层对的交替电介质堆叠体200。交替电介质堆叠体200的每个电介质层对可以包括具有第一电介质层210和不同于第一电介质层210的第二电介质层220的交替堆叠体。在一些实施例中，第一电介质层210可以被用作绝缘层，并且第二电介质层220可以被用作将在后续工艺中去除的牺牲层。
多个第一电介质层210和第二电介质层220在平行于衬底100的表面的横向方向上延伸。在一些实施例中，在交替电介质堆叠体200中存在比电介质层对更多的、由不同材料构成并且具有不同厚度的层。交替电介质堆叠体200可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积（ALD）或其任何组合。
在一些实施例中，交替电介质堆叠体200可以包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层210和氮化硅层220。多个氧化物/氮化物层对在文中又被称为“交替氧化物/氮化物堆叠体”。也就是说，在交替电介质堆叠体200中，多个氧化物层210和多个氮化物层220在垂直方向上交替。换言之，除了给定交替氧化物/氮化物堆叠体的顶层和底层之外，其他氧化物层210中的每个氧化物层210可以被两个相邻的氮化物层220夹在中间，并且氮化物层220中的每个氮化物层220可以被两个相邻的氧化物层210夹在中间。
氧化物层210可以分别具有相同厚度或者具有不同厚度。例如，每个氧化物层的厚度可以处于从大约10nm到大约150nm的范围内。类似地，氮化物层220可以分别具有相同厚度或者具有不同厚度。例如，每个氮化物层的厚度可以处于从大约10nm到大约150nm的范围内。在一些实施例中，交替电介质堆叠体200的总厚度可以大于1000nm。
要指出的是，在本公开当中，氧化物层210和/或氮化物层220可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限于：钨（W）、钴（Co）、铜（Cu）、铝（Al）、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
交替电介质堆叠体200可以包括任何适当层数的氧化物层210和氮化物层220。在一些实施例中，在交替电介质堆叠体200中的氧化物层210和氮化物层220的的总层数等于或大于64，例如，等于128。也就是说，氧化物/氮化物层对的数量可以等于或大于32，例如，等于64。在一些实施例中，交替氧化物/氮化物堆叠体包括具有不同材料和/或厚度的、比氧化物/氮化物层对更多的氧化物层或更多的氮化物层。例如，交替电介质堆叠体200中的底层和顶层可以是氧化物层210。
如图3所示，绝缘层310可以被形成到交替电介质堆叠体200上。在一些实施例中，绝缘层310可以由任何适当的绝缘材料和/或电介质材料（例如，氧化硅）构成。应当指出，绝缘层310的材料可以与第一交替电介质堆叠体200中的氮化物层的材料不同。绝缘膜310可以被形成到交替电介质堆叠体200的顶表面上。在一些实施例中，硬掩模层320可以被形成到绝缘层310的顶表面上。在一些实施例中，硬掩模层320可以包括处于绝缘层312的顶表面上的氮化物层321以及处于氮化物层321的顶表面上的氧化物层323。硬掩模层320的氮化物层323可以是氮化硅层。在一些实施例中，绝缘层310和硬掩模层320可以是通过使用一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积（CVD）工艺、物理气相沉积（PVD）工艺、原子层沉积（ALD）工艺和/或其任何适当组合。
重新参考图2，该方法进行至操作S220，其中，可以形成多个沟道孔。在一些实施例中，所形成的沟道孔在3D结构的顶视图中可以按照阵列布置。如图3所示，每个沟道孔400可以垂直穿过硬掩模层320、绝缘层310、交替电介质堆叠体200和牺牲层130，并且能够延伸到掺杂上部衬底150中。每个沟道孔400可以具有高纵横比，并且可以是通过对硬掩模层320、绝缘层310、交替电介质堆叠体200、牺牲层130和掺杂上部衬底150的部分进行蚀刻的图案化工艺来形成的。用于形成沟道孔400的蚀刻工艺可以是湿法蚀刻、干法蚀刻或其组合。接下来可以执行清洁工艺，以清洁多个沟道孔400。
参考图2，方法进行至操作S230，其中，可以将功能层形成到每个沟道孔的侧壁上。如图4所示，功能层500可以是复合电介质层，例如，阻隔层510、存储层520和隧穿层530的组合，并且可以通过诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺来形成。
如图4所示，阻隔层510可以被形成在存储层520和沟道孔400的侧壁之间。阻隔层510可以用于阻挡电子电荷的流出。在一些实施例中，阻隔层510可以是氧化硅层或者是氧化硅/氮化硅/氧化硅（ONO）层的组合。在一些实施例中，阻隔层510包括高介电常数（高k值）电介质（例如，氧化铝）。在一些实施例中，阻隔层510的厚度可以处于从大约3nm到大约20nm的范围内。
存储层520可以形成在隧穿层530和阻隔层510之间。来自沟道层的电子或孔可以通过隧穿层530来隧穿至存储层520。存储层520可以用于存储电子电荷（电子或孔），以用于存储操作。对存储层520中的电荷的存储或去除可能影响半导体沟道的导通/截止状态和/或导电性。存储层520可以包括一个或多个材料的膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。在一些实施例中，存储层520可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层510的厚度可以处于从大约从3nm到大约20nm的范围内。
隧穿层530可以形成在存储层520的侧壁上。隧穿层530可以用于隧穿电子电荷（电子或孔）。隧穿层530可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层130可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层530的厚度可以处于从大约3nm到大约20nm的范围内。
重新参考图2，方法进行至操作S240，其中，可以将增强沟道层形成为覆盖每个沟道孔中的功能层。沟道层可以包括至少两个子沟道层，并且可以是通过使用两个或更多个沉积工艺以及在两个或更多个沉积工艺之间执行的离子注入工艺来形成的。在一些实施例中，增强沟道层的汇合点可以高于交替电介质堆叠体的底表面。下文描述用于形成增强沟道层的详细制作工艺。
在一些实施例中，形成增强沟道层的制作方法可以包括将第一沟道层形成为覆盖每个沟道层中的功能层。如图4所示，第一沟道层610可以覆盖每个沟道孔的侧壁上以及每个沟道孔的底部上的功能层500。在一些实施例中，第一沟道层610可以是通过使用诸如ALD、CVD、PVD或者任何其他适当工艺的薄膜沉积工艺来形成的非晶硅层或多晶硅层。在一些实施例中，在每个沟道孔400的侧壁上的第一沟道层610的厚度可以处于从大约5nm到10nm的范围内，例如，大约7nm，并且在每个沟道孔400的底部上的第一沟道层610的厚度可以处于从大约10nm到20nm的范围内，例如，大约14nm。
在一些实施例中，形成增强沟道层的制作方法可以还包括执行清洁工艺，以清洁多个沟道孔。该清洁工艺可以是包括高温灰化在内的等离子体灰化工艺和/或湿法剥离。例如，可以使用等离子体源来生成反应物类，例如，氧或氟。反应物类可以与留在沟道孔中的光刻胶组合以形成能够利用真空泵去除的灰。具体地，在一些实施例中，可以通过使低压氧气暴露至高功率无线电波（其将使氧气电离）下来生成单原子氧等离子体。在氧与光刻胶材料之间的反应的残余物能够在等离子体灰化器中产生灰。可以利用等离子体灰化器内的真空泵，抽走灰化工艺的副产物，诸如挥发性氧化碳、水蒸气。在一些实施例中，可以在清洁工艺期间去除每个沟道孔400的侧壁上的第一沟道层610的部分或全部。在一些实施例中，可以在清洁工艺期间降低每个沟道孔400的底部上的第一沟道层610的厚度，如图5所示。
在一些实施例中，形成增强沟道层的制作方法可以还包括执行注入（IMP）工艺，以处理每个沟道孔400的底部上的第一沟道层610的暴露表面。IMP工艺可以将硼离子注入到每个沟道孔400的底部上的第一沟道层610的暴露表面。因此，第一沟道层610的上部能够形成掺杂沟道层620，如图5所示。
在一些实施例中，形成增强沟道层的制作方法可以还包括将第二沟道层形成为覆盖每个沟道孔中的功能层和掺杂沟道层。如图6所示，第二沟道层630可以覆盖每个沟道孔的侧壁上的功能层500和/或第一沟道层610的剩余部分，并且覆盖处于每个沟道孔的底部上的掺杂沟道层620。在一些实施例中，第二沟道层630可以是通过使用诸如ALD、CVD、PVD或者任何其他适当工艺的薄膜沉积工艺来形成的非晶硅层或多晶硅层。在一些实施例中，每个沟道孔400的侧壁上的第二沟道层630的厚度可以处于从大约5nm到10nm的范围内，例如，大约7nm，并且每个沟道孔400的底部上的第二沟道层630的厚度可以处于从大约10nm到20nm的范围内，例如，大约14nm。
应当指出，在每个沟道孔400的底部，第二沟道层630堆叠在第一沟道层610和掺杂沟道层620上。在每个沟道孔400的底部处所形成的包括第一沟道层610、掺杂沟道层620和第二沟道层630的增强沟道层，可以具有不低于15nm的增加的厚度，例如，处于从大约15nm到25nm的范围内。在一些实施例中，增强沟道层在与选择性外延生长层相接触的部分处的第一厚度是增强沟道层在沟道孔的侧壁上的部分处的第二厚度的至少两倍。由于增强沟道层在每个沟道孔的底部具有增加的厚度，所以增强沟道层的汇合点640高于交替电介质堆叠体200的底表面，如图6所示。
重新参考图2，该方法进行至操作S250，其中，可以在交替电介质堆叠体中形成多个栅极线缝隙。如图7所示，每个栅极线缝隙700（为了简单起见仅示出了一个栅极线缝隙700）可以垂直地穿过硬掩模层320、绝缘层310、交替电介质堆叠体200，并且在沟道孔400的两个阵列之间横向延伸。多个栅极线缝隙700可以通过以下操作形成：在硬掩模层320之上形成掩模层，以及使用例如光刻来对掩模进行图案化，以在图案化的掩模层中形成与多个缝隙相对应的开口。可以执行适蚀刻当工艺（例如，干法蚀刻和/或湿法蚀刻）来去除被开口暴露的硬掩模层320、绝缘层310和交替电介质堆叠体200的部分，直到多个栅极线缝隙700暴露出牺牲层130或掺杂上部衬底150为止。可以在形成多个栅极线缝隙700之后去除掩模层。
重新参考图2，方法进行至操作S260，其中，可以去除牺牲层，以形成水平沟槽，并且可以去除功能层的、被水平沟槽暴露的部分，以暴露增强沟道层。
如图7所示，可以通过使用任何适当的蚀刻工艺（例如，各向同性干法蚀刻或湿法蚀刻）来去除牺牲层130。在一些实施例中，各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一者或多者。在一些其他实施例中，湿法蚀刻的蚀刻剂包括磷酸。蚀刻工艺可以对牺牲层130的材料相对于3D结构中的其他层的材料而言具有足够高的蚀刻选择性，使得蚀刻工艺对3D结构的其他层具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻可以在各个方向上去除牺牲层130，以暴露每个沟道孔400中的功能层500的侧壁表面的部分。因此，能够在交替电介质堆叠体200和掺杂上部衬底150之间形成水平沟槽800。如图7所示，水平沟槽800可以在水平方向上延伸，并且能够被用作在后续工艺中用于形成底部选择栅（BSG）电极的空间。要指出的是，本文使用的词语“水平/水平地”是指在标称上平行于衬底100的横向表面。
此外，如图7所示，可以通过使用任何适当蚀刻工艺（例如，各向同性干法蚀刻或湿法蚀刻）来去除每个沟道孔400中的功能层500的、被水平沟槽800暴露的部分。在一些实施例中，各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一者或多者。在一些其他实施例中，湿法蚀刻的蚀刻剂包括磷酸。蚀刻工艺可以对功能层500的材料相对于3D结构中的其他层的材料而言具有足够高的蚀刻选择性，使得蚀刻工艺对3D结构的其他层能够具有最小的影响。各向同性干法蚀刻和/或湿法蚀刻能够去除每个沟道孔400中的功能层500的、被水平沟槽800暴露的部分。因此，水平沟槽800能够暴露增强沟道层的侧壁表面，如图7所示。
参考图2，方法进行至操作S270，其中，能够在水平沟槽中形成选择性外延生长（SEG）层。如图8所示，所形成的SEG 900可以与掺杂上部衬底150的上表面接触以及与每个沟道孔400中的增强沟道层的、被水平沟槽800暴露的表面接触。也就是说，SEG层900的截面图可以具有粗略的扁“L”形，其中，短的垂直边与增强沟道层的表面接触，同时长的水平边与掺杂上部衬底150的上表面接触。
在一些实施例中，SEG层900可以是通过使用SEG工艺形成的多晶硅层。可选地，可以执行SEG预清洁工艺，以对水平沟槽800进行清洁。例如，可以执行磷酸清洗工艺，以去除水平沟槽800的内壁上的杂质。可以执行随后的沉积工艺，以在水平沟槽800中形成多晶硅层。在一些实施例中，SEG层900的厚度可以处于从30nm到100nm的范围内，例如，大约40nm。
在一些实施例中，SEG层900的、被水平沟槽800暴露的表面可以通过任何适当的氧化工艺来氧化，以形成隔离层910。在一些实施例中，隔离层910的厚度处于从10nm到20nm的范围内，例如，大约16nm。可以执行随后的退火工艺，以驱动从掺杂上部衬底150以及每个沟道孔400中的掺杂沟道层620的硼扩散。因此，SEG层900的未氧化部分变为多晶硅层920，所述多晶硅层920与掺杂上部衬底150以及每个沟道孔400中的增强沟道层二者接触。因此，掺杂上部衬底150和多晶硅层920可以形成与每个沟道孔400中的增强沟道层电连接的底部选择栅（BSG）电极。
在一些实施例中，图2所示的形成3D存储器件的制作方法可以还包括任何其他适当的后续工艺。例如，制作方法可以还包括形成用于覆盖增强沟道层并且填充每个沟道孔400的填充结构（未示出）。作为另一示例，制作方法可以还包括在每个沟道孔400的顶部处形成沟道插塞（未示出），并且所述沟道插塞与增强沟道层接触。沟道插塞的材料可以包括任何适当的导电材料，诸如Si、W等。作为又一示例，制作方法可以还包括执行栅极替代工艺（或者被称为字线替代工艺），以将多个第二电介质层220替换为多个导电层。因此，交替电介质堆叠体200被转换成交替电介质层/导电层堆叠体。作为又一个示例，制作方法可以还包括在每个栅极线缝隙700的侧壁上形成两个间隔体层，以及在每个栅极线缝隙700中形成导电壁（未示出），每个导电壁的下端可以与对应的掺杂区接触。
相应地，在根据本公开的一些实施例中提供了用于形成3D存储器件的方法。在所公开的方法当中，两步沟道层填充工艺能够在被水平沟槽暴露的区域处增加沟道层的厚度。也就是说，所形成的增强沟道结构可以具有更高的汇合点，这能够有效地降低在后SEG氧化期间沟道层破坏的风险。此外，所公开的方法包括两侧硼掺杂工艺，以形成增强BSG层，这能够有效地提高所形成的BSG电极的控制能力。
本文公开了用于形成3D存储器件的沟道结构和BSG电极的方法以及其制作方法的实施例。
在一些实施例中，一种用于形成三维（3D）NAND存储器件的方法包括：在衬底上形成牺牲层；在牺牲层上形成交替电介质堆叠体；形成垂直地穿过交替电介质堆叠体和牺牲层的多个沟道孔；以及在每个沟道孔中形成第一沟道层。方法还包括：在每个沟道孔中的第一沟道层上形成第二沟道层，使得第二沟道层的汇合点高于交替电介质堆叠体的底表面。方法还包括：去除牺牲层，以形成水平沟槽；以及在水平沟槽中形成选择性外延生长层。
在一些实施例中，方法还包括在形成牺牲层之前，对衬底的上表面执行注入工艺，以形成掺杂上部衬底。
在一些实施例中，形成牺牲层包括形成夹在两个保护膜之间的单晶硅膜。
在一些实施例中，形成交替电介质堆叠体包括：形成各包括第一电介质层和与第一电介质层不同的第二电介质层的至少64个电介质层对。
在一些实施例中，方法还包括：在形成第一沟道层之前，在每个沟道孔的侧壁上形成包括阻隔层、存储层和隧穿层的功能层；以及在去除牺牲层之后，去除功能层的、被水平沟槽暴露的部分。
在一些实施例中，形成第一沟道层包括：将第一沟道层形成为覆盖每个沟道孔中的功能层；执行清洁工艺，以清洁多个沟道孔；以及执行注入工艺，以处理第一沟道层在每个沟道孔的底部上的暴露表面，以形成掺杂沟道层。
在一些实施例中，形成第二沟道层包括将每个沟道孔中的第二沟道层形成为覆盖沟道孔的侧壁以及掺杂沟道层的顶表面。
在一些实施例中，方法还包括：在去除牺牲层之前，形成穿过交替电介质堆叠体的栅极线缝隙，以暴露牺牲层。
在一些实施例中，形成选择性外延生长层包括：在水平沟槽中形成“L”形的选择性外延生长层，其中，选择性外延生长层的垂直表面与第一沟道层或者第二沟道层接触，并且选择性外延生长层的水平表面与掺杂上部衬底接触。
在一些实施例中，形成选择性外延生长层还包括：对选择性外延生长层的暴露表面进行氧化；以及执行退火工艺，以使离子从掺杂上部衬底和掺杂沟道层扩散至选择性外延生长层的未氧化部分。
本公开的另一方面提供了一种三维（3D）NAND存储器件，包括：衬底上的选择性外延生长层；选择性外延生长层上的交替电介质/导电堆叠体，交替电介质/导电堆叠体包括衬底上的多个电介质层/导电层对，多个电介质层/导电层对中的每个电介质层/导电层对包括电介质层和导电层；垂直地穿过交替电介质堆叠体和牺牲层的多个沟道孔；以及每个沟道孔中的包括至少两个子沟道层的增强沟道层，其中，增强沟道层的汇合点高于交替电介质/导电堆叠体的底表面。
在一些实施例中，衬底包括掺杂上部衬底；并且选择性外延生长层位于掺杂上部衬底上。
在一些实施例中，器件还包括在选择性外延生长层和交替电介质/导电堆叠体之间的水平沟槽。
在一些实施例中，选择性外延生长层的、被水平沟槽暴露的表面被氧化。
在一些实施例中，选择性外延生长层具有“L”形，其中，选择性外延生长层的垂直表面与增强沟道层接触，并且选择性外延生长层的水平表面与掺杂上部衬底接触。
在一些实施例中，交替电介质/导电堆叠体包括至少64个电介质层对，每个所述电介质层对包括电介质层和导电层。
在一些实施例中，器件还包括：功能层，其包括在每个沟道孔的侧壁上的阻隔层、存储层和隧穿层并且被增强沟道层覆盖；以及至少一个栅极线缝隙，其垂直地穿过交替电介质/导电堆叠体并且在多个沟道孔之间水平地延伸。
在一些实施例中，增强沟道层在与选择性外延生长层接触的部分处的第一厚度是增强沟道层在沟道孔的侧壁上的部分处的第二厚度的至少两倍。
在一些实施例中，增强沟道层的内侧部分掺有硼离子。
在一些实施例中，选择性外延生长层的未氧化部分包含从增强沟道层的内侧部分和掺杂上部衬底扩散的硼离子。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。
对特定实施例的上述说明将充分展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，基于本文呈现的教导和指导，此类调整和修改旨在处于所公开的实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照教导和指导进行解释。
上文已经利用功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的已经任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个实施例，但不是所有示例性实施例，并且因此，并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而是应当仅根据所附权利要求书及其等同物进行限定。

Claims (20)

1.一种用于形成三维(3D)NAND存储器件的方法，包括：
在衬底上形成牺牲层；
在所述牺牲层上形成交替电介质堆叠体；
形成垂直地穿过所述交替电介质堆叠体和所述牺牲层的多个沟道孔；
在每个沟道孔中形成第一沟道层；
在每个沟道孔中的所述第一沟道层上形成第二沟道层，使得所述第二沟道层的汇合点高于所述交替电介质堆叠体的底表面；
去除所述牺牲层，以形成水平沟槽；以及
在所述水平沟槽中形成选择性外延生长层，
其中，形成所述第一沟道层包括：处理所述第一沟道层在每个沟道孔的底部上的暴露表面，以形成掺杂沟道层，使得掺杂沟道层与选择性外延生长层接触。
2.根据权利要求1所述的方法，还包括：
在形成所述牺牲层之前，对所述衬底的上表面执行注入工艺，以形成掺杂上部衬底。
3.根据权利要求1所述的方法，其中，形成所述牺牲层包括形成夹在两个保护膜之间的单晶硅膜。
4.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠体包括：
形成各包括第一电介质层和与所述第一电介质层不同的第二电介质层的至少64个电介质层对。
5.根据权利要求2所述的方法，还包括：
在形成所述第一沟道层之前，在每个沟道孔的侧壁上形成包括阻隔层、存储层和隧穿层的功能层；以及
在去除所述牺牲层之后，去除所述功能层被所述水平沟槽暴露的部分。
6.根据权利要求5所述的方法，其中，所述形成所述第一沟道层包括：
将所述第一沟道层形成为覆盖每个沟道孔中的所述功能层；
执行清洁工艺，以清洁所述多个沟道孔；以及
执行注入工艺，以处理所述第一沟道层在每个沟道孔的底部上的暴露表面，以形成掺杂沟道层。
7.根据权利要求6所述的方法，其中，形成所述第二沟道层包括：
将每个沟道孔中的所述第二沟道层形成为覆盖该沟道孔的所述侧壁以及所述掺杂沟道层的顶表面。
8.根据权利要求1所述的方法，还包括：
在去除所述牺牲层之前，形成穿过所述交替电介质堆叠体的栅极线缝隙，以暴露所述牺牲层。
9.根据权利要求6所述的方法，其中，形成所述选择性外延生长层包括：
在所述水平沟槽中形成“L”形的选择性外延生长层，其中，所述选择性外延生长层的垂直表面与所述第一沟道层或者所述第二沟道层接触，并且所述选择性外延生长层的水平表面与所述掺杂上部衬底接触。
10.根据权利要求6所述的方法，其中，形成所述选择性外延生长层还包括：
对所述选择性外延生长层的暴露表面进行氧化；以及
执行退火工艺，以使离子从所述掺杂上部衬底和所述掺杂沟道层扩散至所述选择性外延生长层的未氧化部分。
11.一种三维(3D)NAND存储器件，包括：
衬底上的选择性外延生长层；
所述选择性外延生长层上的交替电介质/导电堆叠体，所述交替电介质/导电堆叠体包括衬底上的多个电介质层/导电层对，所述多个电介质层/导电层对中的每个电介质层/导电层对包括电介质层和导电层；
垂直地穿过所述交替电介质/导电堆叠体和牺牲层的多个沟道孔；以及
每个沟道孔中包括至少两个子沟道层的增强沟道层，其中，所述增强沟道层的汇合点高于所述交替电介质/导电堆叠体的底表面，
其中，形成所述至少两个子沟道层中的第一沟道层包括：处理所述第一沟道层在每个沟道孔的底部上的暴露表面，以形成掺杂沟道层，使得掺杂沟道层与选择性外延生长层接触。
12.根据权利要求11所述的器件，其中：
所述衬底包括掺杂上部衬底；并且
所述选择性外延生长层位于所述掺杂上部衬底上。
13.根据权利要求12所述的器件，还包括在所述选择性外延生长层和所述交替电介质/导电堆叠体之间的水平沟槽。
14.根据权利要求13所述的器件，其中，所述选择性外延生长层被所述水平沟槽暴露的表面被氧化。
15.根据权利要求14所述的器件，其中，所述选择性外延生长层具有“L”形，其中，所述选择性外延生长层的垂直表面与所述增强沟道层接触，并且所述选择性外延生长层的水平表面与所述掺杂上部衬底接触。
16.根据权利要求11所述的器件，其中，所述交替电介质/导电堆叠体包括：各包括电介质层和导电层的至少64个电介质层对。
17.根据权利要求11所述的器件，还包括：
功能层，其包括在每个沟道孔的侧壁上的阻隔层、存储层和隧穿层并且被所述增强沟道层覆盖；以及
至少一个栅极线缝隙，其垂直地穿过所述交替电介质/导电堆叠体并且在所述多个沟道孔之间水平地延伸。
18.根据权利要求11所述的器件，其中：
所述增强沟道层在与所述选择性外延生长层接触的部分处的第一厚度是所述增强沟道层在其沟道孔的侧壁上的部分处的第二厚度的至少两倍。
19.根据权利要求13所述的器件，其中：
所述增强沟道层的内侧部分掺有硼离子。
20.根据权利要求19所述的器件，其中：
所述选择性外延生长层的未氧化部分包含从所述增强沟道层的所述内侧部分和所述掺杂上部衬底扩散的硼离子。
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